JP2707717B2 - 混成集積回路 - Google Patents
混成集積回路Info
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- hybrid integrated
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Description
【発明の詳細な説明】 〔概要〕 受動素子および能動素子を組み合わせた高密度の混成
集積回路の構造に関し、 混成集積回路を小型化するために、厚膜抵抗素子のバ
ラツキおよび性能を低下さすことなく、厚膜抵抗素子の
所要面積を小さくすることを目的とし、 絶縁基板と、前記絶縁基板上に形成された厚膜抵抗体
と、前記厚膜抵抗体の端子を引き出すためのスルーホー
ルをフォトリソグラフィ法により設けた層間絶縁膜と、
前記スルーホールを通して前記厚膜抵抗体と導通するよ
うに、前記層間絶縁膜上に形成された薄膜導体パターン
とを少なくとも備えるように構成する。
集積回路の構造に関し、 混成集積回路を小型化するために、厚膜抵抗素子のバ
ラツキおよび性能を低下さすことなく、厚膜抵抗素子の
所要面積を小さくすることを目的とし、 絶縁基板と、前記絶縁基板上に形成された厚膜抵抗体
と、前記厚膜抵抗体の端子を引き出すためのスルーホー
ルをフォトリソグラフィ法により設けた層間絶縁膜と、
前記スルーホールを通して前記厚膜抵抗体と導通するよ
うに、前記層間絶縁膜上に形成された薄膜導体パターン
とを少なくとも備えるように構成する。
本発明は、受動素子および能動素子を組み合わせた高
密度の混成集積回路、とくに、厚膜抵抗素子のバラツキ
および性能を低下さすことなく、厚膜抵抗素子の所要面
積を小さくした高密度の混成集積回路の構造に関する。
密度の混成集積回路、とくに、厚膜抵抗素子のバラツキ
および性能を低下さすことなく、厚膜抵抗素子の所要面
積を小さくした高密度の混成集積回路の構造に関する。
近年、半導体集積回路や混成集積回路の集積度が増加
し、大規模化する傾向がますます強くなってきた。
し、大規模化する傾向がますます強くなってきた。
これに伴い、ICチップた受動素子を搭載、または膜形
成する混成集積回路基板も、絶縁層を介して多層に導体
回路パターンを積層した多層回路基板や、両面実装回路
基板が多く使用されるようになってきた。
成する混成集積回路基板も、絶縁層を介して多層に導体
回路パターンを積層した多層回路基板や、両面実装回路
基板が多く使用されるようになってきた。
特に、集積度が高く微細パターンを必要とする場合に
は、絶縁基板上に厚膜および薄膜を順次積層した構成の
混成集積回路（ハイブリッドIC）が注目されており、そ
の高密度化と高精度化の要求がますます高まるととも
に、製造工程の簡素化および低価格化が要望されてい
る。
は、絶縁基板上に厚膜および薄膜を順次積層した構成の
混成集積回路（ハイブリッドIC）が注目されており、そ
の高密度化と高精度化の要求がますます高まるととも
に、製造工程の簡素化および低価格化が要望されてい
る。
混成集積回路は、大別して厚膜型と薄膜型に分けられ
る。厚膜型では数Ω〜10MΩの広い抵抗素子が容易にで
き、３層程度までの多層配線も比較的容易である。しか
し、実用的に使用できる最小パターン巾およびパターン
ギャップが300μｍ程度と大きく高密度配線に限界があ
る。
る。厚膜型では数Ω〜10MΩの広い抵抗素子が容易にで
き、３層程度までの多層配線も比較的容易である。しか
し、実用的に使用できる最小パターン巾およびパターン
ギャップが300μｍ程度と大きく高密度配線に限界があ
る。
一方、薄膜型では、実用的に使用できる最小パターン
巾およびパターンギャップが30μｍ程度と厚膜型に比較
して約１桁小さくでき、したがって配線密度を約１桁ほ
ど大きくすることができる。また、抵抗素子に関して
は、精度を高く製作できるものゝ抵抗値範囲は数Ω〜数
100kΩといった狭い範囲に限られており、さらに、多層
構造を形成するのに複雑な工程を要していた。
巾およびパターンギャップが30μｍ程度と厚膜型に比較
して約１桁小さくでき、したがって配線密度を約１桁ほ
ど大きくすることができる。また、抵抗素子に関して
は、精度を高く製作できるものゝ抵抗値範囲は数Ω〜数
100kΩといった狭い範囲に限られており、さらに、多層
構造を形成するのに複雑な工程を要していた。
そこで、広い抵抗値範囲が容易に得られる厚膜抵抗体
形成技術と、高密度配線を容易に行なえる薄膜配線層を
混成した、いわゆる、厚膜−薄膜混成構造の混成集積回
路が知られている。
形成技術と、高密度配線を容易に行なえる薄膜配線層を
混成した、いわゆる、厚膜−薄膜混成構造の混成集積回
路が知られている。
第３図は従来の混成集積回路の製造方法の工程例を示
す図である（特願63−20820）。図中、１は絶縁基板、2
0は厚膜導体パターン、２′は厚膜型抵抗体、７は第１
の層間絶縁層であるオーバーコートガラス、３′は第２
の層間絶縁層であるポリイミド樹脂層、４″はスルーホ
ール、５′は薄膜導体パターン、９はリードフレーム、
10はチップコンデンサ、11はICチップ、12はボンディン
グワイヤ、13はモールド樹脂外装である。
す図である（特願63−20820）。図中、１は絶縁基板、2
0は厚膜導体パターン、２′は厚膜型抵抗体、７は第１
の層間絶縁層であるオーバーコートガラス、３′は第２
の層間絶縁層であるポリイミド樹脂層、４″はスルーホ
ール、５′は薄膜導体パターン、９はリードフレーム、
10はチップコンデンサ、11はICチップ、12はボンディン
グワイヤ、13はモールド樹脂外装である。
同図（イ）〜（ヘ）は基板の製造工程で、たとえば、
アルミナなどの絶縁基板１の上にAg−Pd系の厚膜導体パ
ターン20をスクリーン印刷法で形成する〔同図（ロ）参
照〕。次に、同図（ハ）に示したように、RuO2系の厚膜
抵抗体２′を同じくスクリーン印刷法で形成する。次
に、同図（ニ）に示した如く、厚膜抵抗体２′を覆って
オーバーコートガラス７をスクリーン印刷法で形成す
る。次いで、同図の（ホ）に示したように、オーバーコ
ートガラス７上にポリイミド樹脂層３′をスピンコート
法により形成し、そのあとで、フォトリソグラフィ法に
より厚膜導体パターン20上の所定箇所のポリイミド樹脂
層３′に100μｍ角のスルーホール４″を、また、厚膜
抵抗体２′上のポリイミド樹脂層３′に厚膜抵抗体トリ
ミング用の窓６を形成する。
アルミナなどの絶縁基板１の上にAg−Pd系の厚膜導体パ
ターン20をスクリーン印刷法で形成する〔同図（ロ）参
照〕。次に、同図（ハ）に示したように、RuO2系の厚膜
抵抗体２′を同じくスクリーン印刷法で形成する。次
に、同図（ニ）に示した如く、厚膜抵抗体２′を覆って
オーバーコートガラス７をスクリーン印刷法で形成す
る。次いで、同図の（ホ）に示したように、オーバーコ
ートガラス７上にポリイミド樹脂層３′をスピンコート
法により形成し、そのあとで、フォトリソグラフィ法に
より厚膜導体パターン20上の所定箇所のポリイミド樹脂
層３′に100μｍ角のスルーホール４″を、また、厚膜
抵抗体２′上のポリイミド樹脂層３′に厚膜抵抗体トリ
ミング用の窓６を形成する。
次に、同図（ヘ）に示した如く、ポリイミド樹脂層
３′の全面にスパッタまたは蒸着法により、30nmのＷを
下層に、500nmのAuを上層にした２層構造の薄膜導体膜
を形成し、この２層の薄膜導体膜をフォトリソグラフィ
法により、最小線巾50μｍの薄膜導体パターン５′を形
成すると共にスルーホール４″の接続ランドは200μｍ
の角形として形成する。
３′の全面にスパッタまたは蒸着法により、30nmのＷを
下層に、500nmのAuを上層にした２層構造の薄膜導体膜
を形成し、この２層の薄膜導体膜をフォトリソグラフィ
法により、最小線巾50μｍの薄膜導体パターン５′を形
成すると共にスルーホール４″の接続ランドは200μｍ
の角形として形成する。
こうして形成された混成集積回路用基板は、同図
（ト）に示すようにリードフレーム９にダイボンディン
グした後、チップコンデンサ10,ICチップ11を搭載し、
リードフレーム９とともにボンディングワイヤ12により
接続する。
（ト）に示すようにリードフレーム９にダイボンディン
グした後、チップコンデンサ10,ICチップ11を搭載し、
リードフレーム９とともにボンディングワイヤ12により
接続する。
最後に、同図（チ）に示すように、モールド樹脂外装
13を施し、外部リードの切断・曲げ加工を行なってモー
ルド樹脂外装型の混成集積回路を完成する。
13を施し、外部リードの切断・曲げ加工を行なってモー
ルド樹脂外装型の混成集積回路を完成する。
上記従来の厚膜抵抗素子構成法では、厚膜導体パター
ン20を形成したあと、その厚膜導体パターンが両端の電
極端子となるように、厚膜抵抗体２′を印刷・焼成法で
形成している。
ン20を形成したあと、その厚膜導体パターンが両端の電
極端子となるように、厚膜抵抗体２′を印刷・焼成法で
形成している。
前記のごとく厚膜形成技術は最小パターン巾やパター
ンの位置合わせ精度が充分でないので、厚膜抵抗素子の
寸法が小さくなると抵抗値のバラツキが大きくなる。
ンの位置合わせ精度が充分でないので、厚膜抵抗素子の
寸法が小さくなると抵抗値のバラツキが大きくなる。
さらに、厚膜抵抗体２′の形成時に焼く850℃という
高温にさらされるため、Ag−Pdからなる厚膜導体パター
ン20のAgが厚膜抵抗体２′の両端から拡散し抵抗温度係
数を悪化させる。
高温にさらされるため、Ag−Pdからなる厚膜導体パター
ン20のAgが厚膜抵抗体２′の両端から拡散し抵抗温度係
数を悪化させる。
以上何れの問題も厚膜抵抗素子の大きさが小さくな
り、したがって、高密度の混成集積回路になるほど、そ
れらの影響が大きくなるという問題を生じており、その
解決が必要であった。
り、したがって、高密度の混成集積回路になるほど、そ
れらの影響が大きくなるという問題を生じており、その
解決が必要であった。
上記の課題は、絶縁基板１と、前記絶縁基板１上に形
成された厚膜抵抗体２と、前記厚膜抵抗体２の端子を引
き出すためのスルーホール４をフォトリソグラフィ法に
より設けた層間絶縁膜３と、前記スルーホール４を通し
て前記厚膜抵抗体２と導通するように、前記層間絶縁膜
３上に形成された薄膜導体パターン50とを少なくとも備
えた混成集積回路によって解決することができる。
成された厚膜抵抗体２と、前記厚膜抵抗体２の端子を引
き出すためのスルーホール４をフォトリソグラフィ法に
より設けた層間絶縁膜３と、前記スルーホール４を通し
て前記厚膜抵抗体２と導通するように、前記層間絶縁膜
３上に形成された薄膜導体パターン50とを少なくとも備
えた混成集積回路によって解決することができる。
本発明の混成集積回路は、絶縁基板１の上に厚膜抵抗
体２を形成し、たとえば、ポリイミド樹脂からなる層間
絶縁膜３に設けられたスルーホール４を通して、たとえ
ば、金属薄膜からなる導体パターン50によって厚膜抵抗
体２の端子を引き出す構造にしている。
体２を形成し、たとえば、ポリイミド樹脂からなる層間
絶縁膜３に設けられたスルーホール４を通して、たとえ
ば、金属薄膜からなる導体パターン50によって厚膜抵抗
体２の端子を引き出す構造にしている。
ポリイミド樹脂層へのスルーホール形成と金属薄膜導
体パターンの形成は何れもフォトリソグラフィ法で行な
われるので、抵抗体の形成精度は従来の厚膜導体パター
ン間への厚膜抵抗素子の場合に比較して約１桁優れてお
り、抵抗素子の寸法が小さくても抵抗初期値のバラツキ
を小さく抑えることができる。
体パターンの形成は何れもフォトリソグラフィ法で行な
われるので、抵抗体の形成精度は従来の厚膜導体パター
ン間への厚膜抵抗素子の場合に比較して約１桁優れてお
り、抵抗素子の寸法が小さくても抵抗初期値のバラツキ
を小さく抑えることができる。
さらに、薄膜導体パターン50はW/Auなどの構成をとっ
ており、拡散防止層としてのＷを介しているので、Auが
直接厚膜抵抗体２に接触しないだけでなく、その形成温
度は300℃以下と厚膜形成温度の850℃に比較して極めて
低温であり、電極金属の拡散は実用上ほとんど問題とな
らない。したがって、厚膜抵抗素子の抵抗温度係数が製
造工程中に悪化することはない。
ており、拡散防止層としてのＷを介しているので、Auが
直接厚膜抵抗体２に接触しないだけでなく、その形成温
度は300℃以下と厚膜形成温度の850℃に比較して極めて
低温であり、電極金属の拡散は実用上ほとんど問題とな
らない。したがって、厚膜抵抗素子の抵抗温度係数が製
造工程中に悪化することはない。
すなわち、本発明によれば、厚膜抵抗素子の寸法を小
さくして高密度化した場合においても、抵抗初期値のバ
ラツキが小さく、抵抗温度係数が安定した厚膜−薄膜混
成構造の混成集積回路が得られる。
さくして高密度化した場合においても、抵抗初期値のバ
ラツキが小さく、抵抗温度係数が安定した厚膜−薄膜混
成構造の混成集積回路が得られる。
第１図は本発明混成集積回路の製造方法の一実施例を
示す工程図で、図中、１は絶縁基板、２は厚膜抵抗体、
３は層間絶縁層であるポリイミド樹脂層、４はスルーホ
ール、５は導体膜、50は薄膜導体パターンである。
示す工程図で、図中、１は絶縁基板、２は厚膜抵抗体、
３は層間絶縁層であるポリイミド樹脂層、４はスルーホ
ール、５は導体膜、50は薄膜導体パターンである。
同図（イ）〜（ヘ）は基板の製造工程で、たとえば、
純度96％のアルミナ製絶縁基板１の上にRuO2系の厚膜抵
抗体２をスクリーン印刷法で約20μｍの厚さに形成する
〔同図（ロ）参照〕。
純度96％のアルミナ製絶縁基板１の上にRuO2系の厚膜抵
抗体２をスクリーン印刷法で約20μｍの厚さに形成する
〔同図（ロ）参照〕。
次に、同図（ハ）に示したごとく、厚膜抵抗体２を覆
って基板全面に層間絶縁膜３として約10μｍの厚さにポ
リイミド樹脂層をスピンコート法により形成した。
って基板全面に層間絶縁膜３として約10μｍの厚さにポ
リイミド樹脂層をスピンコート法により形成した。
そのあとで、同図（ニ）に示したごとく、フォトリソ
グラフィ法により厚膜導体パターン２上の所定箇所のポ
リイミド樹脂層に100μｍ角のスルーホール４を形成す
る。
グラフィ法により厚膜導体パターン２上の所定箇所のポ
リイミド樹脂層に100μｍ角のスルーホール４を形成す
る。
次に、同図（ホ）に示したごとく、ポリイミド樹脂層
の全面にスパッタまたは蒸着法により、30nmのＷを下層
に、500nmのAuを上層にした２層構造の薄膜導体膜を形
成し、この２層の薄膜導体膜をフォトリソグラフィ法に
より、最小線巾50μｍの薄膜導体パターン50を形成する
とともに、スルーホール４の接続ランドを200μｍの角
形として形成する。同図（ヘ） こうして形成された混成集積回路用基板は、既に従来
例で説明した第３図（ト）および（チ）と同様工程によ
ってモールド樹脂外装型の混成集積回路を完成する。
の全面にスパッタまたは蒸着法により、30nmのＷを下層
に、500nmのAuを上層にした２層構造の薄膜導体膜を形
成し、この２層の薄膜導体膜をフォトリソグラフィ法に
より、最小線巾50μｍの薄膜導体パターン50を形成する
とともに、スルーホール４の接続ランドを200μｍの角
形として形成する。同図（ヘ） こうして形成された混成集積回路用基板は、既に従来
例で説明した第３図（ト）および（チ）と同様工程によ
ってモールド樹脂外装型の混成集積回路を完成する。
本実施例の構成によれば、厚膜抵抗体２から層間絶縁
膜３のスルーホール４を通して直接薄膜導体パターン50
に接続しているので、前記のごとく性能改善のみなら
ず、従来例で使用した厚膜導体パターンが不要となり膜
構成も単純化されていることがわかる。
膜３のスルーホール４を通して直接薄膜導体パターン50
に接続しているので、前記のごとく性能改善のみなら
ず、従来例で使用した厚膜導体パターンが不要となり膜
構成も単純化されていることがわかる。
なお、厚膜抵抗素子をトリミングする必要がある時は
厚膜抵抗体２の上のポリイミド樹脂膜をフォトリソグラ
フィ法により窓明けしておき、トリミングのあとで保護
膜をかけておけばよい。
厚膜抵抗体２の上のポリイミド樹脂膜をフォトリソグラ
フィ法により窓明けしておき、トリミングのあとで保護
膜をかけておけばよい。
本発明のように高密度化した混成集積回路では層間絶
縁膜３としては、通常、ポリイミド樹脂の単層膜で充分
であるが、必要に応じ、たとえば、とくにパワーの大き
い抵抗素子の場合は、前記従来例で説明したオーバーコ
ートガラスを形成してもよい。この場合でも、本発明の
効果が充分得られることは容易に理解できることであ
る。
縁膜３としては、通常、ポリイミド樹脂の単層膜で充分
であるが、必要に応じ、たとえば、とくにパワーの大き
い抵抗素子の場合は、前記従来例で説明したオーバーコ
ートガラスを形成してもよい。この場合でも、本発明の
効果が充分得られることは容易に理解できることであ
る。
また、本発明の実施例では、薄膜導体パターンとして
金属薄膜を使用したが、本発明の薄膜導体パターンの趣
旨は厚膜抵抗体形成のあとで、厚膜抵抗体形成温度より
充分低い温度で導体パターンを形成することであるの
で、金属薄膜以外に導電性樹脂などの薄膜導体パターン
を利用してもよいことは言うまでもない。
金属薄膜を使用したが、本発明の薄膜導体パターンの趣
旨は厚膜抵抗体形成のあとで、厚膜抵抗体形成温度より
充分低い温度で導体パターンを形成することであるの
で、金属薄膜以外に導電性樹脂などの薄膜導体パターン
を利用してもよいことは言うまでもない。
第２図は本発明混成集積回路の製造方法による評価用
抵抗素子の構成図で、製造プロセスは前記実施例で説明
した方法に準じて行なった。
抵抗素子の構成図で、製造プロセスは前記実施例で説明
した方法に準じて行なった。
同図（イ）は平面図、同図（ロ）はＡ−Ａ′断面図であ
る。図中、４′は巾100μｍのスリット状のスルーホー
ルで、その他の符号は第１図で説明したものと同じであ
る。なお、同図（イ）で絶縁基板１は省略してある。
る。図中、４′は巾100μｍのスリット状のスルーホー
ルで、その他の符号は第１図で説明したものと同じであ
る。なお、同図（イ）で絶縁基板１は省略してある。
薄膜導体パターン50は、本試料が測定評価用試料のた
め図示したごとく４端子を形成し、ディジタルボルトメ
ータを使用して通常抵抗素子の抵抗値測定を用いられて
いる４端子測定法で測定した。
め図示したごとく４端子を形成し、ディジタルボルトメ
ータを使用して通常抵抗素子の抵抗値測定を用いられて
いる４端子測定法で測定した。
RuO2系の厚膜抵抗体２の面積抵抗を1kΩ／□となるよ
うにし、その印刷面積が0.5×0.3,0.7×0.5,1.2×1.0,
1.7×1.5mm2、抵抗体有効面積が0.3×0.3,0.5×0.5,1.0
×1.0.1.5×1.5mm2の４種類の試料を各50個作製した。
うにし、その印刷面積が0.5×0.3,0.7×0.5,1.2×1.0,
1.7×1.5mm2、抵抗体有効面積が0.3×0.3,0.5×0.5,1.0
×1.0.1.5×1.5mm2の４種類の試料を各50個作製した。
一方、同一有効面積と同一抵抗値が得られように、前
記従来法による厚膜抵抗素子試料を、同様形状で同じく
各50個作製して比較測定した。
記従来法による厚膜抵抗素子試料を、同様形状で同じく
各50個作製して比較測定した。
抵抗値の初期値バラツキは、何れの場合も抵抗体面積
が小さいほど大きくなっているのは当然であるが、何れ
の寸法の場合も本発明によるものが1/2〜1/3と大幅に改
善されていることがわかる。
が小さいほど大きくなっているのは当然であるが、何れ
の寸法の場合も本発明によるものが1/2〜1/3と大幅に改
善されていることがわかる。
さらに、抵抗温度係数を比較してみると、有効素子面
積が0.5×0.5mm2以下の場合に1/3と大幅に改善されてい
る。一般的な用途に対し約100ppm/℃以下程度の抵抗温
度係数が要求されることが多い。したがって、小形厚膜
抵抗素子において、本発明によれば抵抗体面積を従来の
約1/4に小形化しても抵抗値バラツキは勿論のこと、抵
抗温度係数も従来法による抵抗素子と同等以上に維持す
ることができる。
積が0.5×0.5mm2以下の場合に1/3と大幅に改善されてい
る。一般的な用途に対し約100ppm/℃以下程度の抵抗温
度係数が要求されることが多い。したがって、小形厚膜
抵抗素子において、本発明によれば抵抗体面積を従来の
約1/4に小形化しても抵抗値バラツキは勿論のこと、抵
抗温度係数も従来法による抵抗素子と同等以上に維持す
ることができる。
以上詳しく述べたように、本発明の混成集積回路は、
絶縁基板上に印刷焼成された厚膜抵抗体から、ポリイミ
ド樹脂などの層間絶縁膜に形成したスルーホールを通し
て、金属薄膜などの低温形成された薄膜導体パターンに
よって端子接続しているので、抵抗初期値バラツキおよ
び抵抗温度係数が大巾に改善され、高密度混成集積回路
の小形化と性能改善に寄与するところが極めて大きい。
絶縁基板上に印刷焼成された厚膜抵抗体から、ポリイミ
ド樹脂などの層間絶縁膜に形成したスルーホールを通し
て、金属薄膜などの低温形成された薄膜導体パターンに
よって端子接続しているので、抵抗初期値バラツキおよ
び抵抗温度係数が大巾に改善され、高密度混成集積回路
の小形化と性能改善に寄与するところが極めて大きい。
第１図は本発明混成集積回路の製造方法の一実施例を示
す工程図、 第２図は本発明混成集積回路の製造方法による評価用抵
抗素子の構成図、 第３図は従来の混成集積回路の製造方法の工程例を示す
図である。 図において、 １は絶縁基板、２は厚膜抵抗体、３は層間絶縁膜、4,
4′はスルーホール、５は導体膜、50は薄膜導体パター
ン、９はリードフレーム、10はチップコンデンサ、11は
ICチップ、12はボンディングワイヤ、13はモールド樹脂
外装である。
す工程図、 第２図は本発明混成集積回路の製造方法による評価用抵
抗素子の構成図、 第３図は従来の混成集積回路の製造方法の工程例を示す
図である。 図において、 １は絶縁基板、２は厚膜抵抗体、３は層間絶縁膜、4,
4′はスルーホール、５は導体膜、50は薄膜導体パター
ン、９はリードフレーム、10はチップコンデンサ、11は
ICチップ、12はボンディングワイヤ、13はモールド樹脂
外装である。
Claims (1)
- 【請求項１】絶縁基板（１）と、前記絶縁基板上に形成
された厚膜抵抗体（２）と、前記厚膜抵抗体（２）の端
子を引き出すためのスルーホール（４）をフォトリソグ
ラフィ法により設けた層間絶縁膜と、前記スルーホール
（４）を通して前記厚膜抵抗体（２）と導通するよう
に、前記層間絶縁膜（３）上に形成された薄膜導体パタ
ーン（50）とを少なくとも備えたことを特徴とする混成
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108912A JP2707717B2 (ja) | 1989-04-27 | 1989-04-27 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108912A JP2707717B2 (ja) | 1989-04-27 | 1989-04-27 | 混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288290A JPH02288290A (ja) | 1990-11-28 |
| JP2707717B2 true JP2707717B2 (ja) | 1998-02-04 |
Family
ID=14496789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108912A Expired - Lifetime JP2707717B2 (ja) | 1989-04-27 | 1989-04-27 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707717B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777778B2 (en) | 2001-06-20 | 2004-08-17 | Alps Electric Co., Ltd. | Thin-film resistor and method for manufacturing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4032459B2 (ja) | 1997-08-05 | 2008-01-16 | 株式会社デンソー | 混成集積回路用基板及びその製造方法 |
| JP6340734B2 (ja) * | 2015-09-18 | 2018-06-13 | Smc株式会社 | 圧力センサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943562A (ja) * | 1982-09-06 | 1984-03-10 | Fujitsu Ltd | 厚膜ハイブリツドｉｃの製造方法 |
-
1989
- 1989-04-27 JP JP1108912A patent/JP2707717B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777778B2 (en) | 2001-06-20 | 2004-08-17 | Alps Electric Co., Ltd. | Thin-film resistor and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288290A (ja) | 1990-11-28 |
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