JPS61148859A - 混成集積回路装置およびその製造方法 - Google Patents
混成集積回路装置およびその製造方法Info
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- JPS61148859A JPS61148859A JP59270801A JP27080184A JPS61148859A JP S61148859 A JPS61148859 A JP S61148859A JP 59270801 A JP59270801 A JP 59270801A JP 27080184 A JP27080184 A JP 27080184A JP S61148859 A JPS61148859 A JP S61148859A
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- circuit device
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
- H01L27/016—Thin-film circuits
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- Parts Printed On Printed Circuit Boards (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は混成集積回路装置およびその製造方法、特←、
相互に異なる材料の薄膜抵抗体が同一基板に設けられた
構造の混成集積回路装置およびその製造方法に関する。
相互に異なる材料の薄膜抵抗体が同一基板に設けられた
構造の混成集積回路装置およびその製造方法に関する。
混成集積回路装置（ハイブリッドＩＣ）に組み込まれる
抵抗としては、直接ハイブリッドＩＣ基板（基板）に被
着形成される薄膜抵抗および厚膜抵抗または独立した抵
抗部品が知られている。
抵抗としては、直接ハイブリッドＩＣ基板（基板）に被
着形成される薄膜抵抗および厚膜抵抗または独立した抵
抗部品が知られている。
従来、実用化されている薄膜回路基板あるいは抵抗部品
は同一の抵抗材質による成膜によって形成されている。
は同一の抵抗材質による成膜によって形成されている。
したがって、実用回路においては、数オームから数百キ
ロオームに亘る抵抗が混在しているため、所望値の抵抗
値を有する抵抗体を製造する場合、たとえば、ｒｌＭｃ
１６８２ Ｐｒｏｃｅｅｄ−ｉｎｇｓＪ、 １
９８２．Ｍａｙ、２４．Ｐ５１〜Ｐ５４およびＰ２Ｓ５
に記載されているように、抵抗体のパターニングが極め
て複雑となるとともに微細となり細緻となる。すなわち
、比抵抗が大きな抵抗体と小さな抵抗体を同一抵抗材料
で形成した場合、小さな比抵抗の場合は抵抗値を高くす
る場合は細線をくねくねと長く這わせる必要が生じ占有
面積が大きくなる。また、大きな比抵抗の場合は抵抗値
を小さくすると、端子部分が長くなり占有面積がかなり
大きくなる。
ロオームに亘る抵抗が混在しているため、所望値の抵抗
値を有する抵抗体を製造する場合、たとえば、ｒｌＭｃ
１６８２ Ｐｒｏｃｅｅｄ−ｉｎｇｓＪ、 １
９８２．Ｍａｙ、２４．Ｐ５１〜Ｐ５４およびＰ２Ｓ５
に記載されているように、抵抗体のパターニングが極め
て複雑となるとともに微細となり細緻となる。すなわち
、比抵抗が大きな抵抗体と小さな抵抗体を同一抵抗材料
で形成した場合、小さな比抵抗の場合は抵抗値を高くす
る場合は細線をくねくねと長く這わせる必要が生じ占有
面積が大きくなる。また、大きな比抵抗の場合は抵抗値
を小さくすると、端子部分が長くなり占有面積がかなり
大きくなる。
このように、同一抵抗材料を使用して抵抗値が大きく異
なる複数の薄膜抵抗を形成することは、ハイブリッドＩ
Ｃ基板における抵抗領域の占有面積が大きくなり、ハイ
ブリッドＩＣの高密度化。
なる複数の薄膜抵抗を形成することは、ハイブリッドＩ
Ｃ基板における抵抗領域の占有面積が大きくなり、ハイ
ブリッドＩＣの高密度化。
小型化が図り難いということがわかった。
本発明の目的は薄膜抵抗体を内蔵する高密度化された混
成集積回路装置の製造技術を提供することにある。
成集積回路装置の製造技術を提供することにある。
本発明の他の目的は薄膜抵抗体を内蔵する小型化された
混成集積回路装置の製造技術を提供することにある。
混成集積回路装置の製造技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明はセラミック等のハイブリッドＩＣ基
板の主面に蒸着およびホトエツチング技術により、金属
膜のような低抵抗材料によって低い抵抗値を有する薄膜
抵抗体を形成した後、マスク蒸着によってサーメットの
ような高抵抗材料によって高い抵抗値を有する薄膜抵抗
体を形成するため、低抵抗値の抵抗体は低抵抗材料で形
成され、高抵抗値の抵抗体は高抵抗材料で形成されるこ
とから、形成される各薄膜抵抗は形状が小さくなるため
、混成集積回路装置の高密度化および小型化が達成でき
る。
板の主面に蒸着およびホトエツチング技術により、金属
膜のような低抵抗材料によって低い抵抗値を有する薄膜
抵抗体を形成した後、マスク蒸着によってサーメットの
ような高抵抗材料によって高い抵抗値を有する薄膜抵抗
体を形成するため、低抵抗値の抵抗体は低抵抗材料で形
成され、高抵抗値の抵抗体は高抵抗材料で形成されるこ
とから、形成される各薄膜抵抗は形状が小さくなるため
、混成集積回路装置の高密度化および小型化が達成でき
る。
第１図は本発明の一実施例によるハイブリッドＩＣ基板
を示す平面図、第２図は同じく基板の主面に金属抵抗材
料で低抵抗体を形成した状態を示す平面図、第３図は同
じ（サーメット抵抗体で高抵抗体を形成した基板の平面
図、第１図は同じく導体パターンを形成した状態の基板
の平面図、第５図は同じく基板の主面に部分的に保護膜
を形成した状態の基板の平面図、第６図は同じく混成集
積回路装置の平面図、第７図は前記−成集積回路装置の
製造プロセスを示すフローチャートである。
を示す平面図、第２図は同じく基板の主面に金属抵抗材
料で低抵抗体を形成した状態を示す平面図、第３図は同
じ（サーメット抵抗体で高抵抗体を形成した基板の平面
図、第１図は同じく導体パターンを形成した状態の基板
の平面図、第５図は同じく基板の主面に部分的に保護膜
を形成した状態の基板の平面図、第６図は同じく混成集
積回路装置の平面図、第７図は前記−成集積回路装置の
製造プロセスを示すフローチャートである。
この実施例の混成集積回路装置１は第６図に示されるよ
うに、パッケージ２と、このパッケージ２の一側面から
定間隔に並んで突出する７本のり−ド３とからなってい
る。また、パッケージ２は後述する矩形の絶縁性の基板
（ハイブリッドＩＣ基板）４と、この基板４の主面を被
うレジンあるいはセラミック等からなるキャップ５と、
によって形成されている。
うに、パッケージ２と、このパッケージ２の一側面から
定間隔に並んで突出する７本のり−ド３とからなってい
る。また、パッケージ２は後述する矩形の絶縁性の基板
（ハイブリッドＩＣ基板）４と、この基板４の主面を被
うレジンあるいはセラミック等からなるキャップ５と、
によって形成されている。
つぎに、第７図のフローチャートおよび第１図〜第５図
の工程平面図を参照しながら、混成集積回路装置ｌの製
造方法について説明する。
の工程平面図を参照しながら、混成集積回路装置ｌの製
造方法について説明する。
前記混成集積回路装置１の製造に際して、最初に基板４
が用意される。この基板４はグレーズドアルミナ基板、
またはガラス板等であり、０．５〜数ｍｍ厚の矩形板で
ある。
が用意される。この基板４はグレーズドアルミナ基板、
またはガラス板等であり、０．５〜数ｍｍ厚の矩形板で
ある。
そこで、この基板４の主面に低抵抗体を形成するために
、基板４の主面全域に低抵抗材料となる金属抵抗膜が蒸
着、スパッタ、エレクトロンビーム等の被着技術によっ
て形成（成膜）される。この金属抵抗膜は、たとえば、
Ｔａ−Ｎのような比抵抗の低いもの（シート抵抗が５０
Ω／口）が選ばれ、５００〜１０００人前後の厚さに形
成される。この金属抵抗膜は、常用のホトリソグラフィ
技術によって部分的に除去されてバターニングされるた
め、第２図に示されるように、基板４の主面の低抵抗体
形成領域には、低抵抗体６が形成される。
、基板４の主面全域に低抵抗材料となる金属抵抗膜が蒸
着、スパッタ、エレクトロンビーム等の被着技術によっ
て形成（成膜）される。この金属抵抗膜は、たとえば、
Ｔａ−Ｎのような比抵抗の低いもの（シート抵抗が５０
Ω／口）が選ばれ、５００〜１０００人前後の厚さに形
成される。この金属抵抗膜は、常用のホトリソグラフィ
技術によって部分的に除去されてバターニングされるた
め、第２図に示されるように、基板４の主面の低抵抗体
形成領域には、低抵抗体６が形成される。
つぎに、第３図に示されるように、前記基板４の主面全
域には、高抵抗材料がマスク蒸着によって矩形パターン
として形成（成膜）され、高抵抗体７が形成される。高
抵抗材料としては、Ｃｒ−５ｉあるいはフン化マグネシ
ウム等（シート抵抗が１０００Ω／口）が用いられ、５
００〜１０００人前後の厚さのサーメット抵抗体となる
。
域には、高抵抗材料がマスク蒸着によって矩形パターン
として形成（成膜）され、高抵抗体７が形成される。高
抵抗材料としては、Ｃｒ−５ｉあるいはフン化マグネシ
ウム等（シート抵抗が１０００Ω／口）が用いられ、５
００〜１０００人前後の厚さのサーメット抵抗体となる
。
つぎに、基板４の主面全域には１、導体として、１μｍ
〜数μｍの厚さに／ｌが蒸着されるとともに、このＡ旦
膜は常用のホトエツチング技術によってパターニングさ
れ、第４図に示されるように、前記リード３を固定する
７個の端子８および搭載部品接続用バッド９ならびに所
望の導体部分を接続する配線層１０が形成される。
〜数μｍの厚さに／ｌが蒸着されるとともに、このＡ旦
膜は常用のホトエツチング技術によってパターニングさ
れ、第４図に示されるように、前記リード３を固定する
７個の端子８および搭載部品接続用バッド９ならびに所
望の導体部分を接続する配線層１０が形成される。
つぎに、基板４の主面全域は保護膜１１として、たとえ
ば、ポリイミド系樹脂が成膜されるとともに、この成膜
部分は部分的にエツチング除去される。第５図における
ハンチング領域が保護膜１１の存在する領域であり、保
護膜１１の設けられない領域は、端子８におけるリード
３の取付部２部品搭載部分である。その後、レーザトリ
ミングによって、前記高抵抗体７の抵抗値の調整が行わ
れる。ついで、完成状態となった基板４は、外観検査さ
れ、良品は搭載工程に送られる。
ば、ポリイミド系樹脂が成膜されるとともに、この成膜
部分は部分的にエツチング除去される。第５図における
ハンチング領域が保護膜１１の存在する領域であり、保
護膜１１の設けられない領域は、端子８におけるリード
３の取付部２部品搭載部分である。その後、レーザトリ
ミングによって、前記高抵抗体７の抵抗値の調整が行わ
れる。ついで、完成状態となった基板４は、外観検査さ
れ、良品は搭載工程に送られる。
搭載工程では、第１図に示されるように、基板４の所定
の搭載部品接続用パッド９に、半導体素子（チップ）１
２．超小型トランジスタ１３．チップコンデンサ１４が
搭載される。また、基板４はワイヤボンディングが施さ
れ、前記半導体素子（チップ）１２の図示しない電極と
、これに対応する配線層１０の先端部分はワイヤ１５に
よって電気的に接続される。なお、第１図にあっては、
保護膜１１は省略しである。
の搭載部品接続用パッド９に、半導体素子（チップ）１
２．超小型トランジスタ１３．チップコンデンサ１４が
搭載される。また、基板４はワイヤボンディングが施さ
れ、前記半導体素子（チップ）１２の図示しない電極と
、これに対応する配線層１０の先端部分はワイヤ１５に
よって電気的に接続される。なお、第１図にあっては、
保護膜１１は省略しである。
部品の搭載が終了した基板４は、リード３が取付けられ
るとともに、レジンやセラミック等からなるキャップ５
で封止され、第６図に示されるように、混成集積回路装
置１が製造される。
るとともに、レジンやセラミック等からなるキャップ５
で封止され、第６図に示されるように、混成集積回路装
置１が製造される。
このような混成集積回路装置は、高抵抗、低抵抗の抵抗
体が混在しているが、高抵抗体は比抵抗の高いサーメッ
ト抵抗体で形成されるため小型となる。また、低抵抗体
は比抵抗の小さい金属被膜抵抗体で形成されることから
、前記同様に小型化される。
体が混在しているが、高抵抗体は比抵抗の高いサーメッ
ト抵抗体で形成されるため小型となる。また、低抵抗体
は比抵抗の小さい金属被膜抵抗体で形成されることから
、前記同様に小型化される。
（１）本発明によれば、ハイブリッドＩＣ基板の表面に
形成される高抵抗体および低抵抗体は、それぞれ比抵抗
の大きい材料あるいは比抵抗の小さい材料で形成される
ため、必要以上にその外径寸法が大きくなることがなく
、基板に対する抵抗体の占有面積が従来に比較して数十
％と大幅に小さくなり、混成集積回路装置の小型化が達
成できるという効果が得られる。
形成される高抵抗体および低抵抗体は、それぞれ比抵抗
の大きい材料あるいは比抵抗の小さい材料で形成される
ため、必要以上にその外径寸法が大きくなることがなく
、基板に対する抵抗体の占有面積が従来に比較して数十
％と大幅に小さくなり、混成集積回路装置の小型化が達
成できるという効果が得られる。
（２）上記（１１により、本発明によれば、低抵抗体を
初めとして高抵抗体も必要にして最小限の大きさで形成
できることから、ハイブリッドＩＣ基板にはさらに多（
の部品の搭載が可能となり、混成集積回路装置の高密度
化が達成できるという効果が得られる。
初めとして高抵抗体も必要にして最小限の大きさで形成
できることから、ハイブリッドＩＣ基板にはさらに多（
の部品の搭載が可能となり、混成集積回路装置の高密度
化が達成できるという効果が得られる。
（３）上記（１）により、本発明はシート抵抗の異なる
材料を使用して回路設計が行えることから、各抵抗体の
特性を効果的に利用でき、ＴＣＲ等の特性を改善するこ
とができる。
材料を使用して回路設計が行えることから、各抵抗体の
特性を効果的に利用でき、ＴＣＲ等の特性を改善するこ
とができる。
（４）本発明の混成集積回路装置の製造方法は、抵抗体
形成のためのパターニングのためのエツチングは最初に
一度行われるだけであり、その後の抵抗体形成における
パターニングは最初に形成された抵抗体にダメージを与
えるエツチング処理とは異なり、マスク蒸着によって形
成していることから、最初に形成された抵抗体が損傷を
受けず、品質の高い抵抗体が形成されるという効果が得
られる。
形成のためのパターニングのためのエツチングは最初に
一度行われるだけであり、その後の抵抗体形成における
パターニングは最初に形成された抵抗体にダメージを与
えるエツチング処理とは異なり、マスク蒸着によって形
成していることから、最初に形成された抵抗体が損傷を
受けず、品質の高い抵抗体が形成されるという効果が得
られる。
（５）上記（１）〜（４）により、本発明によれば、混
成集積回路装置の小型化、高密度化により、製造コスト
の低減が達成できるという相乗効果が得られる。
成集積回路装置の小型化、高密度化により、製造コスト
の低減が達成できるという相乗効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要智を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
はハイブリッドＩＣ基板に抵抗体以外にチップ１２．超
小型トランジスタ１３．チップコンデンサ１４等の電子
部品を搭載したが、このようなものを搭載することなく
、単に抵抗体群のみを基板に設け、この基板をマザー基
板に取付けるような製造技術に適用しても、前記実施例
同様な効果が得られる。また、サーメット抵抗をパター
ンニングで形成し、金属抵抗膜をマスク蒸着を行うプロ
セスにしても効果はなんらかわることがない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要智を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
はハイブリッドＩＣ基板に抵抗体以外にチップ１２．超
小型トランジスタ１３．チップコンデンサ１４等の電子
部品を搭載したが、このようなものを搭載することなく
、単に抵抗体群のみを基板に設け、この基板をマザー基
板に取付けるような製造技術に適用しても、前記実施例
同様な効果が得られる。また、サーメット抵抗をパター
ンニングで形成し、金属抵抗膜をマスク蒸着を行うプロ
セスにしても効果はなんらかわることがない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である混成集積回路装置の
製造技術に適用した場合について説明したが、それに限
定されるものではない。
をその背景となった利用分野である混成集積回路装置の
製造技術に適用した場合について説明したが、それに限
定されるものではない。
第１図は本発明の一実施例によるハイブリッドＩＣ基板
を示す平面図、 第２図は同じ（基板の主面に金属抵抗材料で低抵抗体を
形成した状態を示す平面図、 第３図は同じくサーメット抵抗体で高抵抗体を形成した
基板の平面図、 第４図は同じく導体パターンを形成した状態の基板の平
面図、 第５図は同じく基板の主面に部分的に保護膜を形成した
状態の基板の平面図、 第６図は同じく混成集積回路装置の平面図、第７図は前
記混成集積回路装置の製造プロセスを示すフローチャー
トである。
を示す平面図、 第２図は同じ（基板の主面に金属抵抗材料で低抵抗体を
形成した状態を示す平面図、 第３図は同じくサーメット抵抗体で高抵抗体を形成した
基板の平面図、 第４図は同じく導体パターンを形成した状態の基板の平
面図、 第５図は同じく基板の主面に部分的に保護膜を形成した
状態の基板の平面図、 第６図は同じく混成集積回路装置の平面図、第７図は前
記混成集積回路装置の製造プロセスを示すフローチャー
トである。
Claims (1)
- 【特許請求の範囲】 １、基板の表面に相互に材料が異なる薄膜抵抗体が設け
られていることを特徴とする混成集積回路装置。 ２、前記薄膜抵抗体の一方はＣｒ−Ｓｉのような高抵抗
のサーメット抵抗体で形成されているとともに、他方は
Ｔａ−Ｎのような低抵抗の金属抵抗体で形成されている
ことを特徴とする特許請求の範囲第１項記載の混成集積
回路装置。 ３、基板の主面に第１の抵抗材を被着させた後、この第
１の抵抗材を部分的にエッチングして第１の抵抗体を形
成する工程と、その後前記基板の主面にマスク蒸着によ
って第２の抵抗材による第２の抵抗体を形成する工程と
、を有する混成集積回路装置の製造方法。 ４、前記第１の抵抗材はＴａ−Ｎのような低抵抗の金属
抵抗体であり、第２の抵抗材はＣｒ−Ｓｉのような高抵
抗のサーメット抵抗体であることを特徴とする特許請求
の範囲第３項記載の混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270801A JPS61148859A (ja) | 1984-12-24 | 1984-12-24 | 混成集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270801A JPS61148859A (ja) | 1984-12-24 | 1984-12-24 | 混成集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148859A true JPS61148859A (ja) | 1986-07-07 |
Family
ID=17491203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270801A Pending JPS61148859A (ja) | 1984-12-24 | 1984-12-24 | 混成集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244865A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244868A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244866A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
-
1984
- 1984-12-24 JP JP59270801A patent/JPS61148859A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244865A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244868A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244866A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
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