JPH05234725A - チップ型複合電子部品の製造方法 - Google Patents
チップ型複合電子部品の製造方法Info
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- JPH05234725A JPH05234725A JP4037521A JP3752192A JPH05234725A JP H05234725 A JPH05234725 A JP H05234725A JP 4037521 A JP4037521 A JP 4037521A JP 3752192 A JP3752192 A JP 3752192A JP H05234725 A JPH05234725 A JP H05234725A
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】
【目的】 基板上に形成する各ネットワーク抵抗器を連
結した状態で、各抵抗素子のトリミングを精度良く行
う。 【構成】 基板21上に、個別電極P2 、…P4 、
P7 、…P10と共通電極P1、P6 を含む複数個の抵抗
素子23からなるネットワーク抵抗器22を複数個形成
し、この形成過程でネットワーク抵抗器21の共通電極
P1 、P6 を一部オープンに形成し、続いてこのオープ
ン状態のまま、各抵抗素子23のトリミングを行い、ト
リミング終了後に、共通電極P6 のオープンさせた部分
を橋絡させる導体24を形成する。
結した状態で、各抵抗素子のトリミングを精度良く行
う。 【構成】 基板21上に、個別電極P2 、…P4 、
P7 、…P10と共通電極P1、P6 を含む複数個の抵抗
素子23からなるネットワーク抵抗器22を複数個形成
し、この形成過程でネットワーク抵抗器21の共通電極
P1 、P6 を一部オープンに形成し、続いてこのオープ
ン状態のまま、各抵抗素子23のトリミングを行い、ト
リミング終了後に、共通電極P6 のオープンさせた部分
を橋絡させる導体24を形成する。
Description
【0001】
【産業上の利用分野】この発明は、ネットワーク抵抗
器、ハイブリッドIC等のチップ型複合電子部品の製造
方法に関する。
器、ハイブリッドIC等のチップ型複合電子部品の製造
方法に関する。
【0002】
【従来の技術】一般に、チップ型ネットワーク抵抗器を
製造する場合には、図5に示すように、ブレイク用のス
リット2、穴3を形成した基板1上に、共通電極4と個
別電極5と抵抗膜6を印刷焼成により形成し、8個の抵
抗素子からなる単位を1複合部品7として、各抵抗素子
のトリミングを行い、その後に複合部品列毎にブレイク
して、側面電極を形成している。
製造する場合には、図5に示すように、ブレイク用のス
リット2、穴3を形成した基板1上に、共通電極4と個
別電極5と抵抗膜6を印刷焼成により形成し、8個の抵
抗素子からなる単位を1複合部品7として、各抵抗素子
のトリミングを行い、その後に複合部品列毎にブレイク
して、側面電極を形成している。
【0003】図5のチップ型ネットワーク抵抗器7を回
路図で示すと、図3に示す通りとなるが、この回路にお
いて、例えば素子R8 をトリミングする場合、端子P1
とP 10、あるいは端子P6 とP10に測定プローブを当て
てトリミングするが、このとき端子P6 から素子RA を
通り、端子P10へ電流が流れ、素子R8 とRA の並列回
路の抵抗を測定してしまい、トリミングが出来ない。そ
のため、従来は、隣接部品の素子との間において、電極
部は、オープン状態に形成しておき、トリミングを行っ
ていた。
路図で示すと、図3に示す通りとなるが、この回路にお
いて、例えば素子R8 をトリミングする場合、端子P1
とP 10、あるいは端子P6 とP10に測定プローブを当て
てトリミングするが、このとき端子P6 から素子RA を
通り、端子P10へ電流が流れ、素子R8 とRA の並列回
路の抵抗を測定してしまい、トリミングが出来ない。そ
のため、従来は、隣接部品の素子との間において、電極
部は、オープン状態に形成しておき、トリミングを行っ
ていた。
【0004】
【発明が解決しようとする課題】しかしながら、上記の
ように、隣接部品の素子との間において、電極部をオー
プン状態とする方法では、図6に示すように、側面電極
8を形成する際に、基板1上の電極導体5が基板1の端
面まで届いていないため、導通不良となるおそれがあ
る。また隣の素子を形成しない場合、基板内の取数が低
下し、コストUPとなる。また、電極部をオープンとす
ることによって、測定用レーザプローブを接続するため
のパッド面積が半減し、不良が増加するという問題があ
った。
ように、隣接部品の素子との間において、電極部をオー
プン状態とする方法では、図6に示すように、側面電極
8を形成する際に、基板1上の電極導体5が基板1の端
面まで届いていないため、導通不良となるおそれがあ
る。また隣の素子を形成しない場合、基板内の取数が低
下し、コストUPとなる。また、電極部をオープンとす
ることによって、測定用レーザプローブを接続するため
のパッド面積が半減し、不良が増加するという問題があ
った。
【0005】この発明は上記問題点に着目してなされた
ものであって、基板内取り数の減少、側面電極不良の発
生、レーザ用パッドの面積小、といった不具合を生じさ
せることなく、精度の良いトリミングを行い得るチップ
型複合電子部品の製造方法を提供することを目的として
いる。
ものであって、基板内取り数の減少、側面電極不良の発
生、レーザ用パッドの面積小、といった不具合を生じさ
せることなく、精度の良いトリミングを行い得るチップ
型複合電子部品の製造方法を提供することを目的として
いる。
【0006】
【課題を解決するための手段及び作用】この発明のチッ
プ型複合電子部品の製造方法は、基板上に、個別電極と
共通電極を含む複数個の回路素子からなる複合電子部品
単位を複数個形成し、この形成過程で複合電子部品単位
の共通電極を一部オープンに形成し、続いて、このオー
プン状態のまま、各回路素子のトリミングを行い、トリ
ミングの終了後に共通電極のオープンさせた部分を橋絡
させる導体を形成するようにしている。
プ型複合電子部品の製造方法は、基板上に、個別電極と
共通電極を含む複数個の回路素子からなる複合電子部品
単位を複数個形成し、この形成過程で複合電子部品単位
の共通電極を一部オープンに形成し、続いて、このオー
プン状態のまま、各回路素子のトリミングを行い、トリ
ミングの終了後に共通電極のオープンさせた部分を橋絡
させる導体を形成するようにしている。
【0007】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。この発明の実施により、製造されるチップ
型ネットワーク抵抗器の平面図を図2に示している。こ
のネットワーク抵抗器21は、基板22の長手方向両辺
に、それぞれ5個ずつ、計10個の電極P1 、P2 、
…、P10が設けられ、このうちP1 、P6 は共通電極で
あり、共通電極P1 と、各個別電極P2 、…、P5 、P
7 、…、P10間に抵抗膜23が形成されている。共通電
極P1 とP6 は当初の形成過程でオープンにされてお
り、各抵抗膜23のトリミング後に、オープン部分が導
体24により橋絡される。
に説明する。この発明の実施により、製造されるチップ
型ネットワーク抵抗器の平面図を図2に示している。こ
のネットワーク抵抗器21は、基板22の長手方向両辺
に、それぞれ5個ずつ、計10個の電極P1 、P2 、
…、P10が設けられ、このうちP1 、P6 は共通電極で
あり、共通電極P1 と、各個別電極P2 、…、P5 、P
7 、…、P10間に抵抗膜23が形成されている。共通電
極P1 とP6 は当初の形成過程でオープンにされてお
り、各抵抗膜23のトリミング後に、オープン部分が導
体24により橋絡される。
【0008】次に、このチップ型ネットワーク抵抗器2
1の製造方法を図1に示すフローチャートにより説明す
る。先ず、ブレイク用のスリット、穴が形成された基板
に、電極用の導体パターンを印刷・焼成し(ステップS
T1)、電極用の導体パターン間に旦り、抵抗膜を印刷
・焼成する(ステップST2)。そして、ガラス層を印
刷・焼成した後、各抵抗素子のレーザトリミングを行う
(ステップST4)。このトリミングの段階では、共通
電極P1 、P6 間には、導体24が形成されていないの
で、まだ、オープン状態であり、回路的には、図4のよ
うに表せる。すなわち、図4において、端子P1 とP6
は、P1 ′の点においてオープンとなっている。
1の製造方法を図1に示すフローチャートにより説明す
る。先ず、ブレイク用のスリット、穴が形成された基板
に、電極用の導体パターンを印刷・焼成し(ステップS
T1)、電極用の導体パターン間に旦り、抵抗膜を印刷
・焼成する(ステップST2)。そして、ガラス層を印
刷・焼成した後、各抵抗素子のレーザトリミングを行う
(ステップST4)。このトリミングの段階では、共通
電極P1 、P6 間には、導体24が形成されていないの
で、まだ、オープン状態であり、回路的には、図4のよ
うに表せる。すなわち、図4において、端子P1 とP6
は、P1 ′の点においてオープンとなっている。
【0009】したがって、例えば、抵抗R8 をトリミン
グする場合、この抵抗R8 に、並列に入る、共通電極P
6 、抵抗RA の回路はオープンになり、端子P1 から抵
抗R 7 、R6 、R5 を通って、端子P10へ流れる電流に
ついては、個別電極端子P7、P8 、P9 に廻り込み防
止電圧を印加すれば問題はない。このようにして、端子
P1 とP10に測定プローブを当て、抵抗R8 の抵抗値を
測定しながらトリミングを行う。他の抵抗素子について
も同様にトリミングを行う。
グする場合、この抵抗R8 に、並列に入る、共通電極P
6 、抵抗RA の回路はオープンになり、端子P1 から抵
抗R 7 、R6 、R5 を通って、端子P10へ流れる電流に
ついては、個別電極端子P7、P8 、P9 に廻り込み防
止電圧を印加すれば問題はない。このようにして、端子
P1 とP10に測定プローブを当て、抵抗R8 の抵抗値を
測定しながらトリミングを行う。他の抵抗素子について
も同様にトリミングを行う。
【0010】トリミングが終了すると、共通電極端子P
1 とP6 間に、導体を印刷・乾燥する(ステップST
5)。これにより、端子P1 とP6 は電気的に橋絡さ
れ、図4の回路は、図3に示す回路と同じになる。続い
て、オーバコートを印刷し、焼成し(ステップST
6)、次に、基板を、ネットワーク抵抗器の長手方向
に、棒状にブレイクして、各電極の側面電極を形成する
(ステップST7)。そして最後に、各部品毎にブレイ
クする。
1 とP6 間に、導体を印刷・乾燥する(ステップST
5)。これにより、端子P1 とP6 は電気的に橋絡さ
れ、図4の回路は、図3に示す回路と同じになる。続い
て、オーバコートを印刷し、焼成し(ステップST
6)、次に、基板を、ネットワーク抵抗器の長手方向
に、棒状にブレイクして、各電極の側面電極を形成する
(ステップST7)。そして最後に、各部品毎にブレイ
クする。
【0011】なお、上記実施例では、ネットワーク抵抗
器を例にとり、説明したが、この発明は、もちろんハイ
ブリッドIC等、他の複合電子部品にも適用できる。
器を例にとり、説明したが、この発明は、もちろんハイ
ブリッドIC等、他の複合電子部品にも適用できる。
【0012】
【発明の効果】この発明によれば、基板上に電極形成過
程で、共通電極の一部をオープンに形成し、続いて、こ
のオープン状態のまま、各回路素子のトリミングを行
い、トリミング終了後に、共通電極のオープンさせた部
分を橋絡させる導体を形成するものであるから、基板状
態のままでトリミングのための測定ができ、側面電極の
不良を発生させることなく、また各部品単位を連結され
ている為、むだなく基板を利用でき、さらにレーザトリ
ミング測定プローブ用のパッド面積を確保できた上で、
精度良く、各回路素子のトリミングを行うことができ
る。
程で、共通電極の一部をオープンに形成し、続いて、こ
のオープン状態のまま、各回路素子のトリミングを行
い、トリミング終了後に、共通電極のオープンさせた部
分を橋絡させる導体を形成するものであるから、基板状
態のままでトリミングのための測定ができ、側面電極の
不良を発生させることなく、また各部品単位を連結され
ている為、むだなく基板を利用でき、さらにレーザトリ
ミング測定プローブ用のパッド面積を確保できた上で、
精度良く、各回路素子のトリミングを行うことができ
る。
【図1】この発明の一実施例ネットワーク抵抗器の製造
方法を説明するためのフロー図である。
方法を説明するためのフロー図である。
【図2】同実施例ネットワーク抵抗器の製造方法によっ
て製造されたネットワーク抵抗器の平面図である。
て製造されたネットワーク抵抗器の平面図である。
【図3】一般的なネットワーク抵抗器の回路図である。
【図4】上記実施例ネットワーク抵抗器のトリミング時
における回路図である。
における回路図である。
【図5】ネットワーク抵抗器の概略構成を示す図であ
る。
る。
【図6】従来のネットワーク抵抗器の製造方法の問題点
を説明するための図である。
を説明するための図である。
21 基板 22 ネットワーク抵抗素子 23 抵抗素子 P1 、P6 共通電極端子 P2 、…P4 、P7 、…P10 個別電極端子
Claims (1)
- 【請求項1】基板上に、個別電極と共通電極を含む複数
個の回路素子からなる複合電子部品単位を複数個形成
し、この形成過程で複合電子部品単位の共通電極を一部
オープンに形成し、続いてこのオープン状態のまま、各
回路素子のトリミングを行い、トリミングの終了後に前
記共通電極のオープンさせた部分を橋絡させる導体を形
成するようにしたことを特徴とするチップ型複合電子部
品の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4037521A JP2637662B2 (ja) | 1992-02-25 | 1992-02-25 | チップ型複合電子部品の製造方法及びチップ型ネットワーク抵抗器の製造方法 |
US08/021,762 US5379190A (en) | 1992-02-25 | 1993-02-24 | Chip-type composite electronic part and manufacturing method therefor |
US08/284,805 US5502885A (en) | 1992-02-25 | 1994-08-02 | Method of manfacturing a chip-type composite electronic part |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4037521A JP2637662B2 (ja) | 1992-02-25 | 1992-02-25 | チップ型複合電子部品の製造方法及びチップ型ネットワーク抵抗器の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7074084A Division JPH07283013A (ja) | 1995-03-30 | 1995-03-30 | チップ型複合電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05234725A true JPH05234725A (ja) | 1993-09-10 |
JP2637662B2 JP2637662B2 (ja) | 1997-08-06 |
Family
ID=12499853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4037521A Expired - Fee Related JP2637662B2 (ja) | 1992-02-25 | 1992-02-25 | チップ型複合電子部品の製造方法及びチップ型ネットワーク抵抗器の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US5379190A (ja) |
JP (1) | JP2637662B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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