JP3284694B2 - 多層抵抗モジュール - Google Patents
多層抵抗モジュールInfo
- Publication number
- JP3284694B2 JP3284694B2 JP23384193A JP23384193A JP3284694B2 JP 3284694 B2 JP3284694 B2 JP 3284694B2 JP 23384193 A JP23384193 A JP 23384193A JP 23384193 A JP23384193 A JP 23384193A JP 3284694 B2 JP3284694 B2 JP 3284694B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- resistance
- layer
- conductor
- resistance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トリミング可能さらに
は接続可能に、複数の膜抵抗素子を重ねて形成した多層
抵抗モジュールの構成に関する。
は接続可能に、複数の膜抵抗素子を重ねて形成した多層
抵抗モジュールの構成に関する。
【０００２】終端抵抗デバイスや混成集積回路、例えば
セラミック基板に膜抵抗素子等を形成した混成集積回路
は、小型化，高密度実装，高精度化を達成するため、搭
載部品の小型化，配線パターンの細線化を進めると共
に、高精度な膜抵抗素子の多層化，複数の膜抵抗素子を
選択的に接続可能とする抵抗モジュールが必要になっ
た。
セラミック基板に膜抵抗素子等を形成した混成集積回路
は、小型化，高密度実装，高精度化を達成するため、搭
載部品の小型化，配線パターンの細線化を進めると共
に、高精度な膜抵抗素子の多層化，複数の膜抵抗素子を
選択的に接続可能とする抵抗モジュールが必要になっ
た。
【０００３】
【従来の技術】一般に混成集積回路は、セラミック等に
てなる絶縁基板に膜抵抗素子や回路パターンを形成し、
膜抵抗素子のトリミングを行ったのち、所要の回路部品
を搭載する。
てなる絶縁基板に膜抵抗素子や回路パターンを形成し、
膜抵抗素子のトリミングを行ったのち、所要の回路部品
を搭載する。
【０００４】このような混成集積回路や多数の膜抵抗素
子を形成した終端抵抗デバイス等において、大抵抗の抵
抗素子に対しシート抵抗の小さい抵抗膜を使用すると、
高精度のトリミングが可能になるが、抵抗素子の専有面
積が広くなり、部品を搭載できる領域がせまくなる。そ
こで、抵抗素子を小型化するためシート抵抗の大きい抵
抗膜を使用すると、抵抗素子の専有面積が狭くなり部品
搭載領域が広くなる反面、抵抗素子のトリミング精度が
低下する。
子を形成した終端抵抗デバイス等において、大抵抗の抵
抗素子に対しシート抵抗の小さい抵抗膜を使用すると、
高精度のトリミングが可能になるが、抵抗素子の専有面
積が広くなり、部品を搭載できる領域がせまくなる。そ
こで、抵抗素子を小型化するためシート抵抗の大きい抵
抗膜を使用すると、抵抗素子の専有面積が狭くなり部品
搭載領域が広くなる反面、抵抗素子のトリミング精度が
低下する。
【０００５】かかる問題点を解消する手段として抵抗素
子の多層化が提案され、一部で実施されるようになっ
た。しかし、従来の該多層化は、ポリイミドまたはガラ
スペーストにてなる絶縁層を介して一対の膜抵抗素子を
重ねた構成であり、下層抵抗膜のトリミングは、該絶縁
層をも一緒に切断することになる。
子の多層化が提案され、一部で実施されるようになっ
た。しかし、従来の該多層化は、ポリイミドまたはガラ
スペーストにてなる絶縁層を介して一対の膜抵抗素子を
重ねた構成であり、下層抵抗膜のトリミングは、該絶縁
層をも一緒に切断することになる。
【０００６】
【発明が解決しようとする課題】以上説明したように、
膜抵抗素子を多層にした従来の混成集積回路等におい
て、素子間の絶縁層にはポリイミドまたはガラスペース
トを使用している。
膜抵抗素子を多層にした従来の混成集積回路等におい
て、素子間の絶縁層にはポリイミドまたはガラスペース
トを使用している。
【０００７】そこで、膜抵抗素子のトリミングにはレー
ザを使用したとき、ポリイミドにてなる素子間絶縁層
は、上部抵抗素子のトリミングによってレーザ照射部が
炭化し、上部抵抗素子の一部が浮き上がったり素子間の
絶縁性が損なわれ易いという問題点があり、ガラスペー
ストを使用した素子間絶縁層は、ガラスペーストの焼成
温度が一般に 800℃程度以上の高温のため、下部抵抗素
子等の既成パターンが、素子間絶縁層の形成時に変質さ
れ易いという問題点があった。
ザを使用したとき、ポリイミドにてなる素子間絶縁層
は、上部抵抗素子のトリミングによってレーザ照射部が
炭化し、上部抵抗素子の一部が浮き上がったり素子間の
絶縁性が損なわれ易いという問題点があり、ガラスペー
ストを使用した素子間絶縁層は、ガラスペーストの焼成
温度が一般に 800℃程度以上の高温のため、下部抵抗素
子等の既成パターンが、素子間絶縁層の形成時に変質さ
れ易いという問題点があった。
【０００８】
【課題を解決するための手段】図１は本発明による多層
抵抗モジュールの基本構成図である。図１(イ) におい
て、多層抵抗モジュール１は、セラミック等にてなる絶
縁基板２の表面に第１の膜抵抗素子Ｒ1 を形成し、抵抗
素子Ｒ1 を覆う絶縁層４の上に、第２の膜抵抗素子Ｒ2
を形成してなる。
抵抗モジュールの基本構成図である。図１(イ) におい
て、多層抵抗モジュール１は、セラミック等にてなる絶
縁基板２の表面に第１の膜抵抗素子Ｒ1 を形成し、抵抗
素子Ｒ1 を覆う絶縁層４の上に、第２の膜抵抗素子Ｒ2
を形成してなる。
【０００９】抵抗素子Ｒ1 は、厚膜または薄膜にてなる
抵抗膜パターン６と、その対向端に接続する一対の導体
端子７，８にて構成する。絶縁層４は、ポリイミド層９
とその上に被着した五酸化タンタル（ＴａＯ5)層10にて
構成する。
抵抗膜パターン６と、その対向端に接続する一対の導体
端子７，８にて構成する。絶縁層４は、ポリイミド層９
とその上に被着した五酸化タンタル（ＴａＯ5)層10にて
構成する。
【００１０】トリミング領域Ｂの抵抗素子Ｒ2 は、抵抗
素子Ｒ1 のトリミング領域Ａを外して位置し、薄膜にて
なる抵抗膜パターン11とその対向端に接続する一対の導
体端子12,13 にて構成され、抵抗膜パターン11は保護層
14によって覆われている。
素子Ｒ1 のトリミング領域Ａを外して位置し、薄膜にて
なる抵抗膜パターン11とその対向端に接続する一対の導
体端子12,13 にて構成され、抵抗膜パターン11は保護層
14によって覆われている。
【００１１】抵抗素子Ｒ1 とＲ2 が独立する多層抵抗モ
ジュール１において、抵抗素子Ｒ1のトリミングは、抵
抗素子Ｒ2 が積層されない領域Ａにて行い、抵抗素子Ｒ
2 のトリミングは、保護層14に覆われた領域Ｂにて行
う。
ジュール１において、抵抗素子Ｒ1のトリミングは、抵
抗素子Ｒ2 が積層されない領域Ａにて行い、抵抗素子Ｒ
2 のトリミングは、保護層14に覆われた領域Ｂにて行
う。
【００１２】抵抗素子Ｒ1 とＲ2 は必要に応じて接続、
例えば導体端子８と13を導体パターン17で接続すること
ができる。図１(ロ) において、多層抵抗モジュール１-1
は、セラミック等にてなる絶縁基２の表面に第１の膜抵
抗素子Ｒ1 を形成し、抵抗素子Ｒ1 を覆う絶縁層４の上
に、抵抗素子Ｒ1 のトリミング領域Ａを避けて第２の膜
抵抗素子Ｒ21とＲ22を形成する。
例えば導体端子８と13を導体パターン17で接続すること
ができる。図１(ロ) において、多層抵抗モジュール１-1
は、セラミック等にてなる絶縁基２の表面に第１の膜抵
抗素子Ｒ1 を形成し、抵抗素子Ｒ1 を覆う絶縁層４の上
に、抵抗素子Ｒ1 のトリミング領域Ａを避けて第２の膜
抵抗素子Ｒ21とＲ22を形成する。
【００１３】抵抗素子Ｒ1 は、厚膜または薄膜にてなる
抵抗膜パターン６と、その対向端に接続する一対の導体
端子７，８にて構成する。絶縁層４は、ポリイミド層９
とその上に被着した五酸化タンタル（ＴａＯ5)層10にて
構成する。
抵抗膜パターン６と、その対向端に接続する一対の導体
端子７，８にて構成する。絶縁層４は、ポリイミド層９
とその上に被着した五酸化タンタル（ＴａＯ5)層10にて
構成する。
【００１４】トリミング領域Ｂ′の抵抗素子Ｒ21は、薄
膜にてなる抵抗膜パターン11′と、その対向端に接続す
る一対の導体端子12′, 13′にて構成されて、抵抗膜パ
ターン11′は保護層14′によって覆われている。
膜にてなる抵抗膜パターン11′と、その対向端に接続す
る一対の導体端子12′, 13′にて構成されて、抵抗膜パ
ターン11′は保護層14′によって覆われている。
【００１５】トリミング領域Ｂ″の抵抗素子Ｒ22は、薄
膜にてなる抵抗膜パターン11″と、その対向端に接続す
る一対の導体端子12″, 13″にて構成されて、抵抗膜パ
ターン11″は保護層14″によって覆われている。
膜にてなる抵抗膜パターン11″と、その対向端に接続す
る一対の導体端子12″, 13″にて構成されて、抵抗膜パ
ターン11″は保護層14″によって覆われている。
【００１６】抵抗素子Ｒ1 とＲ21とＲ22は、それらを必
要に応じて選択的に接続、例えば抵抗素子Ｒ1 とＲ21は
導体端子８と13′とを導体パターン17にて接続し、抵抗
素子Ｒ21とＲ22は導体端12′と13″を導体パターン18で
接続する。
要に応じて選択的に接続、例えば抵抗素子Ｒ1 とＲ21は
導体端子８と13′とを導体パターン17にて接続し、抵抗
素子Ｒ21とＲ22は導体端12′と13″を導体パターン18で
接続する。
【００１７】
【作用】以上説明したように本発明の多層抵抗モジュー
ルは、ポリイミド層に五酸化タンタル層を積層した絶縁
層４を介して、下部抵抗素子Ｒ1 と上部抵抗素子Ｒ2 ま
たはＲ21, Ｒ22が重なる構成である。
ルは、ポリイミド層に五酸化タンタル層を積層した絶縁
層４を介して、下部抵抗素子Ｒ1 と上部抵抗素子Ｒ2 ま
たはＲ21, Ｒ22が重なる構成である。
【００１８】このような多層抵抗モジュールにおいて、
下部抵抗素子Ｒ1 のレーザトリミングは絶縁層４を突き
破って行い、上部抵抗素子Ｒ2 またはＲ21, Ｒ22のレー
ザトリミングは、五酸化タンタル層を突き破らないよう
に、レーザエネルギを制御して行う。
下部抵抗素子Ｒ1 のレーザトリミングは絶縁層４を突き
破って行い、上部抵抗素子Ｒ2 またはＲ21, Ｒ22のレー
ザトリミングは、五酸化タンタル層を突き破らないよう
に、レーザエネルギを制御して行う。
【００１９】上部抵抗素子Ｒ2,Ｒ21, Ｒ22のレーザトリ
ミングにおいて、抵抗膜パターン11, 11′, 11″を貫通
したレーザエネルギの一部は五酸化タンタル層に突入す
る。しかし、五酸化タンタルはポリイミドより硬質かつ
耐熱性, 熱伝導性に優れるため、五酸化タンタル層の下
に形成したポリイミドの炭化を防止する。
ミングにおいて、抵抗膜パターン11, 11′, 11″を貫通
したレーザエネルギの一部は五酸化タンタル層に突入す
る。しかし、五酸化タンタルはポリイミドより硬質かつ
耐熱性, 熱伝導性に優れるため、五酸化タンタル層の下
に形成したポリイミドの炭化を防止する。
【００２０】その結果、ポリイミドのみの絶縁層を使用
して発生した上部抵抗素子の浮き上がりをなくすことが
できると共に、絶縁層４の形成にはガラスペーストを使
用したときの高温処理が不要のため、既成パターンを損
なう心配がない。
して発生した上部抵抗素子の浮き上がりをなくすことが
できると共に、絶縁層４の形成にはガラスペーストを使
用したときの高温処理が不要のため、既成パターンを損
なう心配がない。
【００２１】
【実施例】図２は本発明の第１の実施例による多層抵抗
モジュールの基本構成図、図３は本発明の第２の実施例
による多層抵抗モジュールの基本構成図、図４は本発明
の第１の実施例による多層抵抗モジュールの製造工程の
説明図（その１）、図５は本発明の第１の実施例による
多層抵抗モジュールの製造工程の説明図（その２）、図
６は本発明の第２の実施例による多層抵抗モジュールに
おいて本発明の第１の実施例と異なる製造工程の説明
図、図７は本発明の第３の実施例による多層抵抗モジュ
ールの基本構成図である。
モジュールの基本構成図、図３は本発明の第２の実施例
による多層抵抗モジュールの基本構成図、図４は本発明
の第１の実施例による多層抵抗モジュールの製造工程の
説明図（その１）、図５は本発明の第１の実施例による
多層抵抗モジュールの製造工程の説明図（その２）、図
６は本発明の第２の実施例による多層抵抗モジュールに
おいて本発明の第１の実施例と異なる製造工程の説明
図、図７は本発明の第３の実施例による多層抵抗モジュ
ールの基本構成図である。
【００２２】図１と共通部分に同一符号を使用した図２
において、(イ) は第１の抵抗膜パターンを厚膜にて形成
した多層抵抗モジュールの側面図、(ロ) は(イ) における
抵抗膜パターンと導体端子とを示す平面図であり、多層
抵抗モジュール１-2は、アルミナ等にてなる絶縁基板２
の表面に厚膜抵抗素子Ｒ3 を形成し、抵抗素子Ｒ3 を覆
う絶縁層４の上に薄膜抵抗素子Ｒ2 を形成してなる。
において、(イ) は第１の抵抗膜パターンを厚膜にて形成
した多層抵抗モジュールの側面図、(ロ) は(イ) における
抵抗膜パターンと導体端子とを示す平面図であり、多層
抵抗モジュール１-2は、アルミナ等にてなる絶縁基板２
の表面に厚膜抵抗素子Ｒ3 を形成し、抵抗素子Ｒ3 を覆
う絶縁層４の上に薄膜抵抗素子Ｒ2 を形成してなる。
【００２３】抵抗素子Ｒ3 は、一対の導体端子７，８と
抵抗厚膜パターン６-1にて構成し、絶縁層４はポリイミ
ド層９の上に五酸化タンタル層10を被着してなる。抵抗
素子Ｒ3 のトリミング領域Ａを外して形成した抵抗素子
Ｒ2 は、抵抗薄膜パターン11の対向端に導体端子12と13
を形成してなり、抵抗薄膜パターン11が保護層14によっ
て覆われている。
抵抗厚膜パターン６-1にて構成し、絶縁層４はポリイミ
ド層９の上に五酸化タンタル層10を被着してなる。抵抗
素子Ｒ3 のトリミング領域Ａを外して形成した抵抗素子
Ｒ2 は、抵抗薄膜パターン11の対向端に導体端子12と13
を形成してなり、抵抗薄膜パターン11が保護層14によっ
て覆われている。
【００２４】トリミング領域Ａにおいて、絶縁層４を貫
通して行う抵抗素子Ｒ3 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整用のＬ字状切込み溝21を形成し
たのち、微調整用として直線的な切込み溝22を形成す
る。
通して行う抵抗素子Ｒ3 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整用のＬ字状切込み溝21を形成し
たのち、微調整用として直線的な切込み溝22を形成す
る。
【００２５】トリミング領域Ｂにおいて、保護層14を貫
通して行う抵抗素子Ｒ2 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整のＬ字状切込み23を形成したの
ち、微調整用として直線的な切込み24を形成する。
通して行う抵抗素子Ｒ2 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整のＬ字状切込み23を形成したの
ち、微調整用として直線的な切込み24を形成する。
【００２６】図１と共通部分に同一符号を使用した図３
において、(イ) は第１の抵抗膜パターンを厚膜にて形成
した多層抵抗モジュールの側面図、(ロ) は(イ) における
抵抗膜パターンと導体端子とを示す平面図であり、多層
抵抗モジュール１-3は、アルミナ等にてなる絶縁基板２
の表面を絶縁層36にて平坦化し、その上に薄膜抵抗素子
Ｒ4 を形成し、抵抗素子Ｒ4 を覆う絶縁層４の上に薄膜
抵抗素子Ｒ2 を形成してなる。
において、(イ) は第１の抵抗膜パターンを厚膜にて形成
した多層抵抗モジュールの側面図、(ロ) は(イ) における
抵抗膜パターンと導体端子とを示す平面図であり、多層
抵抗モジュール１-3は、アルミナ等にてなる絶縁基板２
の表面を絶縁層36にて平坦化し、その上に薄膜抵抗素子
Ｒ4 を形成し、抵抗素子Ｒ4 を覆う絶縁層４の上に薄膜
抵抗素子Ｒ2 を形成してなる。
【００２７】抵抗素子Ｒ4 は、一対の導体端子７，８と
抵抗薄膜パターン６-2にて構成し、絶縁層４は、ポリイ
ミド層９の上に五酸化タンタル層10を被着してなる。抵
抗素子Ｒ4 のトリミング領域Ａを外して形成した抵抗素
子Ｒ2 は、抵抗薄膜パターン11の対向端に導体端子12と
13を形成してなり、抵抗薄膜パターン11が保護層14によ
って覆われている。
抵抗薄膜パターン６-2にて構成し、絶縁層４は、ポリイ
ミド層９の上に五酸化タンタル層10を被着してなる。抵
抗素子Ｒ4 のトリミング領域Ａを外して形成した抵抗素
子Ｒ2 は、抵抗薄膜パターン11の対向端に導体端子12と
13を形成してなり、抵抗薄膜パターン11が保護層14によ
って覆われている。
【００２８】トリミング領域Ａにおいて、絶縁層４を貫
通して行う抵抗素子Ｒ4 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整用のＬ字状切込み21を形成した
のち、微調整用として直線的な切込み22を形成する。
通して行う抵抗素子Ｒ4 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整用のＬ字状切込み21を形成した
のち、微調整用として直線的な切込み22を形成する。
【００２９】トリミング領域Ｂにおいて、保護層14を貫
通して行う抵抗素子Ｒ2 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整のＬ字状切込み23を形成したの
ち、微調整用として直線的な切込み24を形成する。
通して行う抵抗素子Ｒ2 のレーザトリミングは、例えば
(ロ) に示す如く、粗調整のＬ字状切込み23を形成したの
ち、微調整用として直線的な切込み24を形成する。
【００３０】以下に、図４および図４の工程に引き続く
工程を図示した図５を使用し、前記多層抵抗モジュール
１-2の製造主要工程を、工程順に従って説明する。図４
(イ) において、絶縁基板２の表面に導体端子７と８を形
成する。導体端子７，８は、例えばＣｕまたはＡｇを主
成分としたペーストを印刷し、それを 850℃で１時間程
度焼成し、本実施例において焼成後の厚さが20μm 程度
である。
工程を図示した図５を使用し、前記多層抵抗モジュール
１-2の製造主要工程を、工程順に従って説明する。図４
(イ) において、絶縁基板２の表面に導体端子７と８を形
成する。導体端子７，８は、例えばＣｕまたはＡｇを主
成分としたペーストを印刷し、それを 850℃で１時間程
度焼成し、本実施例において焼成後の厚さが20μm 程度
である。
【００３１】図４(ロ) において、抵抗厚膜パターン６-1
を形成する。端部が導体端子７と８に重なる厚膜パター
ン６-1は、例えばルテニウム系複酸化物ペーストを印刷
し、それを 850℃で１時間程度焼成し、絶縁基板２の表
面に抵抗素子Ｒ3 が形成される。
を形成する。端部が導体端子７と８に重なる厚膜パター
ン６-1は、例えばルテニウム系複酸化物ペーストを印刷
し、それを 850℃で１時間程度焼成し、絶縁基板２の表
面に抵抗素子Ｒ3 が形成される。
【００３２】図４(ハ) において、導体端子７と８の露呈
部および厚膜パターン６-1を覆うように、ポリイミド層
26を被着させる。ポリイミド層26は、スピンコート法ま
たはロールコート法等によってポリイミド液を塗付した
のち、 400℃で30分程度焼成する。その厚さは、本実施
例において15μm 程度である。
部および厚膜パターン６-1を覆うように、ポリイミド層
26を被着させる。ポリイミド層26は、スピンコート法ま
たはロールコート法等によってポリイミド液を塗付した
のち、 400℃で30分程度焼成する。その厚さは、本実施
例において15μm 程度である。
【００３３】図４(ニ) において、ポリイミド層26の上に
五酸化タンタル層27を被着する。スパッタ法によって被
着させた五酸化タンタル層27の厚さは、0.３μm 程度で
ある。
五酸化タンタル層27を被着する。スパッタ法によって被
着させた五酸化タンタル層27の厚さは、0.３μm 程度で
ある。
【００３４】図４(ホ) において、五酸化タンタル層27の
上に、五酸化タンタル層27およびポリイミド層26を選択
的に除去するレジストパターン28を形成する。レジスト
パターン28は、レジスト液をスピンコート法またはロー
ルコート法等によって塗布しレジスト膜を形成し、その
レジスト膜を露光, 現像して形成する。
上に、五酸化タンタル層27およびポリイミド層26を選択
的に除去するレジストパターン28を形成する。レジスト
パターン28は、レジスト液をスピンコート法またはロー
ルコート法等によって塗布しレジスト膜を形成し、その
レジスト膜を露光, 現像して形成する。
【００３５】そこで、レジストパターン28を利用して五
酸化タンタル層27とポリイミド層26の不要部を溶去し、
レジストパターン28を除去すると、図４(ヘ) に示すよう
に、ポリイミド層９に五酸化タンタル層10を積層した絶
縁層４が形成される。
酸化タンタル層27とポリイミド層26の不要部を溶去し、
レジストパターン28を除去すると、図４(ヘ) に示すよう
に、ポリイミド層９に五酸化タンタル層10を積層した絶
縁層４が形成される。
【００３６】本実施例において、五酸化タンタル層27の
エッチング液には、弗酸と硝酸を１：５の割合で混合し
たものを使用し、ポリイミド層26のエッチング液には、
ヒドラジン液を使用した。
エッチング液には、弗酸と硝酸を１：５の割合で混合し
たものを使用し、ポリイミド層26のエッチング液には、
ヒドラジン液を使用した。
【００３７】図４(ト) において、基板２の表面にタンタ
ルの抵抗膜29、即ちＴａ膜またはＴａＮ2 膜を被着す
る。スパッタ法による抵抗膜29の厚さは、本実施例にお
いて 700Å程度である。
ルの抵抗膜29、即ちＴａ膜またはＴａＮ2 膜を被着す
る。スパッタ法による抵抗膜29の厚さは、本実施例にお
いて 700Å程度である。
【００３８】図５(イ) において、抵抗膜29の上に導体膜
30を被着する。スパッタ法による導体膜30の構成は、被
着性，導電性等を考慮し、例えばＣｒ／Ｃｕ／Ｃｒの３
層またはＮｉ／ＣｒＷの２層とする。
30を被着する。スパッタ法による導体膜30の構成は、被
着性，導電性等を考慮し、例えばＣｒ／Ｃｕ／Ｃｒの３
層またはＮｉ／ＣｒＷの２層とする。
【００３９】図５(ロ) において、導体膜30を選択的に除
去するレジストパターン31を、導体膜30の上に形成す
る。レジストパターン31は、レジスト液をスピンコート
法またはロールコート法等により塗布してレジスト膜を
被着し、そのレジスト膜を露光, 現像して形成する。
去するレジストパターン31を、導体膜30の上に形成す
る。レジストパターン31は、レジスト液をスピンコート
法またはロールコート法等により塗布してレジスト膜を
被着し、そのレジスト膜を露光, 現像して形成する。
【００４０】レジストパターン31を使用して導体膜30の
不要部を溶去したのち、レジストパターン31を除去する
と図５(ハ) に示すように、抵抗膜29の上に導体端子12,1
3 が形成される。
不要部を溶去したのち、レジストパターン31を除去する
と図５(ハ) に示すように、抵抗膜29の上に導体端子12,1
3 が形成される。
【００４１】図５(ニ) において、導体端子12,13 を覆っ
て抵抗膜29の不要部が露呈するレジストパターン32を形
成する。レジストパターン32は、レジスト液をスピンコ
ート法またはロールコート法等によって塗布しレジスト
膜を形成し、そのレジスト膜を露光, 現像して形成す
る。
て抵抗膜29の不要部が露呈するレジストパターン32を形
成する。レジストパターン32は、レジスト液をスピンコ
ート法またはロールコート法等によって塗布しレジスト
膜を形成し、そのレジスト膜を露光, 現像して形成す
る。
【００４２】レジストパターン32を使用して抵抗膜29の
不要部を溶去したのち、レジストパターン32を除去する
と図５(ホ) に示すように、五酸化タンタル層10の上に抵
抗膜パターン11が形成される。
不要部を溶去したのち、レジストパターン32を除去する
と図５(ホ) に示すように、五酸化タンタル層10の上に抵
抗膜パターン11が形成される。
【００４３】次いで、 270〜300 ℃程度の酸素雰囲気中
で５時間程度、抵抗膜パターン11の熱処理を施し抵抗素
子Ｒ2 が完成し、図５(ヘ) に示すような保護層14、例え
ばポリイミドにてなる保護層14を形成したのち、図２
(ロ) に示す如きトリミング溝21と22および23と24を、必
要に応じて抵抗膜パターン６-1および11に形成し、図２
の多層抵抗モジュール１-2が完成する。
で５時間程度、抵抗膜パターン11の熱処理を施し抵抗素
子Ｒ2 が完成し、図５(ヘ) に示すような保護層14、例え
ばポリイミドにてなる保護層14を形成したのち、図２
(ロ) に示す如きトリミング溝21と22および23と24を、必
要に応じて抵抗膜パターン６-1および11に形成し、図２
の多層抵抗モジュール１-2が完成する。
【００４４】さらに必要に応じて、図２(イ) に破線で示
す導体パターン17を形成すれば、抵抗素子Ｒ2 とＲ3 は
直列に接続される。図３の多層抵抗モジュール１-3は、
図２の多層抵抗モジュール１-2の厚膜抵抗素子Ｒ3 に替
えて、薄膜抵抗素子Ｒ4 を形成することで異なる。そこ
で、図６を用いて抵抗素子Ｒ4 の製造工程を工程順に説
明する。
す導体パターン17を形成すれば、抵抗素子Ｒ2 とＲ3 は
直列に接続される。図３の多層抵抗モジュール１-3は、
図２の多層抵抗モジュール１-2の厚膜抵抗素子Ｒ3 に替
えて、薄膜抵抗素子Ｒ4 を形成することで異なる。そこ
で、図６を用いて抵抗素子Ｒ4 の製造工程を工程順に説
明する。
【００４５】図６(イ) において、絶縁基板２の表面に
は、絶縁膜36を被着する。例えばガラスペーストをスピ
ンコート法またはロールコート法等によって塗布し、そ
れを焼成してなる絶縁膜36は、厚さ10μm 程度であり、
微細欠陥が生じ易い絶縁基板２の表面を平坦化させる。
は、絶縁膜36を被着する。例えばガラスペーストをスピ
ンコート法またはロールコート法等によって塗布し、そ
れを焼成してなる絶縁膜36は、厚さ10μm 程度であり、
微細欠陥が生じ易い絶縁基板２の表面を平坦化させる。
【００４６】図６(ロ) において、絶縁膜36の上に抵抗薄
膜37を被着させる。ＴａまたはＴａＮ2 等にてなる抵抗
膜37は、本実施例においてスパッタ法により、厚さ 700
Å程度である。
膜37を被着させる。ＴａまたはＴａＮ2 等にてなる抵抗
膜37は、本実施例においてスパッタ法により、厚さ 700
Å程度である。
【００４７】図６(ハ) において、抵抗膜37の上に導体膜
38を積層させる。本発明において、スパッタ法による導
体膜38の構成は、被着性，導電性等を考慮し、Ｃｒ／Ｃ
ｕ／Ｃｒの３層またはＮｉ／ＣｒＷの２層を推奨する。
38を積層させる。本発明において、スパッタ法による導
体膜38の構成は、被着性，導電性等を考慮し、Ｃｒ／Ｃ
ｕ／Ｃｒの３層またはＮｉ／ＣｒＷの２層を推奨する。
【００４８】図６(ニ) において、導体膜38の上にレジス
トパターン39を形成する。導体膜38を選択的に除去する
レジストパターン39は、レジスト液をスピンコート法ま
たはロールコート法等によって塗布しレジスト膜を形成
し、そのレジスト膜を露光,現像して形成する。
トパターン39を形成する。導体膜38を選択的に除去する
レジストパターン39は、レジスト液をスピンコート法ま
たはロールコート法等によって塗布しレジスト膜を形成
し、そのレジスト膜を露光,現像して形成する。
【００４９】そこで、レジストパターン39を利用して導
体膜38の不要部を溶去し、レジストパターン39を除去す
ると、図６(ホ) に示すように、抵抗膜37の上に薄膜にて
なる導体端子７と８が形成される。
体膜38の不要部を溶去し、レジストパターン39を除去す
ると、図６(ホ) に示すように、抵抗膜37の上に薄膜にて
なる導体端子７と８が形成される。
【００５０】図６(ヘ) において、導体端子７と８を覆っ
て抵抗膜37の不要部を露呈させるレジストパターン40
を、レジストパターン39と同様に形成する。そこで、レ
ジストパターン40を利用して抵抗膜37の不要部を溶去し
たのち、レジストパターン40を除去すると、図６(ト) に
示すように、絶縁膜36の上に抵抗素子Ｒ4 が完成する。
て抵抗膜37の不要部を露呈させるレジストパターン40
を、レジストパターン39と同様に形成する。そこで、レ
ジストパターン40を利用して抵抗膜37の不要部を溶去し
たのち、レジストパターン40を除去すると、図６(ト) に
示すように、絶縁膜36の上に抵抗素子Ｒ4 が完成する。
【００５１】次いで、図４(ハ) 〜(ト),図５(イ) 〜(ト) を
用いて説明したのと同一工程を経て、抵抗素子Ｒ4 の上
に抵抗素子Ｒ2 を形成し、図３(ロ) に示す如きトリミン
グ溝21と22および23と24を、必要に応じて抵抗膜パター
ン６-2および11に形成し、図３の多層抵抗モジュール１
-2が完成する。
用いて説明したのと同一工程を経て、抵抗素子Ｒ4 の上
に抵抗素子Ｒ2 を形成し、図３(ロ) に示す如きトリミン
グ溝21と22および23と24を、必要に応じて抵抗膜パター
ン６-2および11に形成し、図３の多層抵抗モジュール１
-2が完成する。
【００５２】さらに必要に応じて、図３(イ) に破線で示
す導体パターン17を形成すれば、抵抗素子Ｒ2 とＲ4 は
直列に接続される。図２および図３と共通部分に同一符
号を使用した図７において、(イ) は多層抵抗モジュール
の主要構成を示す側面図、(ロ) は(イ) における抵抗膜パ
ターンと導体端子とを示す平面図、(ハ) は回路図であ
り、多層抵抗モジュール１-4は、アルミナ等にてなる絶
縁基板２の表面を絶縁層36にて平坦化し、その上に直列
接続した一対の薄膜抵抗素子Ｒ5 とＲ6 を形成し、抵抗
素子Ｒ5,Ｒ6 を覆う絶縁層４の上に薄膜抵抗素子Ｒ7 と
Ｒ8 を形成してなる。
す導体パターン17を形成すれば、抵抗素子Ｒ2 とＲ4 は
直列に接続される。図２および図３と共通部分に同一符
号を使用した図７において、(イ) は多層抵抗モジュール
の主要構成を示す側面図、(ロ) は(イ) における抵抗膜パ
ターンと導体端子とを示す平面図、(ハ) は回路図であ
り、多層抵抗モジュール１-4は、アルミナ等にてなる絶
縁基板２の表面を絶縁層36にて平坦化し、その上に直列
接続した一対の薄膜抵抗素子Ｒ5 とＲ6 を形成し、抵抗
素子Ｒ5,Ｒ6 を覆う絶縁層４の上に薄膜抵抗素子Ｒ7 と
Ｒ8 を形成してなる。
【００５３】抵抗素子Ｒ5 は、一対の導体端子７，８と
抵抗薄膜パターン６-2にて構成し、抵抗素子Ｒ6 は、一
対の導体端子8,41と抵抗薄膜パターン６-3にて構成す
る。抵抗素子Ｒ5 のトリミング領域を外し抵抗素子Ｒ5
に重なる抵抗素子Ｒ7 は、導体端子７に連通する導体端
子42と導体端子43および抵抗薄膜パターン６-4にて構成
する。
抵抗薄膜パターン６-2にて構成し、抵抗素子Ｒ6 は、一
対の導体端子8,41と抵抗薄膜パターン６-3にて構成す
る。抵抗素子Ｒ5 のトリミング領域を外し抵抗素子Ｒ5
に重なる抵抗素子Ｒ7 は、導体端子７に連通する導体端
子42と導体端子43および抵抗薄膜パターン６-4にて構成
する。
【００５４】抵抗素子Ｒ6 のトリミング領域を外し抵抗
素子Ｒ6 に重なる抵抗素子Ｒ8 は、導体端子８に連通す
る導体端子44と導体端子45および抵抗薄膜パターン６-5
にて構成する。
素子Ｒ6 に重なる抵抗素子Ｒ8 は、導体端子８に連通す
る導体端子44と導体端子45および抵抗薄膜パターン６-5
にて構成する。
【００５５】ただし、抵抗素子Ｒ5 とＲ6 は、中間部に
導体端子８を形成した一連の抵抗薄膜パターンの対向端
に導体端子７と41を形成した構成であり、従って抵抗パ
ターン６-2と６-3は、該一連の抵抗パターンを分割する
ことなく利用する。
導体端子８を形成した一連の抵抗薄膜パターンの対向端
に導体端子７と41を形成した構成であり、従って抵抗パ
ターン６-2と６-3は、該一連の抵抗パターンを分割する
ことなく利用する。
【００５６】絶縁層４は、ポリイミド層９の上に五酸化
タンタル層10を被着してなり、抵抗素子Ｒ7 とＲ8 の上
には保護層14が被着されている。絶縁層４には図７(ロ)
に一点鎖線で示すように、導体端子８の一部を露呈させ
る透孔48が開口し、保護層14には図７(ロ) に破線で示す
ように、透孔48に重なって導体端子43の一部と導体端子
45の一部を露呈させる透孔46と、導体端子43の一部と導
体端子45の一部を露呈させる透孔47が開口する。
タンタル層10を被着してなり、抵抗素子Ｒ7 とＲ8 の上
には保護層14が被着されている。絶縁層４には図７(ロ)
に一点鎖線で示すように、導体端子８の一部を露呈させ
る透孔48が開口し、保護層14には図７(ロ) に破線で示す
ように、透孔48に重なって導体端子43の一部と導体端子
45の一部を露呈させる透孔46と、導体端子43の一部と導
体端子45の一部を露呈させる透孔47が開口する。
【００５７】従って、導体端子43と45は、透孔47にはん
だを充填するまたはワイヤボンディングによって電気的
に接続可能であり、導体端子８と43と45は、透孔46には
んだを充填するまたはワイヤボンディングによって電気
的に接続可能である。
だを充填するまたはワイヤボンディングによって電気的
に接続可能であり、導体端子８と43と45は、透孔46には
んだを充填するまたはワイヤボンディングによって電気
的に接続可能である。
【００５８】なお、本発明において上部抵抗素子Ｒ-2,
Ｒ-7, Ｒ-8のレーザトリミングに際し、レーザ光が五酸
化タンタル層10を突き破らないように制御し下部抵抗素
子Ｒ -3, Ｒ-4, Ｒ-5, Ｒ-6のレーザトリミングに際して
は基板２をなるべく傷つけないように、トリミングする
抵抗パターンおよび保護層の組成, 厚さ等によって、ト
リミングレーザの強さを設定する必要がある。
Ｒ-7, Ｒ-8のレーザトリミングに際し、レーザ光が五酸
化タンタル層10を突き破らないように制御し下部抵抗素
子Ｒ -3, Ｒ-4, Ｒ-5, Ｒ-6のレーザトリミングに際して
は基板２をなるべく傷つけないように、トリミングする
抵抗パターンおよび保護層の組成, 厚さ等によって、ト
リミングレーザの強さを設定する必要がある。
【００５９】そこで、本発明の前記実施例においてトリ
ミングレーザの強さは、上層の抵抗薄膜パターン６-4,6
-5,11 については0.５〜0.７Ｗとし、下層の抵抗素子に
おいて絶縁層４と共に切断する抵抗薄膜パターン６-2,6
-3については1.５〜2.５Ｗとし、下層の抵抗素子におい
て絶縁層４と共に切断する抵抗厚膜パターン６-1につい
ては２〜2.５Ｗとした。
ミングレーザの強さは、上層の抵抗薄膜パターン６-4,6
-5,11 については0.５〜0.７Ｗとし、下層の抵抗素子に
おいて絶縁層４と共に切断する抵抗薄膜パターン６-2,6
-3については1.５〜2.５Ｗとし、下層の抵抗素子におい
て絶縁層４と共に切断する抵抗厚膜パターン６-1につい
ては２〜2.５Ｗとした。
【００６０】
【発明の効果】以上説明したように本発明による多層抵
抗モジュールは、電気的絶縁性に優れ厚膜形成可能なポ
リイミド層に、ポリイミド層より機械的強度，耐熱性に
優れる五酸化タンタル層を積層して絶縁層を構成し、そ
の絶縁層を介して膜抵抗素子を多層形成したことによ
り、下部抵抗素子に影響しないように、上部抵抗素子の
レーザトリミングが可能となり、高精度，大抵抗を必要
とする回路の小型化，高性能化を可能にする。
抗モジュールは、電気的絶縁性に優れ厚膜形成可能なポ
リイミド層に、ポリイミド層より機械的強度，耐熱性に
優れる五酸化タンタル層を積層して絶縁層を構成し、そ
の絶縁層を介して膜抵抗素子を多層形成したことによ
り、下部抵抗素子に影響しないように、上部抵抗素子の
レーザトリミングが可能となり、高精度，大抵抗を必要
とする回路の小型化，高性能化を可能にする。
【図１】 本発明による多層抵抗モジュールの基本構成
図
図
【図２】 本発明の第１の実施例による多層抵抗モジュ
ールの基本構成図
ールの基本構成図
【図３】 本発明の第２の実施例による多層抵抗モジュ
ールの基本構成図
ールの基本構成図
【図４】 本発明の第１の実施例における製造工程の説
明図（その１）
明図（その１）
【図５】 本発明の第１の実施例における製造工程の説
明図（その２）
明図（その２）
【図６】 本発明の第２の実施例における製造工程の一
部の説明図
部の説明図
【図７】 本発明の第３の実施例による多層抵抗モジュ
ールの基本構成図
ールの基本構成図
1,１-1, １-2, １-3, １-4 多層抵抗モジュール ２ 絶縁基板 ４ ポリイミド層に五酸化タンタル層を積層した絶縁層 6,６-1, ６-2, ６-3, ６-4, ６-5,11 抵抗膜パターン 7,8,12,13,12′, 12″, 13′, 13″,41,42,43,44,45 導
体端子 ９ ポリイミド層 10 五酸化タンタル層 21,22,23,24 トリミング溝 Ａ，Ｂ，Ｂ′，Ｂ″は抵抗素子のトリミング領域 Ｒ1,Ｒ2,Ｒ3,Ｒ4,Ｒ5,Ｒ6,Ｒ7,Ｒ21, Ｒ22 膜抵抗素子
体端子 ９ ポリイミド層 10 五酸化タンタル層 21,22,23,24 トリミング溝 Ａ，Ｂ，Ｂ′，Ｂ″は抵抗素子のトリミング領域 Ｒ1,Ｒ2,Ｒ3,Ｒ4,Ｒ5,Ｒ6,Ｒ7,Ｒ21, Ｒ22 膜抵抗素子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−65402（ＪＰ，Ａ) 特開 平１−194493（ＪＰ，Ａ) 特開 昭63−205901（ＪＰ，Ａ) 特開 平２−116191（ＪＰ，Ａ) 特開 平３−183103（ＪＰ，Ａ) 実開 昭62−78712（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01C 7/02 - 7/22
Claims (4)
- 【請求項１】 絶縁層を介して少なくとも一対の膜抵抗
素子が重ねて形成された抵抗モジュールにおいて、 厚膜または薄膜よりなる第１の抵抗膜パターン(6) の対
向端に第１の導体端子(7,8) を接続した第１の膜抵抗素
子(R1)が絶縁基板(2) の上に形成され、 ポリイミド層(9) に五酸化タンタル層(10)を積層した絶
縁層(4) が該第１の膜抵抗素子を被覆し、 該絶縁層を貫通して該第１の抵抗膜パターンにトリミン
グ溝(21,22) を形成する領域(A) を外して該絶縁層の上
に、薄膜よりなる第２の抵抗膜パターン(11)の対向端に
第２の導体端子(12,13) が接続する第２の膜抵抗素子(R
2)が形成されてなること、 を特徴とする多層抵抗モジュール。 - 【請求項２】 請求項１記載の多層抵抗モジュールにお
いて、 前記第１の膜抵抗素子(R1)の少なくとも一方の第１の導
体端子(13)の一部を露呈せしめ、 該第１の導体端子の露呈部と前記第２の膜抵抗素子の第
２の導体端子の一方とを、導体(17)にて接続してなるこ
と、 を特徴とする多層抵抗モジュール。 - 【請求項３】 絶縁層を介して少なくとも一対の膜抵抗
素子が重ねて形成された抵抗モジュールにおいて、 厚膜または薄膜よりなる第１の抵抗膜パターン(6) の対
向端に第１の導体端子(7,8) が接続する第１の膜抵抗素
子(R1)が絶縁基板(2) の上に形成され、 ポリイミド層(9) に五酸化タンタル層(10)を積層した絶
縁層(4) が該第１の膜抵抗素子を被覆し、 該絶縁層を貫通して該第１の抵抗膜パターンにトリミン
グ溝(21,22) を形成する領域(A) を外して該絶縁層の上
に、薄膜よりなる第２の抵抗膜パターン (11′, 11″)
の対向端に第２の導体端子 (12′と13′, 12″と13″)
が接続する複数個の第２の膜抵抗素子(R21,R22) が形成
されてなること、 を特徴とする多層抵抗モジュール。 - 【請求項４】 請求項３記載の多層抵抗モジュールにお
いて、 前記第１の膜抵抗素子(R1)の少なくとも一方の第１の導
体端子(8) の一部を露呈せしめ、 該第１の導体端子の露呈部ならびに前記複数個の第２の
膜抵抗素子の第２の導体端子を、選択的に接続してなる
こと、 を特徴とする多層抵抗モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384193A JP3284694B2 (ja) | 1993-09-20 | 1993-09-20 | 多層抵抗モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384193A JP3284694B2 (ja) | 1993-09-20 | 1993-09-20 | 多層抵抗モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794308A JPH0794308A (ja) | 1995-04-07 |
| JP3284694B2 true JP3284694B2 (ja) | 2002-05-20 |
Family
ID=16961408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23384193A Expired - Fee Related JP3284694B2 (ja) | 1993-09-20 | 1993-09-20 | 多層抵抗モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284694B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194990B1 (en) * | 1999-03-16 | 2001-02-27 | Motorola, Inc. | Printed circuit board with a multilayer integral thin-film metal resistor and method therefor |
| JP5158736B2 (ja) * | 2001-02-16 | 2013-03-06 | 大日本印刷株式会社 | ハードディスクドライブ用サスペンション |
| US7199446B1 (en) * | 2003-02-18 | 2007-04-03 | K2 Optronics, Inc. | Stacked electrical resistor pad for optical fiber attachment |
| JP4761792B2 (ja) * | 2005-03-02 | 2011-08-31 | ローム株式会社 | 低抵抗のチップ抵抗器とその製造方法 |
| KR20180093461A (ko) * | 2017-02-13 | 2018-08-22 | 삼성전기주식회사 | 저항 소자, 그 제조방법 및 저항 소자 어셈블리 |
-
1993
- 1993-09-20 JP JP23384193A patent/JP3284694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794308A (ja) | 1995-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6943662B2 (en) | Chip resistor | |
| JP3284694B2 (ja) | 多層抵抗モジュール | |
| JPH0513960A (ja) | 多層配線基板の製造方法 | |
| JPS59144162A (ja) | 薄膜回路の製造方法 | |
| JPH0363237B2 (ja) | ||
| JPS6221260B2 (ja) | ||
| JP2707717B2 (ja) | 混成集積回路 | |
| JPH0888318A (ja) | 薄膜コンデンサー及び薄膜コンデンサー内蔵基板 | |
| JPH05267854A (ja) | セラミック多層配線基板及びその製造方法 | |
| JPH1116703A (ja) | 超低抵抗抵抗器 | |
| JP2517726B2 (ja) | 多層配線基板の製造方法 | |
| JPH0744343B2 (ja) | 抵抗内蔵型多層基板 | |
| JP2739453B2 (ja) | ヒューズ機能付コンデンサ、及びその製造方法 | |
| JP2002026527A (ja) | 積層配線基板及びその製造方法 | |
| JPH0719968B2 (ja) | 多層ハイブリツドｉｃ基板の製造方法 | |
| JPS61148859A (ja) | 混成集積回路装置およびその製造方法 | |
| JPH05152133A (ja) | インダクタンス部品用グリーンシートおよびそれを用いたインダクタンス部品 | |
| JPH08288102A (ja) | 電子部品とその製造方法 | |
| JPH0832029A (ja) | 混成集積回路の製造方法 | |
| JPS62265751A (ja) | 混成集積回路装置 | |
| JPH05267815A (ja) | セラミックス配線基板及びその製造方法 | |
| JP2860212B2 (ja) | 受動部品内蔵型多層回路基板及び受動部品調整方法 | |
| JP2551064B2 (ja) | セラミック多層基板の製造方法 | |
| JPH0138924Y2 (ja) | ||
| JP2738332B2 (ja) | 多層配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020205 |
|
| LAPS | Cancellation because of no payment of annual fees |