KR20180093461A - 저항 소자, 그 제조방법 및 저항 소자 어셈블리 - Google Patents

저항 소자, 그 제조방법 및 저항 소자 어셈블리 Download PDF

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Abstract

본 발명의 일 예에 따른 저항 소자는 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자, 상기 제1 단자와 연결되고, 후막 저항체인 제1 저항층, 및 상기 제1 저항층 및 제2 단자와 연결되고, 박막 저항체인 제2 저항층을 포함한다.

Description

저항 소자, 그 제조방법 및 저항 소자 어셈블리{RESISTOR ELEMENT, MANUFACTURING METHOD OF THE SAME AND RESISTOR ELEMENT ASSEMBLY}
본 발명은 저항 소자, 그 제조방법 및 저항 소자 어셈블리에 관한 것이다.
전자기기의 소형화 및 경량화에 대한 요구에 따라 회로 기판의 배선 밀도를 높이기 위하여 칩(chip) 형태의 저항 소자가 사용되고 있다. 또한, 전자기기의 요구전력이 높아짐에 따라 전자기기에 과전류 검지(檢知) 및 배터리 잔량 검지 회로가 도입되면서 높은 정밀도를 가지는 저항 소자가 요구된다.
후막 저항 소자는 상대적으로 제조 공정이 단순하나 막 저항체를 이루는 저항 재료 및 제조 공정의 특성으로 정밀도를 일정 수준 이상으로 구현하기 어렵다. 이는 저항 재료의 비저항 및 저항온도계수(Temperature Coefficient of Resistivity: TCR)가 높고, 트리밍 공정시 발생하는 열기전력(thermo electromotive force)이 저항값의 오차를 유발하는 데서 연유한다.
높은 정밀도를 가지는 저항 소자를 제조하기 위해 박막 저항체를 이용한 박막 저항 소자가 개발되었으나, 제조 공정의 한계로 높은 저항값(예를 들어, 100Kohm 이상)을 구현하기 어려워 제품의 다양성을 확보하기 어려운 문제점을 가진다.
일본 공개특허공보 제1995-201529호
본 발명의 일 예는 높은 저항값을 가지면서 정밀도가 향상된 저항 소자를 제공할 수 있다.
본 발명의 일 실시예의 저항 소자는 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자; 상기 제1 단자와 연결되고, 후막 저항체인 제1 저항층; 및 상기 제1 저항층 및 제2 단자와 연결되고, 박막 저항체인 제2 저항층을 포함한다.
또한, 본 발명의 일 실시예의 저항 소자의 제조 방법은 베이스 기재를 마련하는 단계; 상기 베이스 기재의 양 단부에 제1 내부전극 및 제2 내부전극을 형성하는 단계; 상기 제1 내부전극과 연결되고, 후막 저항체로 이루어지는 제1 저항층을 형성하는 단계; 상기 제1 저항층 및 상기 제2 내부전극과 연결되고, 박막 저항체로 이루어지는 제2 저항층을 형성하는 단계; 및 상기 제1 내부전극 및 상기 제2 내부전극 상에 각각 제1 외부전극 및 제2 외부전극을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예의 저항 소자 어셈블리는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되는 저항 소자를 포함하며, 상기 저항 소자는 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자, 상기 제1 단자와 연결되고, 후막 저항체로 형성된 제1 저항층, 및 상기 제1 저항층 및 제2 단자와 연결되고, 박막 저항체로 형성된 제2 저항층을 포함한다.
본 발명의 일 예에 따른 저항 소자 및 저항 소자 어셈블리는 높은 저항값을 가질 수 있는 후막 저항체 및 저항온도계수 및 비저항값이 낮은 박막 저항체를 포함하므로 정밀도를 유지하면서 높은 저항값을 제공할 수 있다.
또한, 본 발명의 일 예에 따른 저항 소자의 제조 방법은 이러한 저항 소자를 제조하는 방법을 제공한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 3은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다.
도 4는 도 3의 Ⅱ-Ⅱ'를 따라 절개하여 본 단면도이다.
도 5는 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다.
도 6은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
도 8은 본 발명의 일 실시예에 따른 저항 소자 어셈블리를 나타내는 사시도이다.
도 9는 도 8의 Ⅲ-Ⅲ'을 따라 절개하여 본 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태들을 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다. 도 1 및 2를 참조하면, 저항 소자(100)는 베이스 기재(110), 제1 단자(121), 및 제2 단자(122), 제1 저항층(130), 및 제2 저항층(140)을 포함한다. 도 1 및 도 2에서는 제1 저항층(130) 및 제2 저항층(140)이 베이스 기재(110)의 일면에 배치된 실시예를 도시하였다.
베이스 기재(110)는 제1 저항층(130) 및 제2 저항층(140)을 지지하고 저항 소자(100)의 강도를 확보할 수 있다. 이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 서로 대향하는 제1 면 및 제2 면을 가지고 각 면의 형상이 직사각형인 얇은 판형으로 구성될 수 있다. 또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성될 수 있고, 저항 소자에 전류 및 전압이 인가되는 경우 제1 저항층(130) 및 제2 저항층(140)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.
예를 들어, 베이스 기재(110)는 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 베이스 기재(110)는 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
도 1에 도시된 바와 같이, 제1 단자(121) 및 제2 단자(122)는 베이스 기재(110)의 양 단부에 배치될 수 있다. 또한, 제1 단자(121) 및 제2 단자(122) 각각은 베이스 기재(110)의 양단부를 감싸듯이 형성될 수 있다. 상기 제1 단자(121) 및 제2 단자(122) 각각은 서로 접합된 제1 저항층(130) 및 제2 저항층(140)의 양 단부와 연결되므로, 제1 단자(121) 및 제2 단자(122)는 제1 저항층(120) 및 제2 저항층(140)이 형성하는 직렬 구조의 경로를 통해 전기적으로 연결된다. 제1 단자(121) 및 제2 단자(122)는 도 2를 참조하여 보다 구체적으로 설명하기로 한다.
제1 저항층(130) 및 제2 저항층(140)은 상기 베이스 기재(110)의 일면에 배치될 수 있다. 제1 저항층(120) 및 제2 저항층(140)은 서로 이격된 제1 단자(121) 및 제2 단자(122) 사이에 배치되고, 제1 단자(121) 및 제2 단자(122)와 연결되어 저항 요소로 사용될 수 있다. 여기서, 제1 저항층(130)은 제1 단자(121)와 연결되고, 제2 저항층(140)은 제1 저항층(130) 및 제2 단자(122)의 사이에 배치되어 제1 저항층(130) 및 제2 단자(122)와 연결될 수 있다. 또한, 제1 저항층(130) 및 제2 저항층(140)은 서로 접합될 수 있다.
본 발명의 실시예에서 제1 저항층(130)은 후막 저항체이고, 제2 저항층(140)은 박막 저항체이다. 예를 들어, 상기 후막 저항체는 전도 입자로 Ru 산화물(RuO2)을 함유할 수 있다. 또한, 글래스(glass)를 더 포함하는 페이스트의 형태로 인쇄 후 소성 공정을 통해 상기 베이스 기재에 접합될 수 있다.
또한, 박막 저항체는 니켈 크롬(NiCr) 합금, 티타늄 나이트라이드(TiN) 합금, 및 탄탈륨 나이트라이드(TaN) 합금 중 적어도 하나를 함유할 수 있다. 또한, 증착(sputtering) 공정을 통해 상기 베이스 기재에 접합 될 수 있다.
저항 소자(100)의 저항값은 제1 저항층(130) 및 제2 저항층(140)에 대한 트리밍(trimming) 공정에 의해 결정될 수 있다. 트리밍 공정이란 저항층을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해 레이저를 이용한 미세 커팅(cutting) 등을 통해 저항층을 부분적으로 제거하는 공정을 일컫는다.
구체적으로, 트리밍 공정에서 저항 소자의 저항값을 측정하면서 홈(groove)을 형성하고, 측정된 저항값이 목표로 하는 저항값에 도달한 경우 홈의 형성을 중단시킴으로써, 저항 소자의 저항값이 조절된다. 도 1 및 도 2를 참조하면, 트리밍 공정에 의해 제2 저항층(140)에 형성된 홈(T)을 확인할 수 있다. 제1 저항층(130)에는 홈(T)을 도시하지 않았으나, 동일한 기능을 가지는 홈이 제1 저항층(130)에 형성될 수 있다. 제1 저항층(130)에 홈을 형성하는 트리밍 공정이 수행되는 경우에도, 제1 저항층(130)에 대한 트리밍 공정 후에 제2 저항층(140)에 대한 트리밍 공정이 수행되어 저항 소자의 저항값이 결정된다.
제2 저항층(140)의 박막 저항체를 이루는 저항 재료는 낮은 비저항값을 가지므로 미세한 저항값을 가지는 저항 소자를 제조하는데 유리하다. 또한, 낮은 저항온도계수(TCR)를 가지므로 트리밍 공정시 보다 정밀한 저항값을 가질 수 있으며, 저항 소자가 온도에 대하여 강건성을 가지도록 한다.
이와 같이, 본 발명의 일 실시예에 따른 저항 소자는 높은 저항값을 가질 수 있는 후막 저항체를 포함하므로, 다양한 범위의 저항값을 가지도록 제조될 수 있다. 또한, 정밀한 저항값을 가지면서 낮은 저항온도계수(TCR)를 가지는 박막 저항체를 포함하므로, 높은 정밀도 및 신뢰성을 가질 수 있다.
한편, 제1 저항층(130) 및 제2 저항층(140) 상의 표면에는 보호층(150)이 배치될 수 있다. 상기 보호층(150)은 상기 제1 단자(121) 및 상기 제2 단자(122) 사이에 배치될 수 있고, 제1 저항층(130) 및 제2 저항층(140)이 외부로 노출되지 않도록 하고, 제1 저항층(130) 및 제2 저항층(140)을 외부 충격으로부터 보호한다. 예를 들어, 상기 보호층(150)은 실리콘(SiO2)이나 글래스(glass) 또는 폴리머(polymer) 재료를 포함할 수 있다.
도 2를 참조하면, 상기 보호층(150)은 글래스인 제1 보호층(151)과 폴리머인 제2 보호층(152)으로 구성될 수 있다. 필요에 따라, 제1 보호층(151)은 트리밍 공정 전에 형성되어 트리밍(trimming) 공정시 제1 저항층(130) 및 제2 저항층(140)에 크랙(clack)이 발생하는 것을 방지할 수 있고, 제2 보호층(152)은 트리밍(trimming) 공정 후에 형성되어 제1 저항층(130) 및 제2 저항층(140)을 보호할 수 있다.
또한, 보호층(150)이 제2 저항층(140) 상에 배치되더라도 제1 및 제2 단자(121, 122)가 보호층(150)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제2 단자(121, 122)와 회로기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.
이하, 도 2를 참조하여 제1 단자(121) 및 제2 단자(122)의 예를 구체적으로 살핀다.
예를 들어, 제1 단자(121)는 제1 내부전극(121a) 및 제1 외부전극(121b)을 포함한다. 마찬가지로, 제2 단자(122)는 제2 내부전극(122a) 및 제2 외부전극(122b)을 포함할 수 있다.
제1 내부전극(121a) 및 상기 제2 내부전극(122a)은 베이스 기재(110)의 양 단부에 배치될 수 있다. 또한, 제1 외부전극(121b) 및 제2 외부전극(122b)은 상기 제1 내부전극(121a) 및 상기 제2 내부전극(122a) 상에 각각 배치될 수 있다. 즉, 제1 외부전극(121b)은 상기 제1 내부전극(121a) 표면의 적어도 일부 영역을 덮고, 상기 제2 외부전극(122b)은 상기 제2 내부전극(122a) 표면의 적어도 일부 영역을 덮는다.
예를 들어, 상기 제1 내부전극(121a)은 제1 시드전극(121a1) 및 제1 이면전극(121a2)을 포함한다. 마찬가지로, 상기 제2 내부전극(122a)은 제2 시드전극(122a1) 및 제2 이면전극(122a2)을 포함한다.
제1 시드전극(121a1) 및 제2 시드전극(122a1)은 도 2에서 베이스 기재(110)의 하면인 제1 면에 배치되고, 제1 이면전극(121a2) 및 제2 이면전극(122a2)은 베이스 기재(110)의 제1 면과 마주보는 제2 면에 배치된다. 이 때, 상기 제1 시드전극(121a1)은 상기 제1 이면전극(121a2)과 대향하고, 상기 제2 시드전극(122a1)은 상기 제2 이면전극(122a2)과 대향할 수 있다.
도 2에 도시한 바와 같이, 제1 이면전극(121a2)은 제1 저항층(130)과 연결되고 제2 이면전극(122a2)은 제2 저항층(140)와 연결될 수 있다.
또한, 제1 내부전극(121a)은 제1 측면전극(121a3)을 더 포함할 수 있고, 제2 내부전극(122a)은 제2 측면전극(122a3)을 더 포함할 수 있다. 제1 측면전극(121a3) 및 제2 측면전극(122a3)은 베이스 기재(110), 제1 저항층(130), 제2 저항층(140), 제1 및 제2 시드전극(121a1, 122a1), 및 제1 및 제2 이면전극(121a2, 122a2)이 적층하여 형성된 적층체의 양 단면에 배치될 수 있다.
즉, 상기 제1 측면전극(121a3)은 제1 시드전극(121a1) 및 제1 이면전극(121a2)과 연결되도록 배치되고, 제2 측면전극(122a3)은 제2 시드전극(122a1)과 제2 이면전극(122a2)과 연결되도록 배치될 수 있다. 상기 제1 내부전극(121a)이 제1 측면전극(121a3)을 포함하고, 제2 내부전극(122a)이 제2 측면전극(122a3)을 포함하는 경우 상기 제1 및 제2 측면전극(121a3, 122a3) 상에도 각각 제1 및 제2 외부전극(121b, 122b)이 형성될 수 있다.
도 3은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이고, 도 4는 도 3의 Ⅱ-Ⅱ'를 따라 절개하여 본 단면도이다.
도 3 및 도 4에 도시된 저항 소자(200)는, 제1 저항층(130')이 베이스 기재(110)의 하면인 제1 면에 배치되고, 도전성 비아(H)를 포함하는 점을 제외하고 도 1 및 도 2에 도시된 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있으므로 중복되는 설명은 생략한다.
도 3 및 4를 참조하면, 저항 소자(200)의 제1 저항층(130')은 베이스 기재(110)의 제1 면에 배치되고, 제2 저항층(140)은 상기 제1 면에 대향하는 베이스 기재(110)의 제2 면에 배치된다. 또한, 제1 저항층(130')은 제1 면에서 제1 단자(121)와 연결되고, 제2 저항층(140)은 제2 면에서 제2 단자(122)와 연결될 수 있다. 도 4에 도시한 바와 같이, 제1 단자(121)가 포함하는 제1 시드전극(121a1')은 제1 저항층(130')과 연결될 수 있다. 또한, 제1 저항층(130')과 제2 저항층(140)은 베이스 기재를 관통하는 도전성 비아(H)를 통해 연결될 수 있다.
한편, 제1 저항층(130') 상의 표면에는 제1 보호층(160)이 배치될 수 있고, 및 제2 저항층(140) 상의 표면에는 제2 보호층(150)이 배치될 수 있다.
도 3 및 도 4에 도시된 저항 소자(100')는 베이스 기재(110)를 관통하는 관통홀 형태의 도전성 비아(H)를 예시하였으나, 도전성 비아(H)를 대신하여 베이스 기재(110)의 측면에 제공되는 홈이 포함될 수 있다. 이러한 실시 예는 도 5에 예시되어 있다.
도 5는 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다. 도 5에 도시된 저항 소자(200')는, 도전성 비아(H, 도 3) 대신 측면에 제공되는 홈(G)이 형성된 점을 제외하고 도 3 및 도 4에 도시된 저항 소자(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 저항 소자(100)와 도 3 및 도 4에 도시된 저항 소자(200)의 의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있으므로 중복되는 설명은 생략한다.
도 5를 참조하면, 저항 소자(200')의 제1 저항층(130')은 베이스 기재(110)의 제1 면에 배치되고, 제2 저항층(140)은 상기 제1 면에 대향하는 베이스 기재(110)의 제2 면에 배치된다.
도 3에 도시된 저항 소자(200)와 비교하여, 저항 소자(200')는 도전성 비아(H)를 대신하여 베이스 기재(110)의 측면에 제공되는 홈(G)을 포함하고, 제1 저항층(130')과 제2 저항층(140)은 상기 홈(G)을 통해 연결될 수 있다. 상기 홈(G)이 형성된 측면은 제1 단자(121) 및 제2 단자(122)의 배열 방향과 수직 방향으로 위치한다. 이에 한정되지는 않으나 본 실시형태에 채용된 홈(G)은 수평방향으로의 단면으로 본 형상이 반원형상을 가질 수 있다.
도 6은 본 발명의 일 실시예의 저항 소자를 나타내는 사시도이다. 도 6에 도시된 저항 소자(200")는, 제1 단자(121)와 제1 저항체(130")를 연결하는 도전성 비아(H1)를 더 포함하는 점을 제외하고 도 3 및 도 4에 도시된 저항 소자(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 저항 소자(100)와 도 3 및 도 4에 도시된 저항 소자(200)의 의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있으므로 중복되는 설명은 생략한다.
도 6을 참조하면, 저항 소자(200")의 제1 저항층(130')은 베이스 기재(110)의 제1 면에 배치되고, 제2 저항층(140)은 상기 제1 면에 대향하는 베이스 기재(110)의 제2 면에 배치된다. 도 3에 도시된 저항 소자(200)와 비교하여, 제1 저항층(130")은 제1 면에서 제1 단자(121)와 분리되어 배치된다. 저항 소자(200")는 베이스 기재(110)를 관통하는 제1 도전성 비아(H1)를 더 포함하고, 제1 저항층(130")은 제1 도전성 비아(H1)를 통해 제1 단자(121)와 연결된다.
또한, 도 3에 도시된 저항 소자(200)와 마찬가지로, 제1 저항층(130")과 제2 저항층(140)은 베이스 기재를 관통하는 제2 도전성 비아(H2)를 통해 연결될 수 있다.
도 3 내지 도 6을 참조하여 설명한 바와 같이, 제1 저항층(130') 및 제2 저항층(140)이 서로 상이한 면에 배치됨에 따라 제1 저항층(130') 및 제2 저항층(140)은 별도의 공정에 의해 형성될 수 있고, 전류 및 전압이 인가되는 경우에 발생할 수 있는 제1 저항층(130') 및 제2 저항층(140) 간의 간섭이 최소화될 수 있다. 더하여, 트리밍 공정에 의해 제2 저항층(140)에 형성된 홈(T)을 형성하는 경우에 발생할 수 있는 제1 저항층(130')에 의한 간섭이 최소화 될 수 있다.
도 7은 본 발명의 일 실시예에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
본 발명의 일 실시예에 따른 저항 소자의 제조방법은 베이스 기판을 마련하는 단계(S1), 상기 베이스 기재의 양 단부에 제1 내부전극 및 제2 내부전극을 형성하는 단계(S2), 상기 제1 내부전극과 연결되고, 후막 저항체로 이루어지는 제1 저항층을 형성하는 단계(S3), 상기 제1 저항층 및 상기 제2 내부전극과 연결되고, 박막 저항체로 이루어지는 제2 저항층을 형성하는 단계(S4), 상기 제1 내부전극 및 상기 제2 내부전극 상에 각각 제1 외부전극 및 제2 외부전극을 형성하는 단계(S5)를 포함한다. 여기서, 각 단계(S2 내지 S4)의 순서는 일 실시예로서 제공되는 것이고 각 단계(S2 내지 S4)는 서로 그 순서가 변경될 수 있다. 또한, 상기 제1 내부전극 및 상기 제2 내부전극 사이의 저항을 측정하고 상기 제2 저항층을 트리밍(trimming)하는 단계를 더 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 제조방법을 도 1, 도 2 및 도 7을 참조하여 설명한다. 또한, 상술한 본 발명의 실시예들에 따른 저항 소자의 특징과 동일한 내용은 생략하도록 한다.
먼저, 저항층 및 전극을 배치하기 위한 베이스 기재(110)가 마련된다(S1). 베이스 기재(110)는 복수의 저항 소자를 형성할 수 있는 크기로 마련될 수 있으며, 제1 외부전극 및 제2 외부전극을 형성하는 단계(S5)의 이전에 절단되어 개별 저항 소자의 형태로 형성될 수 있다.
다음으로, 제1 내부전극(121a) 및 제2 내부전극(122a)이 형성된다(S2). 제1 내부전극(121a) 및 제2 내부전극(122a)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 제1 내부전극(121a) 및 제2 내부전극(122a)은 제1 외부전극(121b) 및 제2 외부전극(122b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부전극들은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
다음으로, 후막 저항체로 이루어지는 제1 저항층(130)이 형성된다(S3). 예를 들어, 상기 후막 저항체는 Ru 산화물을 함유하는 페이스트의 형태로 인쇄 후 소성 공정을 통해 상기 베이스 기재에 접합될 수 있다.
다음으로, 박막 저항체로 이루어지는 제2 저항층(140)이 형성된다(S4). 예를 들어, 박막 저항체는 니켈 크롬(NiCr) 합금, 티타늄 나이트라이드(TiN) 합금, 및 탄탈륨 나이트라이드(TaN) 합금 중 적어도 하나를 함유할 수 있고, 증착(sputtering) 공정을 통해 상기 베이스 기재에 접합 될 수 있다.
여기서, 제1 저항층(130) 및 제2 저항층(140)은 상기 베이스 기재의 일면에 형성될 수 있다. 또한, 제1 저항층(130)과 제2 저항층(140)은 서로 접합되도록 형성되어 연결될 수 있고, 제1 저항층(130)과 제2 저항층(130) 간에 배치되는 연결 전극을 통해 연결될 수 도 있다.
다음으로, 상기 제1 내부전극(121a) 및 상기 제2 내부전극(122a) 상에 각각 제1 외부전극(121b) 및 제2 외부전극(122b)이 형성될 수 있다(S5). 제1 외부전극(121b) 및 제2 외부전극(122b)은 상기 제1 내부전극(121a) 및 제2 내부전극(122a) 상에 도금공정에 의해 형성될 수 있다. 또한, 제1 외부전극(121b) 및 제2 외부전극(122b)은 보호층(150)을 형성한 뒤에 형성될 수 있다.
예를 들어, 제1 외부전극(121b) 및 상기 제2 외부전극(122b)은 니켈(Ni), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 외부전극(121b) 및 제2 외부전극(122b)은 니켈(Ni) 도금층과 주석(Sn) 도금층의 이중층을 포함할 수 있고, 구리(Cu) 도금층을 더 가질 수 있다. 니켈(Ni) 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, 주석(Sn) 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다. 구리(Cu) 도금층은 상기 내부전극의 전도성을 개선할 수 있다.
한편, 상기 제1 외부전극 및 제2 외부전극을 형성하는 단계(S5) 이전에 제1 내부전극 및 제2 내부전극 사이에 배치되는 제1 저항층(130) 및 제2 저항층(140)의 저항값을 측정하고 이를 조절하는 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정에서 제1 저항층(130) 및 제2 처항층(140)에는 홈(T)이 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 저항 소자 어셈블리를 나타내는 사시도이고, 도 9는 도 8의 Ⅲ-Ⅲ'을 따라 절개하여 본 단면도이다.
도 8 및 도 9를 참조하면, 저항 소자 어셈블리는, 도 1 및 도 2에 도시된 저항 소자가 실장된 회로기판(11)을 포함한다. 그러나, 이에 한정되는 것은 아니고 도 3 내지 도 6에 도시한 저항 소자가 적용될 수 있다.
상기 회로기판(11)은 저항 소자의 실장 영역에 제1 및 제 2 전극패드(12, 13)를 포함한다. 상기 제1 및 제 2 전극패드(12, 13)는 상기 회로기판(11)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
상기 저항 소자는 베이스 기재(110)와, 상기 저항 소자는 베이스 기재(110)의 양 단부에 배치된 제1 단자(121) 및 제2 단자(122), 상기 제1 단자(121)와 연결되고, 후막 저항체로 형성된 제1 저항층(130), 및 상기 제1 저항층(130) 및 제2 단자(122)와 연결되고, 박막 저항체로 형성된 제2 저항층(140)을 포함한다. 또한, 저항 소자는 보호층(150)을 더 포함할 수 있다.
앞서 설명한 바와 같이, 저항 소자는 제2 저항층(140)은 낮은 비저항 및 낮은 저항온도계수(TCR)를 가지므로, 온도에 대하여 강건성을 가지고 보다 정밀한 저항값을 가질 수 있다. 또한, 제1 저항층(130)을 더 포함하므로 제2 저항층(140)만으로 구현하기 어려운 다양한 범위의 저항값(예를 들어, 100Kohm 이상)을 가지도록 제조될 수 있다.
회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 및 제2 전극패드(12, 13)는 회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100')의 제1 및 제2 단자(121, 122)와 각각 연결될 수 있다.
도 8 및 도 9에서는 제1 전극패드(12)가 제1 단자(121)와 연결되고 제2 전극패드(13)가 제2 단자(122)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(122)와 연결되고 제2 전극패드(13)가 제1 단자(121)와 연결될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 200', 200": 저항 소자
110: 베이스 기재
121: 제1 단자
122: 제2 단자
130, 130', 130": 제1 저항층
140: 제2 저항층
150, 160: 보호층
T: 홈
11: 회로기판
12, 13: 제1 및 제2 전극패드
15: 솔더

Claims (16)

  1. 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자;
    상기 제1 단자와 연결되고, 후막 저항체인 제1 저항층; 및
    상기 제1 저항층 및 제2 단자와 연결되고, 박막 저항체인 제2 저항층
    을 포함하는 저항 소자.
  2. 제1항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은 상기 베이스 기재의 일면에서 서로 접합되도록 형성되는 저항 소자.
  3. 제1항에 있어서,
    상기 제1 저항층은 베이스 기재의 제1 면에 배치되고, 상기 제2 저항층은 상기 제1 면에 대향하는 상기 베이스 기재의 제2 면에 배치되는 저항 소자.
  4. 제3항에 있어서,
    상기 제1 저항층과 상기 제2 저항층은 상기 베이스 기재를 관통하는 도전성 비아를 통해 연결되는 저항 소자.
  5. 제1항에 있어서,
    상기 제1 단자 및 상기 제2 단자 중 적어도 하나는 상기 제1 저항층 및 상기 제2 저항층 중 적어도 하나와 도전성 비아를 통해 연결되는 저항 소자.
  6. 제1항에 있어서,
    상기 후막 저항체는 Ru 산화물을 함유하고, 상기 박막 저항체는 NiCr 합금, TiN 합금, 및 TaN 합금 중 적어도 하나를 함유하는 저항 소자.
  7. 제1항에 있어서,
    상기 제2 저항층에 대한 트리밍(trimming) 공정에 의해 저항값이 결정되는 저항 소자.
  8. 제1항에 있어서,
    상기 제1 저항층은 인쇄 후 소성 공정에 의해 형성되고, 상기 제2 저항층은 증착 공정에 의해 형성되는 저항 소자.
  9. 베이스 기재를 마련하는 단계;
    상기 베이스 기재의 양 단부에 제1 내부전극 및 제2 내부전극을 형성하는 단계;
    상기 제1 내부전극과 연결되고, 후막 저항체로 이루어지는 제1 저항층을 형성하는 단계;
    상기 제1 저항층 및 상기 제2 내부전극과 연결되고, 박막 저항체로 이루어지는 제2 저항층을 형성하는 단계; 및
    상기 제1 내부전극 및 상기 제2 내부전극 상에 각각 제1 외부전극 및 제2 외부전극을 형성하는 단계
    를 포함하는 저항 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은 상기 베이스 기재의 일면에서 서로 접합되도록 형성되는 저항 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 저항층은 베이스 기재의 제1 면에 형성되고, 상기 제2 저항층은 상기 제1 면에 대향하는 상기 베이스 기재의 제2 면에 형성되며,
    상기 베이스 기재를 관통하여 상기 제1 저항층과 상기 제2 저항층을 연결하는 도전성 비아를 형성하는 단계를 더 포함하는 저항 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층은 상기 베이스 기재의 일면에 형성되고, 서로 접합되도록 형성되는 저항 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 후막 저항체는 Ru 산화물을 함유하고, 상기 박막 저항체는 NiCr 합금, TiN 합금, 및 TaN 합금 중 적어도 하나를 함유하는 저항 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 제1 내부전극 및 상기 제2 내부전극 사이의 저항을 측정하고 상기 제2 저항층을 트리밍(trimming)하는 단계를 더 포함하는 저항 소자의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 저항층은 인쇄 후 소성 공정에 의해 형성되고, 상기 제2 저항층은 증착 공정에 의해 형성되는 저항 소자의 제조 방법.
  16. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판에 배치되는 저항 소자를 포함하며,
    상기 저항 소자는 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자, 상기 제1 단자와 연결되고, 후막 저항체로 형성된 제1 저항층, 및 상기 제1 저항층 및 제2 단자와 연결되고, 박막 저항체로 형성된 제2 저항층을 포함하는 저항 소자 어셈블리.
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