KR20180054276A - 칩 저항 소자 및 칩 저항 소자 어셈블리 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 칩 저항 소자는 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에서 서로 분리되어 배치되는 제1 저항층 및 제2 저항층; 상기 베이스 기재의 양 단부에 배치되고, 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자; 및 상기 제1 단자 및 상기 제2 단자의 사이에 배치되고, 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자 및 제4 단자를 포함한다.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}
본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.
칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.
저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(예, 단락)이 발생되는 경우, 전원의 모든 전류가 집적 회로(IC)에 흘러 들어가, IC에 심각한 2차 피해가 발생할 수 있다. 이와 같은 현상을 방지하기 위해서, 회로 설계시에 복수의 저항을 사용할 수 있다. 그러나, 이러한 회로 설계는 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.
특히, 점차 소형화 및 정밀화되고 있는 휴대용 전자기기의 경우, 상술한 바와 같이 회로의 안정성을 위해 기판의 공간 사용이 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 전류를 조절할 수 있는 칩 저항 소자에 대한 연구가 필요한 실정이다.
대한민국공개특허공보 제10-2010-0095269호
본 발명의 일 실시 예에 따르면, 회로의 집적도를 향상시킬 수 있는 칩 저항 소자 및 칩 저항 소자 어셈블리가 제공될 수 있다.
칩 저항 소자의 일 실시 예는 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에서 서로 분리되어 배치되는 제1 저항층 및 제2 저항층; 상기 베이스 기재의 양 단부에 배치되고 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자; 및 상기 제1 단자 및 상기 제2 단자의 사이에 배치되고 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자 및 제4 단자를 포함한다.
또한, 칩 저항 소자 어셈블리의 일 실시 예는 복수의 전극패드를 갖는 회로기판; 및 상기 회로기판에 배치되어 상기 복수의 전극패드에 연결된 칩 저항 소자를 포함하고, 상기 칩 저항 소자는, 상기 베이스 기재의 제1 면에서 서로 분리되어 배치되는 제1 저항층 및 제2 저항층, 상기 베이스 기재의 양 단부에 배치되고 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자, 및 상기 제1 단자 및 상기 제2 단자의 사이에 배치되고 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자 및 제4 단자를 포함한다.
본 발명의 일 실시 예에 따른 칩 저항 소자 및 칩 저항 소자 어셈블리는 다른 단자 사이에 위치한 두 개의 중심 단자를 포함하고, 상기 두 개 의 중심 단자에 상이한 전압을 인가할 수 있으므로, 회로의 집적도를 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 3은 도 1에 도시된 칩 저항 소자의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 4는 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 8은 도1에 도시된 칩 저항 소자가 실장된 기판을 갖는 칩 저항 소자 어셈블리의 일 실시 예를 나타내는 사시도이다.
도 9는 도1에 도시된 칩 저항 소자가 실장된 기판을 갖는 칩 저항 소자 어셈블리의 일 실시 예를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 형태들을 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, '상에' 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 칩 저항 소자(100)는 베이스 기재(110), 제1 저항층(121), 제2 저항층(122), 및 제1 내지 제4 단자(131, 132, 133, 134)를 포함한다.
상기 베이스 기재(110)는 제1 및 제2 저항층(121, 122)을 지지하고 칩 저항 소자(100)의 강도를 확보할 수 있다. 이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 일면의 형상이 직사각형인 얇은 판형으로 구성될 수 있다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성될 수 있고, 칩 저항 소자의 사용 시 제1 및 제2 저항층(121, 122)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 베이스 기재(110)는 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 베이스 기재(110)는 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
제1 저항층(121) 및 제2 저항층(122)은 상기 베이스 기재(110)의 일면에 배치된다. 제1 저항층(121)은 서로 이격된 제1 및 제3 단자(131, 133) 사이에 배치되고, 제2 저항층(122)은 서로 이격된 제2 및 제4 단자(132, 134) 사이에 배치된다. 이러한 배치에서, 제1 저항층(121)의 양 측은 각각 제1 단자(131) 및 제3 단자(133)와 연결되어 저항 요소로 사용되고, 제2 저항층(122)의 양측은 각각 제2 단자(132) 및 제4 단자(134)와 연결되어 저항 요소로 사용된다. 여기서, 제1 단자(131)와 제3 단자(133) 간의 저항값은 제2 단자(132)와 제4 단자(134) 간의 저항값와 상이할 수 있다.
제1 내지 제4 단자(131, 132, 133, 134)는 베이스 기재(110)의 일면에 서로 분리되도록 배치된다. 구체적으로, 제1 단자(131) 및 제2 단자(132)는 각각 상기 베이스 기재(110)의 양 단부에 배치되고, 제3 단자(133) 및 제4 단자(134)는 상기 제1 단자(131) 및 상기 제2 단자(132)의 사이에 배치된다.
도 1에 도시된 바와 같이, 상기 제3 단자(133) 및 상기 제4 단자(134)는 상기 제1 단자(131) 및 상기 제2 단자(132)의 사이의 중간에서 서로 마주보고 배치될 수 있다. 또한, 제3 단자(133) 및 제4 단자(134)는 베이스 기재(110)의 제1 면에서 양 단부로부터 동일한 거리를 가지도록 배치될 수 있다. 이러한 배치에 의해, 저항소자(100)는 제3 단자(133) 및 제4 단자(134)가 회로기판의 동일한 전극패드에 연결되도록 실장될 수 있다. 따라서, 제3 단자(133) 및 제4 단자(134)가 동일한 전극패드에 연결되도록 실장될 수 있다면, 제3 단자(133) 및 제4 단자(134)의 배치는 변경될 수 있다.
여기서, 제1 단자(131)는 제1 저항층(121)의 일측과 연결되고, 제2 단자(132)는 제2 저항층(122)의 일측과 연결된다. 또한, 제3 단자(133)는 상기 제1 저항층(121)의 타측과 연결되고, 제4 단자(134)는 상기 제2 저항층(122)의 타측과 연결된다. 구체적으로, 제1 저항층(121)은 상기 제1 단자(131)로부터 연장되어 상기 제3 단자(133)와 연결되는 부분이 돌출된 형태(C)로 배치될 수 있고, 마찬가지로, 상기 제2 저항층(122)은 상기 제2 단자(132)로부터 연장되어 상기 제4 단자(134)와 연결되는 부분이 돌출된 형태로 배치될 수 있다.
예를 들어, 제1 저항층(121) 및 제2 저항층(122)은 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 또한, 제1 저항층(121) 및 제2 저항층(122)은 서로 상이한 재질로 이루어질 수 있다.
또한, 제1 저항층(121) 및 제2 저항층(122)은 트리밍(trimming) 공정에 의해 저항값이 결정될 수 있다. 트리밍 공정이란 저항층을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해 미세 커팅(cutting) 등을 통한 부분적 제거 공정을 일컫는다.
한편, 제1 저항층(121) 및 제2 저항층(122)의 표면에는 보호층(미도시)이 배치될 수 있다. 상기 보호층은 상기 제1 및 제2 단자(131, 132) 사이에 배치될 수 있고, 제3 단자(133) 및 제4 단자(134) 사이의 표면(B)에 배치될 수 있다. 상기 보호층은 제1 저항층(121) 및 제2 저항층(122)이 외부로 노출되지 않도록 하고, 외부 충격으로부터 보호한다. 또한, 상기 보호층은 제3 단자(133) 및 제4 단자(134)가 서로 절연되도록 경계를 형성할 수 있다. 상기 보호층에 대하여 도 3을 참조하여 보다 자세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다. 도 1에 도시한 저항 소자(100)와 비교하여, 도 2에 도시한 저항소자(100')의 제1 저항층(121') 및 제2 저항층(122')은 일정한 폭을 가진 직사각형 형태로 배치된다. 다만, 제1 저항층(121')은 이러한 형태로 한정되지 않고, 제1 단자(131)와 제3 단자(133) 사이에서 연장되어 제1 단자(131)와 제3 단자(133)와 연결되는 다양한 형태로 변형이 가능하다. 마찬가지로, 제2 저항층(122')은 제2 단자(132)와 제4 단자(134) 사이에서 연장되어 제2 단자(132)와 제3 단자(134)와 연결되는 다양한 형태로 변형이 가능하다.
도 3은 도 1에 도시된 칩 저항 소자의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다. 도 3을 참조하면, 도 1에서 설명한 바와 같이, 칩 저항 소자는 베이스 기재(110), 제1 저항층(121), 제2 저항층(122), 및 제1 내지 제3 단자(131, 132, 133)를 포함한다.
상기 칩 저항 소자는 제4 단자를 더 포함하나 도 3에는 도시되지 않고 도 4에 도시하였다. 도 4는 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다. 도 4를 참조하면, 상기 도 3과 비교하여, 제1 저항층(121)과 연결되는 제3 단자(133) 대신 제2 저항층(122)과 연결되는 제4 단자(134)를 확인할 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 저항층(121) 및 상기 제2 저항층(122)은 베이스 기재(110)의 제1 면에 배치된다. 상기 제1 단자(131)는 베이스 기재(110)의 일 단부에서 제1 저항층(121)의 일측을 감싸는 형태로 상기 제1 저항층(121)과 연결되고, 상기 제2 단자(132)는 베이스 기재(110)의 타 단부에서 제2 저항층(122)의 일측을 감싸는 형태로 상기 제1 저항층(122)과 연결된다. 또한, 상기 제3 단자(133)는 제1 저항층(121)의 타측과 연결되고, 상기 제4 단자(134)는 제2 저항층(122)의 타측과 연결된다.
이하, 상기 제1 내지 제4 단자(131, 132, 133, 134)의 실시 예를 구체적으로 살핀다.
예를 들어, 상기 제1 단자(131)는 제1 내부전극(131a) 및 제1 외부전극(131b)을 포함할 수 있다. 마찬가지로, 제2 단자(132)는 제2 내부전극(132a) 및 제2 외부전극(132b)을 포함하고, 제3 단자(133)는 제3 내부전극(133a) 및 제3 외부전극(133b)을 포함하며, 제4 단자(134)는 제4 내부전극(134a) 및 제4 외부전극(134b)을 포함할 수 있다.
상기 제1 내부전극(131a) 및 제2 내부전극(132a)은 베이스 기재(110)의 양 단부에 배치된다. 또한, 제3 내부전극(133a)은 제1 단자(131) 및 제2 단자(132)의 사이에서 제1 저항층(121) 상에 배치되고, 제4 내부전극(134a)은 제1 단자(131) 및 제2 단자(132)의 사이에서 제2 저항층(122) 상에 배치된다.
또한, 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)은 상기 제1 내지 제4 내부전극(131a, 132a, 133a, 134a) 상에 각각 배치될 수 있다. 즉, 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)은 상기 제1 내지 제3 내부전극(131a, 132a, 133a, 134a) 표면의 적어도 일부 영역을 각각 덮는다.
예를 들어, 상기 제1 내부전극(131a)은 제1 시드전극(131a1) 및 제1 이면전극(131a2)을 포함한다. 마찬가지로, 상기 제2 내부전극(132a)은 제1 시드전극(132a1) 및 제1 이면전극(132a2)을 포함한다.
상기 제1 시드전극(131a1) 및 제2 시드전극(132a1)은 각각 제1 저항층(121) 및 제2 저항층(122) 상에 배치되고, 제1 이면전극(131a2) 및 제2 이면전극(132a2)은 베이스 기재(110)의 제1 면과 마주보는 제2 면에 배치된다. 이 때, 상기 제1 시드전극(131a1)은 상기 제1 이면전극(131a2)과 대향하고, 상기 제2 시드전극(132a1)은 상기 제2 이면전극(132a2)과 대향할 수 있다.
또한, 상기 제1 내부전극(131a)은 제1 측면전극(131a3)을 더 포함할 수 있고, 제2 내부전극(132a)은 제2 측면전극(132a3)을 더 포함할 수 있다.
상기 제1 및 제2 측면전극(131a3, 132a3)은 베이스 기재(110), 제1 저항층(121), 제2 저항층(122), 제1 및 제2 시드전극(131a1, 132a1), 제1 및 제2 이면전극(131a2, 132a2)이 배치되어 형성된 적층체의 양 단면에 배치될 수 있다.
즉, 상기 제1 측면전극(131a3)은 제1 시드전극(131a1) 및 제1 이면전극(131a2)과 연결되도록 배치되고, 제2 측면전극(132a3)은 제2 시드전극(132a1)과 제2 이면전극(132a2)과 연결되도록 배치될 수 있다. 상기 제1 내부전극(131a)이 제1 측면전극(131a3)을 포함하고, 제2 내부전극(132a)이 제2 측면전극(132a3)을 포함하는 경우 상기 제1 및 제2 측면전극(131a3, 132a3) 상에도 각각 제1 및 제2 외부전극(131b, 132b)이 형성될 수 있다.
상기 제1 내지 제4 내부전극(131a, 132a, 133a, 134a)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 내지 제4 내부전극(131a, 132a, 133a, 134a)은 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)을 위한 도금공정의 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
또한, 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)은 상기 제1 내지 제4 내부전극(131a, 132a, 133a, 134a) 상에 도금공정에 의해 형성될 수 있다. 한편, 제1 내지 제3 외부전극(131b, 132b, 133b)은 보호층(140)을 형성한 뒤에 형성될 수 있다.
상기 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)은 니켈(Ni), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 내지 제4 외부전극(131b, 132b, 133b, 134b)은 Ni 도금층과 Sn 도금층의 이중층을 포함할 수 있고, Cu 도금층을 더 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다. Cu 도금층은 상기 내부전극의 전도성을 개선할 수 있다.
또한, 상기 보호층(140)은 실리콘(SiO2)이나 글래스(glass) 또는 폴리머(polymer) 재료를 포함할 수 있다.
특정 예에서, 상기 보호층(150)은 글래스인 제1 보호층과 폴리머인 제2 보호층으로 구성될 수 있다. 필요에 따라, 제1 보호층은 트리밍 공정 전에 형성되어 트리밍(trimming) 공정시 제1 저항층(121) 및 제2 저항층(122)에 크랙(clack)이 발생하는 것을 방지할 수 있고, 제2 보호층은 트리밍(trimming) 공정 후에 형성되어 상기 제1 저항층(121) 및 제2 저항층(122)을 보호할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 단면도이다. 도 3에 도시한 칩 저항 소자와 비교하여, 도 5에 도시한 저항소자의 제3 단자(133')는 제3 단자(133')의 제3 내부전극(133a')이 제1 저항층(121)의 일 측부를 덮도록 형성된다. 이를 통해, 제3 내부전극(133a')과 제1 저항층(121)은 접촉 면적이 극대화 된다. 마찬가지로, 제1 내부전극(131a)은 제1 저항층(121)의 타 측부를 덮도록 형성될 수 있고, 제2 내부전극(132a)은 제2 저항층(122)의 일 측부를 덮도록 형성될 수 있고, 제4 내부전극(134a, 도 4)은 제2 저항층(122)의 타 측부를 덮도록 형성될 수 있다. 이와 같이, 제1 내지 제4 단자(131, 132, 133, 134)는 다양한 형태로 변형이 가능하다.
도 6은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다. 도 6을 참조하면, 본 실시 예의 칩 저항 소자(200)는 베이스 기재(210), 제1 내지 제4 단자(231, 232, 233, 234), 및 보호층(240)을 포함한다. 도 1에 도시한 칩 저항 소자(100)와 비교하여, 도 6의 칩 저항 소자(200)는 상기 베이스 기재(210)의 상기 제1 면 및 제2 면 사이에 위치한 제1 측면을 따라 상기 제2 면까지 연장되어 배치된 제3 단자(233)를 포함하고, 상기 제1 측면과 대향하는 제2 측면을 따라 상기 제2 면까지 연장되어 배치되는 제4 단자(234)를 포함한다.
제1 저항층, 제2 저항층, 및 제1 내지 제4 단자(231, 232, 233, 234)의 구체적인 실시 예는 앞선 실시 예로부터 이해될 수 있으므로 중복되는 설명은 생략한다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다. 본 실시 예의 칩 저항 소자(200')는 베이스 기재(210), 제1 내지 제4 단자(231, 232, 233', 234'), 및 보호층(240)을 포함한다. 도 6에 도시한 칩 저항 소자(200)와 비교하여, 도 7의 칩 저항 소자(200')베이스 기재(210)의 두 측면에는 제1 홈(G1) 및 제2 홈(G2)이 형성될 수 있다. 제3 단자(233')는 상기 제1 측면에 형성된 제1 홈(G1)을 따라 연장되어 배치되고, 제4 단자(234')는 상기 제2 측면에 형성된 제2 홈(G2)을 따라 연장되어 배치될 수 있다. 따라서, 상기 제3 단자(233') 및 상기 제4 단자(234')의 연장된 부분 중 측면에 형성된 부분은 상기 제1 홈(G1) 및 상기 제2 홈(G2)의 표면 형상에 대응하는 오목한 형상을 가질 수 있다. 이러한 제3 단자(233') 및 제4 단자(234')의 형상은 솔더 퍼짐과 같은 실장시 발생하는 불량을 방지할 수 있다.
제1 저항층, 제2 저항층, 및 제1 내지 제4 단자(231, 232, 233', 234')의 구체적인 실시 예는 앞선 실시 예로부터 이해될 수 있으므로 중복되는 설명은 생략한다.
도 8은 도1에 도시된 칩 저항 소자가 실장된 기판을 갖는 칩 저항 소자 어셈블리의 일 실시 예를 나타내는 사시도이다.
도 8을 참조하면, 본 실시형태에 따른 칩 저항 소자 어셈블리(10)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로기판(11)을 포함한다.
상기 회로기판(11)은 저항 소자의 실장 영역에 제1 내지 제4 전극패드(12, 13, 14, 15)를 포함한다. 상기 제1 내지 제4 전극패드(12, 13, 14, 15)는 상기 회로기판(11)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
상기 저항 소자는 베이스 기재(110)와, 상기 베이스 기재(110)의 제1 면에 서로 분리되어 배치된 제1 저항층 및 제2 저항층, 베이스 기재(110)의 양 단부에 배치되고 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자, 및 상기 제1 단자(131) 및 상기 제2 단자(132)의 사이에 배치되고 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자(133) 및 제4 단자를 포함한다.
상기 저항 소자(100)는 도 1 내지 도 5를 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 내지 제4 전극패드(12, 13, 14, 15)는 회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(16)에 의해 저항 소자(100)의 제1 내지 제4 단자와 각각 연결될 수 있다.
여기서, 제1 전극패드(12) 및 제2 전극패드(13)는 신호 배선에 연결될 수 있고, 제3 전극패드(14) 및 제4 전극패드(15)에는 풀업 전압 또는 풀다운 전압이 인가될 수 있다. 예를 들어, 제3 전극패드(14)에 풀업 전압이 인가되고, 제4 전극패드(15)에 풀다운 전압이 인가되는 경우, 칩 저항 소자(100)는 제1 전극패드(12)에 연결된 신호 배선에 대하여 풀업 저항 소자의 역할을 가질 수 있고, 이와 독립적으로 제2 전극패드(13)에 연결된 신호 배선에 대하여 풀다운 저항 소자의 역할을 가질 수 있다.
반면, 도 9에 도시된 바와 같이, 제3 전극패드(14')는 칩 저항 소자(100)의 제3 단자(133) 및 제4 단자와 함께 연결되도록 설계될 수 있다. 예를 들어, 제3 전극패드(14')에 풀업 전압이 인가되는 경우 칩 저항 소자(100)는 제1 전극패드(12) 및 제2 전극패드(14)에 연결된 신호 배선에 대하여 풀업 저항으로 동작할 것이다.
이에 따라, 본 발명의 칩 저항 소자 어셈블리는 동일한 칩 저항 소자를 이용하여 다양한 역할을 하는 회로를 제공할 수 있으므로, 회로의 집적도를 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 저항 소자
110, 210: 베이스 기재
121: 제1 저항층
122: 제2 저항층
131, 231, 132, 232, 133, 233, 134, 244: 제1 내지 제4 단자
140: 보호층
10: 저항 소자 실장 기판
11: 회로기판
12, 13, 14, 15: 제1 내지 제4 전극패드
16: 솔더

Claims (11)

  1. 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재;
    상기 베이스 기재의 제1 면에서 서로 분리되어 배치되는 제1 저항층 및 제2 저항층;
    상기 베이스 기재의 양 단부에 배치되고, 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자; 및
    상기 제1 단자 및 상기 제2 단자의 사이에 배치되고, 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자 및 제4 단자
    를 포함하는 칩 저항 소자.
  2. 제1항에 있어서,
    상기 제1 저항층은 상기 제1 단자로부터 연장되어 상기 제3 단자와 연결되는 부분이 돌출된 형태로 배치되고,
    상기 제2 저항층은 상기 제2 단자로부터 연장되어 상기 제4 단자와 연결되는 부분이 돌출된 형태로 배치되는 칩 저항 소자.
  3. 제1항에 있어서,
    상기 제3 단자는 상기 제1 저항층의 타측을 덮고, 상기 제4 단자는 상기 제2 저항층의 타측을 덮는 칩 저항 소자.
  4. 제1항에 있어서,
    상기 제1 단자와 상기 제3 단자 간의 저항값과 상기 제2 단자와 상기 제4 단자 간의 저항값은 서로 상이한 칩 저항 소자.
  5. 제1항에 있어서,
    상기 제1 저항층 및 상기 제2 저항층의 표면에 배치되고, 상기 제3 단자 및 제4 단자의 사이에 배치되는 보호층을 더 포함하는 칩 저항 소자.
  6. 제1항에 있어서,
    상기 제1 내지 제3 단자는 각각 상기 베이스 기재의 상에 배치된 제1 내지 제3 내부전극, 상기 제1 내지 제3 내부전극 상에 배치된 제1 내지 제3 외부전극을 포함하는 칩 저항 소자.
  7. 제1항에 있어서,
    상기 제3 단자는 상기 베이스 기재의 상기 제1 면 및 제2 면 사이에 위치한 제1 측면을 따라 상기 제2 면까지 연장되어 배치되고,
    상기 제4 단자는 상기 제1 측면과 대향하는 제2 측면을 따라 상기 제2 면까지 연장되어 배치되는 칩 저항 소자.
  8. 제7항에 있어서,
    상기 제3 단자는 상기 제1 측면에 형성된 제1 홈을 따라 연장되어 배치되고,
    상기 제4 단자는 상기 제2 측면에 형성된 제2 홈을 따라 연장되어 배치되는 칩 저항 소자.
  9. 복수의 전극패드를 갖는 회로기판; 및
    상기 회로기판에 배치되어 상기 복수의 전극패드에 연결된 칩 저항 소자를 포함하고, 상기 칩 저항 소자는,
    베이스 기재의 제1 면에서 서로 분리되어 배치되는 제1 저항층 및 제2 저항층, 상기 베이스 기재의 양 단부에 배치되고 상기 제1 저항층의 일측 및 상기 제2 저항층의 일측과 각각 연결되는 제1 단자 및 제2 단자, 및 상기 제1 단자 및 상기 제2 단자의 사이에 배치되고 상기 제1 저항층의 타측 및 상기 제2 저항층의 타측과 각각 연결되는 제3 단자 및 제4 단자
    를 포함하는 칩 저항 소자 어셈블리.
  10. 제9항에 있어서, 상기 복수의 전극패드는
    상기 제1 내지 제4 단자와 각각 연결되는 제1 내지 제4 전극패드를 포함하는 칩 저항 소자 어셈블리.
  11. 제9항에 있어서, 상기 복수의 전극패드는
    상기 제1 단자 및 제2 단자와 각각 연결되는 제1 전극패드 및 제2 전극패드; 및
    상기 제3 단자 및 상기 제4 단자와 연결되는 제3 전극패드
    를 포함하는 칩 저항 소자 어셈블리.
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