KR102527713B1

KR102527713B1 - 저항 소자 및 저항 소자 어셈블리

Info

Publication number: KR102527713B1
Application number: KR1020160118386A
Authority: KR
Inventors: 박광현; 김해인
Original assignee: 삼성전기주식회사
Priority date: 2016-08-30
Filing date: 2016-09-13
Publication date: 2023-05-03
Also published as: KR20180025067A

Abstract

본 발명의 일 실시 예에 따른 저항 소자는 서로 대향하는 제1 면 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 저항층; 상기 베이스 기재의 양 단부에 각각 배치되고, 상기 저항층의 양 측에 각각 연결된 제1 단자 및 제2 단자; 상기 베이스 기재의 제2 면에서 상기 제1 단자와 상기 제2 단자의 사이에 배치되고 상기 제1 단자 및 상기 제2 단자와 이격된 제3 단자; 상기 제1 단자와 상기 제3 단자를 연결하고, 상기 제2 단자와 상기 제3 단자를 연결하는 ESD 방지부재를 포함한다.

Description

저항 소자 및 저항 소자 어셈블리{RESISTOR ELEMENT AND RESISTOR ELEMENT ASSEMBLY}

본 발명은 저항 소자 및 저항 소자 어셈블리에 관한 것이다.

디지털화 및 고속화되는 전자기기들은 외부로부터의 자극에 민감하여 외부 노이즈에 의해 신호 왜곡이 발생할 수 있고, 회로가 파손될 수도 있다.

특히, 스마트폰, 태블릿 PC등의 휴대용 전자기기는 수시로 정전기 방전(ESD: Electrostatic Discharge)이나 전자파와 같은 외부 충격에 노출되어 사용된다.

한편, 칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 할 수 있다.

저항 소자를 사용한 회로 설계에서 저항이 ESD와 같은 이상 과전압에 의해 파손(단락)이 발생되는 경우, 전원의 모든 전류가 IC에 흘러, 회로에 2차 피해가 가는 경우가 발생할 수 있다.

이와 같은 현상을 방지하기 위해서는 회로 설계 시, 복수의 저항을 사용하여 회로를 설계하는 경우를 고려해 볼 수 있다. 그러나, 이와 같은 회로 설계는 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.

특히, 점차 소형화 및 정밀화되고 있는 휴대용 전자기기의 경우, 상술한 바와 같이 회로의 안정성을 위해 기판의 공간 사용이 늘어나는 것은 바람직하지 않으므로, 과전압에 의한 파손을 효과적으로 방지하는 대책이 필요하다.

한국등록특허공보 제10-1004724호 일본특허공보 제5292728호

본 발명의 일 예에 따르면, 안티-서지(anti-surge)성능, 즉 과전압에 대한 내구성이 개선된 저항 소자 및 저항 소자 어셈블리가 제공될 수 있다.

본 발명의 일 예의 저항 소자는 서로 대향하는 제1 면 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 저항층; 상기 베이스 기재의 양 단부에 각각 배치되고, 상기 저항층의 양 측에 각각 연결된 제1 단자 및 제2 단자; 상기 베이스 기재의 제2 면에서 상기 제1 단자와 상기 제2 단자의 사이에 배치되고 상기 제1 단자 및 상기 제2 단자와 이격된 제3 단자; 상기 제1 단자와 상기 제3 단자를 연결하고, 상기 제2 단자와 상기 제3 단자를 연결하는 ESD 방지부재를 포함한다.

또한, 본 발명의 일 예의 저항 소자 어셈블리는 상기 회로기판에 배치되어 상기 복수의 전극패드에 전기적으로 연결된 저항 소자를 포함하고, 상기 저항 소자는, 서로 대향하는 제1 면 및 제2 면을 가지는 베이스 기재와, 상기 베이스 기재의 제1 면에 배치된 저항층과, 상기 베이스 기재의 양 단부에 배치되고 상기 저항층의 양 측에 각각 연결된 제1 단자 및 제2 단자와, 상기 베이스 기재의 제2 면에서 상기 제1 단자 및 제2 단자의 사이에 배치되고 상기 제1 단자 및 제2 단자와 이격된 제3 단자, 및 상기 제1 단자 및 제3 단자를 연결하고 상기 제2 단자와 제3 단자를 연결하는 ESD 방지부재를 포함한다.

본 발명의 일 실시 예에 따른 저항 소자 및 저항 소자 어셈블리는 과전압에 의한 전기 에너지를 저항체, 즉 저항층이 연결된 단자가 아닌 별개의 단자로 우회시키므로, 저항 소자 자체의 피로누적이 최소화되는 효과를 갖는다.

또한, 저항 소자를 통해 회로로 전달되는 과전압에 의한 전기 에너지가 최소화되는 효과를 갖는다.

도 1은 본 발명의 일 예의 저항 소자를 나타내는 사시도이다.
도 2는 다른 시점에서 바라본 도 1의 저항 소자를 나타내는 사시도이다.
도 3은 도 1의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다.
도 5는 도 3의 영역 S를 나타내는 확대도 및 ESD 방지부재를 전자현미경으로 촬영한 사진이다.
도 6는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이다.
도 7은 도 6의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 형태들을 설명한다.

본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.

첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.

도 1은 본 발명의 일 예의 저항 소자를 나타내는 사시도이고, 도 2는 다른 시점에서 바라본 도 1의 저항 소자를 나타내는 사시도이며, 도 3은 도 1의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120), 제1 내지 제3 단자(131, 132, 133), 및 ESD 방지부재(141, 142)를 포함한다.

상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보할 수 있다. 이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 서로 대향하는 제1 면 및 제2 면을 가지고 각 면의 형상이 직사각형인 얇은 판형으로 구성될 수 있다.

또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성될 수 있고, 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.

예를 들어, 상기 베이스 기재(110)는 알루미나(Al₂O₃)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 베이스 기재(110)는 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.

저항층(120)은 상기 베이스 기재(110)의 일면에 배치된다. 상기 저항층(120)은 서로 이격된 제1 단자(131) 및 제2 단자(132) 사이에 배치되고, 상기 제1 및 제2 단자(131, 132)와 연결되어 저항 요소로 사용될 수 있다.

도 1에 도시된 바와 같이, 상기 제1 및 제2 단자(131, 132)는 상기 베이스 기재(110)의 양 단부에 배치되어 상기 저항층(120)의 양측에 연결될 수 있다.

예를 들어, 저항층(120)은 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.

또한, 상기 저항층(120)은 트리밍(trimming) 공정에 의해 저항값이 결정될 수 있다. 트리밍 공정이란 저항층을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해 미세 커팅(cutting) 등을 통한 부분적 제거 공정을 일컫는다.

도 1에 도시된 바와 같이, 저항층(120)은 트리밍 공정에 의해 제거된 영역(121)을 포함할 수 있다.

한편, 저항층(120)의 표면에는 보호층(150)이 배치될 수 있다. 상기 보호층(150)은 상기 제1 및 제2 단자(131, 132) 사이에 배치될 수 있고, 저항층(120)이 외부로 노출되지 않도록 하고, 저항층(120)을 외부 충격으로부터 보호한다. 예를 들어, 상기 보호층(150)은 실리콘(SiO₂)이나 글래스(glass) 또는 폴리머(polymer) 재료를 포함할 수 있다.

특정 예에서, 상기 보호층(150)은 글래스인 제1 보호층(151)과 폴리머인 제2 보호층(152)으로 구성될 수 있다. 필요에 따라, 제1 보호층(151)은 트리밍 공정 전에 형성되어 트리밍(trimming) 공정시 저항층(120)에 크랙(clack)이 발생하는 것을 방지할 수 있고, 제2 보호층(152)은 트리밍(trimming) 공정 후에 형성되어 상기 저항층(120)을 보호할 수 있다.

상기 보호층(150)이 저항층(120) 상에 배치되더라도 제1 및 제2 단자(131, 132)가 보호층(150)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제2 단자(131, 132)와 회로기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.

도 2에 도시된 바와 같이, 제3 단자(133)는 저항층(120)이 배치된 베이스 기재의 제 1면과 대향하는 제2 면 상에 배치된다. 제3 단자(133)는 제1 및 제2 단자(131, 132) 사이에서 제1 및 제2 단자(131, 132)와 이격되어 배치된다.

즉, 제1 내지 제3 단자(131, 132, 133)는 베이스 기재(110)의 제2 면 측으로 봤을 때, 서로 분리된 형태를 가지도록 배치된다.

도 3에 도시된 바와 같이, ESD 방지부재는 제1 ESD 방지부재(141) 및 제2 ESD 방지부재(142)를 포함할 수 있고, 상기 제1 ESD 방지부재(141) 및 제2 ESD 방지부재(142)는 서로 이격되어 배치될 수 있다. 이때, 상기 제3 단자(133)는 제1 ESD 방지부재(141) 및 제2 ESD 방지부재(142)가 이격된 공간으로 노출되어 형성된다

또한, 상기 ESD 방지부재는 제1 내지 제3 단자(131, 132, 133)를 서로 연결하도록 배치된다. 즉, 제1 ESD 방지부재(141)는 제1 단자(131) 및 제3 단자(133)를 서로 연결하고, 제2 ESD 방지부재(142)는 제2 단자(132) 및 제3 단자(133)를 서로 연결한다.

예를 들어, 상기 ESD 방지부재(141, 142)는 제1 내지 제3 단자(131, 132, 133) 사이의 간극(G1, G2)을 채우도록 배치될 수 있다. 즉, 제1 ESD 방지부재(141)는 제1 단자(131) 및 제3 단자(133) 사이의 간극(G1)을 채우고, 제1 단자(131) 및 제3 단자(133)를 서로 연결할 수 있다. 또한, 제2 ESD 방지부재(142)는 제2 단자(132) 및 제3 단자(133)사이의 간극(G2)을 채우고, 제2 단자(132) 및 제3 단자(133)를 서로 연결할 수 있다.

예를 들어, 상기 제1 ESD 방지부재(141)는 상기 제1 단자(131)의 일 단부 및 제3 단자(133)의 일 단부를 덮을 수 있다. 또한, 상기 제2 ESD 방지부재(142)는 제2 단자(132)의 일 단부 및 제3 단자(133)의 타 단부를 덮을 수 있다.

상기 제1 ESD 방지부재(141) 및 제2 ESD 방지부재(142)는 평소에는 절연성을 가지나, 정전기 방전과 같은 과전압이 인가되면 전기가 흐를 수 있어, 제3 단자(133)로 과전압에 의한 전기 에너지를 방출할 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 저항 소자(100)는 제1 단자(131) 또는 제2 단자(132)에 인가된 과전압에 의한 전기 에너지를 1 ESD 방지부재(141) 및 제2 ESD 방지부재(142)를 통해 제3 단자(133)로 우회하여 전달할 수 있다.

한편, 상기 제1 및 제2 ESD 방지부재(141, 142)의 표면에는 코팅층(160)이 배치될 수 있다. 상기 코팅층(160)은 상기 제1 및 제2 ESD 방지부재(141, 142)가 외부로 노출되지 않도록 하고, 제1 및 제2 ESD 방지부재(141, 142)를 외부 충격으로부터 보호한다.

예를 들어, 상기 코팅층(160)은 상기 보호층(150)과 유사하게 실리콘(SiO₂)이나 글라스(glass) 또는 폴리머(polymer) 재료를 포함할 수 있다.

상기 코팅층(160)이 제1 및 제2 ESD 방지부재(141, 142) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 코팅층(160)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 단자(131, 132, 133)와 회로기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.

이하, 상기 제1 내지 제3 단자(131, 132, 133)의 실시 예를 구체적으로 살핀다.

예를 들어, 상기 제1 단자(131)는 제1 내부전극(131a) 및 제1 외부전극(131b)을 포함한다. 마찬가지로, 제2 단자(132)는 제2 내부전극(132a) 및 제2 외부전극(132b)을 포함하고, 제3 단자(133)는 제3 내부전극(133a) 및 제3 외부전극(133b)을 포함할 수 있다.

상기 제1 내부전극(131a) 및 제2 내부전극(132a)은 베이스 기재(110)의 양 단부에 배치된다. 또한, 제3 내부전극(133a)은 베이스 기재(110)의, 저항층(120)이 배치된 베이스 기재(110)의 제1 면과 대향하는, 제2 면에 배치된다.

또한, 상기 제1 내지 제3 외부전극(131b, 132b, 133b)은 상기 제1 내지 제3 내부전극(131a, 132a, 133a) 상에 각각 배치될 수 있다. 즉, 제1 내지 제3 외부전극(131b, 132b, 133b)은 상기 제1 내지 제3 내부전극(131a, 132a, 133a) 표면의 적어도 일부 영역을 각각 덮는다.

예를 들어, 상기 제1 내부전극(131a)은 제1 시드전극(131a1) 및 제1 이면전극(131a2)을 포함한다. 마찬가지로, 상기 제2 내부전극(132a)은 제1 시드전극(132a1) 및 제1 이면전극(132a2)을 포함한다.

상기 제1 시드전극(131a1) 및 제2 시드전극(132a1)은 베이스 기재(110)의 제1 면에 배치되고, 제1 이면전극(131a2) 및 제2 이면전극(132a2)은 베이스 기재(110)의 제1 면과 마주보는 제2 면에 배치된다. 이 때, 상기 제1 시드전극(131a1)은 상기 제1 이면전극(131a2)과 대향하고, 상기 제2 시드전극(132a1)은 상기 제2 이면전극(132a2)과 대향할 수 있다.

또한, 상기 제1 내부전극(131a)은 제1 측면전극(131a3)을 더 포함할 수 있고, 제2 내부전극(132a)은 제2 측면전극(132a3)을 더 포함할 수 있다.

상기 제1 및 제2 측면전극(131a3, 132a3)은 베이스 기재(110), 저항층(120), 제1 내지 및 제2 시드전극(131a1, 132a1), 및 제1 및 제2 이면전극(131a2, 132a2)이 배치되어 형성된 적층체의 양 단면에 배치될 수 있다.

즉, 상기 제1 측면전극(131a3)은 제1 시드전극(131a1) 및 제1 이면전극(131a2)과 연결되도록 배치되고, 제2 측면전극(132a3)은 제2 시드전극(132a1)과 제2 이면전극(132a2)과 연결되도록 배치될 수 있다. 상기 제1 내부전극(131a)이 제1 측면전극(131a3)을 포함하고, 제2 내부전극(132a)이 제2 측면전극(132a3)을 포함하는 경우 상기 제1 및 제2 측면전극(131a3, 132a3) 상에도 각각 제1 및 제2 외부전극(131b, 132b)이 형성될 수 있다.

한편, 제1 단자(131) 및 제3 단자(133) 사이의 간극(G1)은 제1 시드전극(131a1) 및 제3 내부전극(133a)이 서로 이격된 공간에 형성될 수 있고, 제2 단자(131) 및 제3 단자(133) 사이의 간극(G2)은 제2 시드전극(132a1) 및 제3 내부전극(133a)이 서로 이격된 공간에 형성될 수 있다.

예를 들어, 상기 간극(G1, G2)은 상기 제1 시드전극(131a1), 제2 시드전극(131a2), 및 제3 내부전극(133a) 중 적어도 하나를 레이저 커팅 방식으로 가공하여 형성될 수 있다. 이러한 경우, 상기 간극(G1, G2)의 폭이 보다 정확하게 형성될 수 있다.

상기 제1 내지 제3 내부전극(131a, 132a, 133a)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 내지 제3 내부전극(131a, 132a, 133a)은 제1 내지 제3 외부전극(131b, 132b, 133b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.

또한, 제1 내지 제3 외부전극(131b, 132b, 133b)은 상기 제1 내지 제3 내부전극(131a, 132a, 133a) 상에 도금공정에 의해 형성될 수 있다. 한편, 제1 내지 제3 외부전극(131b, 132b, 133b)은 보호층(140) 및 코팅층(160)을 형성한 뒤에 형성될 수 있다.

상기 제1 내지 제3 외부전극(131b, 132b, 133b)은 니켈(Ni), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 외부전극(131b, 132b, 133b)은 Ni 도금층과 Sn 도금층의 이중층을 포함할 수 있고, Cu 도금층을 더 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다. Cu 도금층은 상기 내부전극의 전도성을 개선할 수 있다.

도 4는 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다.

도 3에 도시한 저항 소자(100)와 비교하여, 도 4에 도시한 저항소자(100')는 제1 보강층(131a4) 및 제2 보강층(132a4)을 더 포함한다. 또한, 제3 내부전극(133a)이 제3 시드전극(133a1) 및 제3 보강층(133a2)을 포함한다.

제1 보강층(131a4)은 제1 시드전극(131a1) 상에 배치되어 제1 단자(131)의 두께를 보강할 수 있고, 제2 보강층(132a4)은 제2 시드전극(132a1) 상에 배치되어 제2 단자(132)의 두께를 보강할 수 있으며, 제3 보강층(133a2)은 제3 시드전극(133a1) 상에 배치되어 제3 단자(133)의 두께를 보강할 수 있다.

또한, 상기 코팅층(160')은 제1 내지 제3 외부전극(131b, 132b, 133b)로부터 노출되는 ESD 방지부재(141, 142)의 표면에 배치될 수 있다.

이에 따라, 제1 내지 제3 단자(131, 132, 133)의 두께가 확보되므로, 회로기판에 배치된 전극패드와의 접촉이 보다 용이하다. 또한, 1 내지 제3 단자(131, 132, 133)의 표면적이 넓어질 수 있으므로, 실장 공정시에 솔더와의 접합 면적이 확보되어 고착강도가 향상될 수 있다.

도 5는 도 3의 영역 S를 나타내는 확대도 및 ESD 방지부재를 전자현미경으로 촬영한 사진이다.

도 5를 참조하면, 제2 ESD 방지부재(142)는 제2 시드전극(131a1) 및 제3 내부전극(133a) 사이의 간극(G2)을 채우고, 상기 제2 시드전극(132a1)의 일 단부 및 제3 내부전극(133a)의 일 단부를 덮는다. 또한, 코팅층(160)은 상기 제2 ESD 방지부재(142) 상에 배치되고, 제2 ESD 방지부재(142)가 외부로 노출되지 않도록 형성될 수 있다. 예를 들어, 상기 제2 ESD 방지부재(142)가 채워지는 상기 간극(G2)의 폭(W1)은 10㎛이상일 수 있다.

간극의 폭(W1)이 10㎛보다 좁은 경우, 저항 소자에 인가된 전압이 이상 과전압이 아닌 경우에도 제3 내부전극(133a)을 포함하는 제3 단자로 전기 에너지가 우회될 수 있다.

제2 ESD 방지부재(142)를 촬영한 전자현미경 사진을 참조하면, 제2 ESD 방지부재(142)는 전도성 입자(140a), 절연성 재료(140b), 및 절연성 충전제(140c)를 포함할 수 있다. 예를 들어, 제2 ESD 방지부재(142)는 전도성 입자(140a)가 절연성 재료(140b)에 분산되고, 전도성 입자(140a)는 Cu, Ag, Ni, Au, Ti, Cr등의 도전성 금속이 될 수 있고, 절연성 재료(140b)는 폴리머 레진이 될 수 있다. 또한, 절연성 충전제(140c)는 Al2O3, ZnO 등의 세라믹 재료가 사용될 수 있다.

제2 ESD 방지부재(142)는 평소에는 부도체로 동작하다가 정전기 방전과 같은 과전압이, 예를 들어, 제2 시드전극(132a1)을 통해 인가되면 전도성 입자(140a)를 통해 통전될 수 있다.

한편, ESD 방지부재가 통전되는 기준 전압인 한계 전압은 ESD 방지부재에 포함되는 전도성 입자(140a) 및 절연성 재료(140b)의 함량을 통해 조절될 수 있다. 또한, 의도된 한계 전압을 위해 전도성 입자(140a) 및 절연성 재료(140b)의 함량 및 간극의 폭은 조절될 수 있다.

예를 들어, 제2 ESD 방지부재(142)는 혼합된 페이스트의 형태로 도포될 수 있다. 또한, 제2 ESD 방지부재(142)는 스크린 프린팅 방식 또는 디스펜싱 방식으로 도포될 수 있다. 상기 스크린 프린팅 방식으로 도포되는 경우, 제2 ESD 방지부재(142)가 형성될 위치와 대응하여 개구부가 형성된 마스크(mask)를 제2 시드전극(131a1) 및 제3 내부전극(133a) 상에 배치시킨 후, 개구부 내에 제2 ESD 방지부재(142)가 도포될 수 있다. 한편, 제2 ESD 방지부재는 인쇄된 이후에 고온에서 경화될 수 있다.

상술한 설명은 제1 시드전극(131a1, 도 3) 및 제3 내부전극(133a, 도3)사이의 간극(G1, 도3), 및 상기 간극(G1)에 채워지는 제1 ESD 방지부재(141, 도3)에 동일하게 적용될 수 있으므로, 중복되는 설명은 생략한다.

도 6는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이다.

도 7은 도 6의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다.

도6 및 도7을 참조하면, 본 실시형태에 따른 저항 소자 어셈블리(10)는, 도 1에 도시된 저항 소자(100)와 상기 저항 소자(100)가 실장된 회로기판(11)을 포함한다.

상기 회로기판(11)은 저항 소자의 실장 영역에 제1 내지 제3 전극패드(12, 13, 14)를 포함한다. 상기 제1 내지 제3 전극패드(12, 13, 14)는 상기 회로기판(11)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.

상기 저항 소자는 베이스 기재(110)와, 상기 베이스 기재(110)의 제1 면에 배치된 저항층(120)과, 베이스 기재(110)의 양 단부에 배치되고 상기 저항층(120)의 양 측에 각각 연결된 제1 및 제2 단자(131, 132)와, 상기 베이스 기재(110)의 제2 면에서 상기 제1 및 제2 단자(131, 132)의 사이에 배치되고 상기 제1 단자 및 제2 단자와 이격된 제3 단자(133), 및 상기 제1 단자(131) 및 제3 단자(133)를 연결하고, 상기 제2 단자(132) 및 제3 단자(133)를 연결하는 ESD 방지부재를 포함한다.

상기 저항 소자(100)는 도 1 내지 도 3을 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.

회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.

이 경우, 회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.

제1 내지 제3 전극패드(12, 13, 14)는 회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100)의 제1 내지 제3 단자(131, 132, 133)와 각각 연결될 수 있다. 여기서, 제3 단자(133)와 연결되는 제3 전극패드(14)는 접지(GND) 배선에 연결될 수 있다.

도 6 및 도 7에서는 제1 전극패드(12)가 제1 단자(131)와 연결되고 제2 전극패드(13)가 제2 단자(132)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(132)와 연결되고 제2 전극패드(13)가 제1 단자(131)와 연결될 수 있다.

앞서 설명한 바와 같이, 제1 단자 및 제2 단자(131, 132)는 ESD 방지 부재를 통해 제3 단자(133)로 과전압에 의한 전기 에너지를 방출할 수 있다.

따라서, 본 발명의 일 실시 예에 따른 저항 소자 어셈블리는 안티-서지(anti-surge)성능, 즉 과전압에 대한 내구성이 개선되는 효과를 갖는다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100, 100': 저항 소자
110: 베이스 기재
120: 저항층
131, 132, 133: 제1 내지 제3 단자
141, 142: ESD 방지부재
150: 코팅층
10: 저항 소자 실장 기판
11: 회로기판
12, 13, 14: 제1 내지 제3 전극패드
15: 솔더

Claims

서로 대향하는 제1 면 및 제2 면을 가지는 베이스 기재;
상기 베이스 기재의 제1 면에 배치된 저항층;
상기 베이스 기재의 양 단부에 각각 배치되고, 상기 저항층의 양 측에 각각 연결된 제1 단자 및 제2 단자;
상기 베이스 기재의 제2 면에서 상기 제1 단자와 상기 제2 단자의 사이에 배치되고 상기 제1 단자 및 상기 제2 단자와 이격된 제3 단자;
상기 베이스 기재의 제2 면에 배치되어 상기 제1 단자와 상기 제3 단자를 연결하는 제1 ESD 방지부재, 및 상기 베이스 기재의 제2 면에 상기 제1 ESD 방지부재와 이격 배치되어 상기 제2 단자와 상기 제3 단자를 연결하는 제2 ESD 방지부재; 를 포함하고,
상기 제3 단자는 상기 제1 ESD 방지부재 및 상기 제2 ESD 방지부재가 이격된 공간으로 노출된,
저항 소자.
제1항에 있어서,
상기 제1 ESD 방지부재는 상기 제1 단자와 상기 제3 단자 사이의 간극을 채우고, 상기 제2 ESD 방지부재는 상기 제2 단자와 상기 제3 단자 사이의 간극을 채우는, 저항 소자.
제1항에 있어서,
상기 제1 ESD 방지부재는 상기 제1 및 제3 단자 각각의 일 단부를 덮고,
상기 제2 ESD 방지부재는 상기 제2 단자의 일 단부 및 제3 단자의 타 단부를 덮는, 저항 소자.
삭제
제3항에 있어서,
상기 제1 ESD 방지부재 및 상기 제2 ESD 방지부재 상에 각각 배치되는 코팅층을 더 포함하는 저항 소자.
제1항에 있어서,
상기 저항층 상에 배치되고 유리(glass) 재료을 포함하는 제1 보호층; 및
상기 제1 보호층 상에 배치되고 폴리머(polymer) 재료을 포함하는 제2 보호층을 더 포함하는 저항 소자.
제2항에 있어서,
상기 제1 ESD 방지부재가 채워지는 상기 제1 단자와 제3 단자의 사이 및, 상기 제2 ESD 방지부재가 채워지는 상기 제2 단자와 제3 단자 사이의 간극의 폭은 각각 10㎛이상인 저항 소자.
제1항에 있어서,
상기 제1 및 제2 ESD 방지부재는 전도성 입자, 절연성 재료, 및 절연성 충전제가 혼합된 페이스트의 형태로 도포되는 저항 소자.
제1항에 있어서,
상기 제1 내지 제3 단자 각각은 상기 베이스 기재의 상에 배치된 내부전극, 상기 내부전극 상에 배치된 외부전극을 포함하는 저항 소자.
제1항에 있어서,
상기 제1 및 제2 ESD 방지부재는 스크린 프린팅 방식 및 디스펜싱 방식 중 하나를 이용하여 도포되는 저항 소자.
제1항에 있어서,
상기 제1 내지 제3 단자 각각은 상기 베이스 기재의 제2 면에 배치된 내부전극을 포함하고,
상기 내부전극들 각각은 스크린 프린팅 방식으로 형성되는 저항 소자.
제2항에 있어서,
상기 제1 내지 제3 단자 각각은 상기 베이스 기재의 제2 면에 배치된 내부전극을 포함하고,
상기 간극은 상기 내부전극들을 레이저 커팅 방식으로 형성함에 따라 상기 내부전극들 사이에 형성되는 저항 소자.
복수의 전극패드를 갖는 회로기판; 및
상기 회로기판에 배치되어 상기 복수의 전극패드에 전기적으로 연결된 저항 소자를 포함하고,
상기 저항 소자는, 서로 대향하는 제1 면 및 제2 면을 가지는 베이스 기재와, 상기 베이스 기재의 제1 면에 배치된 저항층과, 상기 베이스 기재의 양 단부에 배치되고 상기 저항층의 양 측에 각각 연결된 제1 단자 및 제2 단자와, 상기 베이스 기재의 제2 면에서 상기 제1 단자 및 제2 단자의 사이에 배치되고 상기 제1 단자 및 제2 단자와 이격된 제3 단자, 상기 베이스 기재의 제2 면에 배치되어 상기 제1 단자 및 제3 단자를 연결하는 제1 ESD 방지부재, 및 상기 베이스 기재의 제2 면에 상기 제1 ESD 방지부재와 이격 배치되어 상기 제2 단자와 제3 단자를 연결하는 제2 ESD 방지부재를 포함하고,
상기 제3 단자는 상기 제1 ESD 방지부재 및 상기 제2 ESD 방지부재가 이격된 공간으로 노출된,
저항 소자 어셈블리.
제13항에 있어서,
상기 제1 ESD 방지부재는 상기 제1 단자와 상기 제3 단자 사이의 간극을 채우고, 상기 제2 ESD 방지부재는 상기 제2 단자와 상기 제3 단자 사이의 간극을 채우는, 저항 소자 어셈블리.
제13항에 있어서,
상기 제1 내지 제3 단자 각각은 상기 베이스 기재의 상에 배치된 제1 내지 제3 내부전극, 상기 제1 및 제3 내부전극 상에 배치된 제1 내지 제3 외부전극을 포함하는 저항 소자 어셈블리.
제13항에 있어서,
상기 제3 단자는 접지에 연결되고, 상기 제1 및 제2 ESD 방지부재는 상기 제3 단자를 통해 접지로 연결되는 저항 소자 어셈블리.