KR101670140B1 - 저항 소자, 그 제조방법 및 저항 소자의 실장 기판 - Google Patents

저항 소자, 그 제조방법 및 저항 소자의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 베이스 기재, 상기 베이스 기재의 일면에 배치되는 저항층, 상기 저항층 상에 이격되어 배치된 제1 전극층 및 제2 전극층, 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 제3 전극층 및 상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층을 포함하는 저항 소자를 제공한다.

Description

저항 소자, 그 제조방법 및 저항 소자의 실장 기판{Resistor element, manufacturing method of the same ans board having the same mounted thereon}
본 발명은 저항 소자, 그 제조방법 및 저항 소자의 실장기판에 관한 것이다.
칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.
저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(단락)이 발생되는 경우, 전원의 모든 전류가 IC에 흘러, 회로에 2차 피해가 가는 경우가 발생할 수 있다.
이와 같은 현상을 방지하기 위해서는 회로 설계 시, 복수의 저항을 사용하여 회로를 설계하는 경우를 고려해 볼 수 있다. 그러나, 이와 같은 회로 설계는 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.
특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 바와 같이 회로의 안정성을 위해 기판의 공간 사용이 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 회로에 흐르는 전류를 조절할 수 있는 저항 소자에 대한 연구가 필요한 실정이다.
한국공개특허 제10-2013-0070682호
본 발명의 일 실시형태의 목적은 저항 소자, 그 제조방법 및 저항 소자의 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태는 저항층 상에 배치된 제1 및 제2 전극층 및 상기 제1 및 제2 전극층 사이에 배치된 제3 전극층을 포함하며, 상기 제3 전극층이 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖도록 하여 상기 제1 내지 제3 전극층을 각각 포함하는 제1 내지 제3 단자의 두께 편차를 개선한 저항 소자를 제공한다.
본 발명의 일 실시형태에 의하면 상기 제3 전극층 상에 배치된 제3 도금층은 상기 제1 및 제2 전극층 상에 각각 배치되는 제1 및 제2 도금층 보다 얇은 두께를 가질 수 있다.
본 발명의 일 실시형태에 의하면 상기 제3 전극층은 2개 이상의 층으로 이루어질 수 있다.
본 발명의 다른 일 실시형태에 의하면, 베이스 기재 상에 저항층을 형성하는 단계, 상기 저항층 상에 제3 전극층이 제1 및 제2 전극층보다 두꺼운 두께를 갖도록 제1 내지 제3 전극층을 형성하는 단계 및 제1 내지 제3 전극층 상에 도금층을 형성하는 단계를 포함하여 단자의 두께를 편차를 감소시킨 저항 소자의 제조방법을 제공한다.
본 발명의 또 다른 일 실시형태에 의하면, 저항 소자 및 상기 저항 소자가 실장되는 회로기판을 포함하는 저항 소자의 실장 기판을 제공하며, 상기 저항 소자는 본 발명의 일 실시형태에 따른 저항 소자로 기판 실장 시 회로기판에 배치된 전극 패드와 단자와의 연결성이 향상된 저항 소자의 실장기판을 제공한다.
본 발명의 일 실시형태에 의하면, 기판 실장 시 공간 효율이 우수하고 회로기판과의 안정적인 연결이 가능한 저항 소자, 그 제조방법 및 저항 소자의 실장기판을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 변형예에 따른 저항 소자를 나타내는 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 저항 소자의 실장기판을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
도 7은 비교예에 따른 저항소자의 실장기판을 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 저항 소자(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120) 및 제1 내지 제3 단자(131, 132, 133)를 포함한다.
상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 알루미늄 기판 또는 절연 기판 등을 사용할 수 있다.
이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 되어 절연된 알루미나 재질로 형성될 수 있다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.
상기 저항층(120)은 상기 베이스 기재의 일면에 배치되는 것으로 제1 및 제2 전극과 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 전극층과 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 제2 저항부는 도 2에 도시된 바와 같이 일체로 형성될 수 있다.
본 발명의 일 실시형태에 따른 저항 소자(100)에서 제1 및 제2 저항부는, 트리밍(trimming)을 통해 결정된 제1 및 제2 저항부 중 어느 하나의 저항값에 따라 나머지 하나의 저항부를 연속적으로 트리밍하여 나머지 하나의 저항부의 저항값을 결정할 수 있다.
트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.
본 발명의 일 실시형태에 의하면, 단품 저항 2개를 사용하거나 어레이 저항을 사용할 때보다 저항값의 오차를 줄일 수 있다.
이에 제한되는 것은 아니나, 상기 저항층(120)은 주성분으로 Ag, Pd, Cu, Ni, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 등을 포함할 수 있으며 필요한 저항값에 따라 다양한 재료를 포함할 수 있다.
상기 제1 내지 제3 단자(131, 132, 133)는 저항층(120) 상에 배치되는 제1 내지 제3 전극층(131a, 132a, 133a)을 각각 포함하며, 상기 제1 내지 제3 전극층 상에 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 포함한다.
예를 들어, 도 2에 도시된 바와 같이 제1 단자(131)는 제1 전극층(131a) 및 제1 도금층(131b)을 포함하고, 제2 단자(132)는 제2 전극층(132a) 및 제2 도금층(132b)을 포함하며, 제3 단자(133)는 제3 전극층(133a) 및 제3 도금층(133b)을 포함한다.
상기 제1 내지 제3 전극층(131a, 132a, 133a)은 상기 저항층(120)의 일면에 서로 이격되어 배치되며, 상기 제3 전극층(133a)은 제1 전극층(131a) 및 제2 전극층(132a) 사이에 배치된다.
본 발명의 일 실시형태에 의하면, 상대적으로 도금층이 얇게 형성되는 제3 전극층(133a)의 두께(t2)를 제1 및 제2 전극층(131a, 132a)의 두께(t2)보다 두껍게 형성한다.
본 발명의 일 실시형태와 같이, 제3 전극층(133a)을 가장 두껍게 형성함으로써, 전극층 및 도금층을 포함하는 제1 내지 제3 단자부(131, 132, 133)의 전체 두께를 균일하게 형성할 수 있다.
이에 제한되는 것은 아니나, 상기 제1 내지 제3 전극층(131a, 132a, 133a)은 상기 저항층 상에 도전성의 전극 형성을 위한 도전성 페이스트를 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.
상기 제1 내지 제3 전극층(131a, 132a, 133a)은 전술한 저항체와는 다른 재질로 형성될 수 있으며, 예를 들어 구리, 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항체와 같은 성분을 이용할 수도 있다.
본 발명의 일 실시형태에 의하면 상기 제3 전극층(133a)은 제1 및 제2 전극층(131a, 132a) 보다 많은 양의 페이스트를 도포하여 두껍게 형성할 수 있다.
또는 본 발명의 일 실시형태의 변형예인 도 3에 도시된 바와 같이 제3 전극층(133a)을 2개 이상의 층(133a', 133a'')으로 구성하여 제3 전극층(133a)의 두께(t2)를 제1 및 제2 전극층(131a, 132a)의 두께(t1) 보다 두껍게 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 일체로 형성된 하나의 저항층(120)이 제1 저항부와 제2 저항부를 포함함으로써, 제1 저항부와 제2 저항부를 별도로 형성한 경우에 비해 공간 효율을 향상시킬 수 있다.
상기 제1 저항부는 제1 단자(131)와 제3 단자(133) 사이에 형성되며, 상기 제2 저항부는 제2 단자(132)와 제3 단자(133) 사이에 형성되어, 회로로 흐르는 전류는 조절하는 부분으로, 제1 저항부 및 제2 저항부는 제3 단자(133)를 공동 단자로 사용할 수 있다.
기판에 형성되는 회로는 전류를 조절하기 위해 저항을 사용할 수 있으며, 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 회로가 손상되는 것을 방지하기 위해 2개 이상의 저항 소자를 사용하거나 각각의 저항부가 독립된 한쌍의 단자와 연결되는 어레이(array) 저항을 사용할 수 있다. 다만, 2개 이상의 저항 소자를 사용하거나 종래의 어레이 저항을 사용하는 경우 실장 공간이 늘어나는 문제가 발생할 수 있다.
본 발명의 일 실시형태에 의하면, 하나의 저항 소자(100)가 3개의 단자(131, 132, 133) 및 2개의 단자 사이에 배치되는 2개의 저항부를 포함함으로써, 하나의 저항부를 포함하는 저항 소자를 2개 사용하는 경우 또는 각각의 저항부가 독립된 한쌍의 단자와 연결되는 어레이형 저항에 비해 저항 소자가 배치되는 기판의 공간을 줄여 공간 효율을 향상시킬 수 있으며, 저항 소자가 사용되는 기기의 소형화 및 정밀화를 구현할 수 있다.
또한, 본 발명의 일 실시형태에 따른 저항 소자(100)는 베이스 기재(110)의 일면에 저항층(120)을 먼저 형성 한 다음 상기 저항층(120) 상에 제1 내지 제3 전극층(131a, 132a, 133a)을 형성하여 제1 내지 제3 단자(131, 132, 133)를 형성함으로써, 베이스 기재 상에 전극층을 먼저 형성한 다음 전극층과 오버랩되도록 저항층을 형성한 경우에 비하여 저항층의 면적을 증가시킬 수 있다.
본 발명의 일 실시형태에 의하면, 저항층(120) 면적의 증가로 저항 소자(100)의 파워를 증가시킬 수 있으며 저항층(120) 상에 전극층(131a, 132a, 133a)을 배치함으로써, 저항층(120)과 제1 내지 제3 전극층(131a, 132a, 133a) 각각의 오버랩 면적을 일정하게 할 수 있어 저항 값 산포(불균일)를 개선할 수 있다.
본 발명의 일 실시형태에 의하면, 선택적으로 상기 제1 및 제2 전극층(131a, 132a)과 대향하도록 상기 베이스 기재의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치될 수 있다. 상기와 같이 베이스 기재(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치되는 경우, 제1 및 제2 전극층(131a, 132a)과 제1 및 제2 이면전극(131d, 132d)은 소성 공정에서 시 저항체(110)가 베이스 기재에 미치는 힘을 상쇄하여 저항체에 의해 베이스 기재가 휘는 현상을 방지할 수 있다.
이에 제한되는 것은 아니나, 상기 제1 및 제2 이면 전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 상기 베이스 기재(110), 저항층(120) 및 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 전극층과 각각 연결되는 한쌍의 측면 전극(131c, 132c)이 배치될 수 있다.
상기 적층체는 선택적으로, 상술한 제1 및 제2 이면 전극(131d, 132d)을 포함할 수 있다.
상기 적층체가 상기 제1 및 제2 이면 전극(131d, 132d)을 포함하는 경우, 상기 한쌍의 측면 전극(131c, 132c)은 제1 전극층(131a)과 제1 이면전극(132d) 및 제2 전극층(132a)과 제2 이면전극(132d)이 각각 연결되도록 배치될 수 있다.
상기 한쌍의 측면 전극(131c, 132c)은 상기 적층체의 단면에 측면 전(131c, 132c)극을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 의하면, 상기 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되지 않은 저항층의 표면에는 저항층을 외부 충격으로부터 보호하기 위한 보호층(140)이 배치될 수 있다.
이에 제한되는 것은 아니나 상기 보호층(140)은 실리콘(SiO2)이나 글라스(glass) 재질로 구성될 수 있으며됨이 바람직하며, 오버 코팅에 의해 저항층(120) 상에 형성될 수 있다.
본 발명의 일 실시형태와 같이 저항층(120) 상에 전극층(131a, 132a, 133a)을 배치하는 경우 보호층(140)이 저항층(120) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 단자(131, 132, 133)와 기판에 배치된 전극 패드와의 접촉을 용이하게 할 수 있다.
본 발명의 일 실시형태에 의하면 상기 보호층(140)을 형성한 뒤에 기판 실장을 위하여, 상기 제1 내지 제3 전극층(131a, 132a, 133a) 상에 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 형성할 수 있다.
본 발명의 일 실시형태에 따른 저항 소자(100)가 이면 전극(131d, 132d) 및 측면 전극(131c, 132c)을 포함하는 경우 상기 이면 전극 및 측면 전극 상에도 도금층(131a, 131a)이 형성될 수 있다.
예를 들어, 제1 도금층(131b)은 제1 전극층(131a), 제1 이면전극(131d) 및 상기 제1 전극층과 상기 제1 이면전극을 연결하는 측면 전극(131c)을 커버하도록 형성될 수 있으며, 제2 도금층(132b)은 제2 전극층(132a), 제2 이면전극(132d) 및 상기 제2 전극층과 상기 제2 이면전극을 연결하는 측면 전극(132c)을 커버하도록 형성될 수 있다.
본 발명의 일 실시형태에 의하면 상기 도금층(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있으며, 상기 제1 및 제2 전극층에에 비해 제3 전극층은 접촉으로 인한 통전 확률이 낮아 제3 전극층의 도금은 주로 저항층를 통한 통전으로 이루어 진다. 일반적으로 저항층은 전극층에 비해 전도도가 낮기 때문에 제3 전극층(133a)은 제1 및 제2 전극층(131a, 132a) 보다 도금층의 두께가 낮게 형성될 수 있다.
따라서 제3 전극층(131a)이 제1 및 제2 전극층(132a, 133a)과 동일한 두께로 형성되는 경우, 제3 도금층(133b)의 두께가 낮아 상기 제1 및 제2 도금층(131b, 132b)의 두께보다 낮게 형성되어 제3 단자(133)의 두께가 제1 및 제2 단자(131, 132)의 두께보다 낮게 형성될 수 있으며, 이 경우 기판 실장 시 제3 단자(133)가 솔더와 닿지 않아 제3 단자와 기판이 연결되지 못하는 실장 불량이 발생할 수 있다.
하지만 본 발명의 일 실시형태에 의하면 제1 및 제2 전극층(131a, 132a) 사이에 배치되는 제3 전극층(133a)이 제1 및 제2 전극층 보다 두꺼운 두께로 형성됨으로써, 제3 도금층이 얇게 형성됨으로 인한 문제를 개선할 수 있다.
본 발명의 일 실시형태에 의하면 제3 전극층을 다층 인쇄하여 도금층 형성 후의 제3 단자의 높이가 20μm 이내가 되도록 할 수 있다.
본 발명의 일 실시형태에 의하면, 도금층 형성 시 적은 통전량으로 인해 얇게 형성되는 제3 도금층(133c)의 두께를 보상하기 위해 제3 전극층(133a)을 두껍게 형성하거나 다층으로 형성하여 저항 소자의 기판 실장 시 3개의 단자의 접속이 안정적으로 이루어 질 수 있다.
또한 기판 실장 후 제3 단자(133)가 솔더와 안정적으로 닿을 수 있어 저항 소자(100)의 고착 강도가 증가될 수 있으며, 제3 단자(133)의 표면적 증가로 열 방출 효과를 높여 저항 소자(100)의 파워 특성을 향상시킬 수 있다.
저항 소자의 제조방법
도 4는 본 실시형태에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 저항 소자의 제조방법은 베이스 기판을 마련하는 단계(S1), 상기 베이스 기판의 일면에 저항층을 형성하는 단계(S2), 상기 저항층 상에 제1 내지 제3 전극층을 형성하는 단계(S3) 및 상기 제1 내지 제3 전극층에 도금층을 형성하는 단계(S4)를 포함한다.
본 발명의 다른 실시형태에 따른 제조방법에서, 상술한 본 발명의 일 실시형태에 따른 저항 소자의 특징과 동일한 내용은 생략하도록 한다.
먼저 저항층 및 전극층을 배치하기 위한 베이스 기재(110)를 마련한다.(S1) 다음으로 상기 베이스 기재의 일면에 저항층(120)을 형성하며, 상기 저항층은 저항 페이스트를 인쇄하여 형성할 수 있다.
다음으로, 상기 저항층의 일면에 서로 이격된 제1 및 제2 전극층(131a, 132a) 및 상기 제1 및 제2 전극층과 이격되며 상기 제1 및 제2 전극층 사이에 배치되는 제3 전극층(133a)을 형성한다.
이때, 상기 제3 전극층은 상기 제1 및 제2 전극층 보다 두꺼운 두께를 갖도록 형성한다. 상기 제3 전극층은 페이스트의 양을 조절하여 제1 및 제2 전극층보다 두껍게 형성할 수 있으며, 또는 제3 전극층을 2개 이상의 층으로 구성하여 제1 및 제2 전극층보다 두껍게 형성할 수 있다.
다음으로, 필요에 따라 상기 베이스 기재의 타면에 제1 및 제2 이면 전극(131d, 132d)을 형성할 수 있으며, 상기 베이스 기재, 저항층, 제1 내지 제3 전극층 및 선택적으로 제1 및 제2 이면 전극이 적층된 적층체의 양단면에 측면 전극(131c, 132c)을 형성할 수 있다.
상기 측면 전극은 스퍼터링 공정으로 형성할 수 있다.
다음으로, 상기 제1 내지 제3 전극층 상에 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 형성할 수 있다. 상기 제1 내지 제3 도금층은 배럴 도금법을 이용하여 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제3 전극층(133a)이 상기 제1 및 제2 전극층(131a, 132a) 보다 두껍게 형성되기 때문에, 상기 제3 도금층(133b)이 상기 제1 및 제2 도금층(131b, 132b) 보다 얇게 형성되더라도 제1 내지 제3 단자(131, 132, 133)의 두께 불균일을 해소할 수 있다.
저항소자의 실장기판(200)
도 5는 본 발명의 또 다른 일 실시형태에 따른 저항 소자의 실장기판을 나타내는 사시도이고, 도 6은 도 5의 B-B' 단면도이다.
도 5 및 도 6을 참조하면, 본 실시형태에 따른 저항 소자의 실장기판은 저항소자(100) 및 상면에 서로 이격되어 배치된 제1 내지 제3 전극패드를 갖는 회로기판(210)을 포함한다.
상기 저항소자는 베이스 기재(110), 상기 베이스 기재의 일면에 배치되는 저항층(120), 상기 저항층 상에 이격되어 배치된 제1 전극층 및 제2 전극층(131a, 132a), 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 제3 전극층(133a) 및 상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 포함한다.
상기 저항소자는 상술한 본 발명의 일 실시형태에 따른 저항 소자에 관한 설명과 중복되므로 여기서는 자세한 설명을 생략하도록 한다.
회로기판(210)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로기판(210)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(210)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 내지 제3 전극 패드(211, 212, 213)는 회로기판(210) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 내지 제3 단자와 각각 연결될 수 있다.
제1 내지 제3 전극 패드를 통해, 제1 내지 제3 단자가 전기회로와 전기적으로 연결됨으로써, 제1 내지 제3 단자 사이에 형성되는 제1 저항부 및 제2 저항부가 회로에 연결될 수 있다.
도 7은 비교예에 따른 다단자 저항소자의 실장기판을 나타내는 단면도이다.
도 7은 제3 전극층이 제1 및 제2 전극층과 동일한 두께를 갖는 저항소자를 나타내는 것으로 제3 전극층 상에 배치되는 제3 도금층이 얇게 형성되어 제3 단자가 제1 및 제2 단자보다 낮은 두께로 형성되는 것을 나타난다.
도 7의 비교예와 같이 제3 단자가 제1 및 제2 단자보다 낮은 두께로 형성되는 경우, 솔더가 제3 단자에 닿지 않아 제3 단자가 인쇄회로기판의 제3 전극패드와 전기적으로 연결되지 못하여 기판 실장 시 불량이 발생할 수 있다.
하지만 본 발명의 일 실시형태에 의하면, 제3 전극층(133a)이 제1 및 제2 전극층(131a, 132)보다 두껍게 형성되어 제1 내지 제3 단자의 두께 편차를 감소시킬 수 있어 기판과의 연결성을 안정적으로 확보할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 저항 소자
110 : 베이스 기재
120 : 저항층
131, 132, 133 : 제1 내지 제3 단자
140 : 보호층
200 : 저항 소자의 실장기판
210 : 회로기판
211, 212, 213 : 제1 내지 제3 전극패드
230 : 솔더

Claims (15)

  1. 베이스 기재;
    상기 베이스 기재의 일면에 배치되는 저항층;
    상기 저항층 상에 배치된 제1 내지 제3 전극층 및 상기 제1 내지 제3 전극층 상에 각각 배치된 제1 내지 제3 도금층을 각각 포함하는 제1 내지 제3 단자;를 포함하며,
    상기 제1 전극층 및 제2 전극층은 상기 저항층 상에 서로 이격되어 배치되며,
    상기 제3 전극층은 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 저항 소자.
  2. 제1항에 있어서,
    상기 제3 전극층은 2개 이상의 층으로 이루어지는 저항 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 도금층은 상기 제3 도금층 보다 두꺼운 두께를 갖는 저항 소자.
  4. 제1항에 있어서,
    상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 일체로 형성되는 저항 소자.
  5. 제1항에 있어서,
    상기 제1 내지 제3 도금층은 배럴 도금법에 의해 형성되는 저항 소자.
  6. 제1항에 있어서,
    상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 트리밍(trimming)을 통해 결정된 상기 제1 및 제2 저항부 중 어느 하나의 저항값에 따라 나머지 하나의 저항부를 트리밍하여 저항값이 결정된 저항 소자.
  7. 제1항에 있어서,
    상기 제1 내지 제3 전극층으로부터 노출된 상기 저항층의 표면에 보호층이 배치된 저항 소자.
  8. 베이스 기재를 마련하는 단계;
    상기 베이스 기재의 일면에 저항층을 형성하는 단계;
    제1 및 제2 전극층 및 상기 제1 및 제2 전극층 보다 두꺼운 두께로 제3 전극층을 형성하는 단계;
    상기 제1 내지 제3 전극층에 제1 내지 제3 도금층을 각각 형성하는 단계;
    를 포함하는 저항 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제3 전극층은 2개 이상의 층으로 형성되는 저항 소자의 제조방법.
  10. 제8항에 있어서,
    상기 제1 및 제2 도금층은 상기 제3 도금층 보다 두꺼운 두께로 형성되는 저항 소자의 제조방법.
  11. 제8항에 있어서,
    상기 제1 내지 제3 도금층은 배럴 도금법에 의해 형성되는 저항 소자의 제조방법.
  12. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판에 배치되는 다단자 저항 소자;를 포함하며,
    상기 다단자 저항 소자는 베이스 기재, 상기 베이스 기재의 일면에 배치되는 저항층, 상기 저항층 상에 이격되어 배치된 제1 전극층 및 제2 전극층, 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 제3 전극층 및 상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층을 포함하는 저항 소자의 실장 기판.
  13. 제12항에 있어서,
    상기 제3 전극층은 2개 이상의 층으로 이루어지는 저항 소자의 실장 기판.
  14. 제12항에 있어서,
    상기 제1 및 제2 도금층은 상기 제3 도금층 보다 두꺼운 두께를 갖는 저항 소자의 실장 기판.
  15. 제12항에 있어서,
    상기 제1 내지 제3 도금층은 배럴 도금법에 의해 형성되는 저항 소자의 실장 기판.
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