KR20190041448A - 칩 저항 소자 어셈블리 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 칩 저항 소자 어셈블리는 복수의 전극 패드를 갖는 회로 기판; 및 상기 회로 기판에 배치되고 상기 복수의 전극 패드와 전기적으로 연결되는 칩 저항 소자를 포함하고, 상기 칩 저항 소자는, 서로 대향하는 제1 면 및 제2 면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 측면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 단면을 가지는 베이스 기재, 상기 제2 면에 배치되는 저항층, 상기 제2 면 상에서 각각 상기 저항층과 연결되고 서로 분리되도록 배치되는 제1 단자 및 제2 단자, 및 상기 제2 면 상에서 상기 제1 단자 및 상기 제2 단자 사이의 상기 저항층 상에 배치되며, 상기 저항층의 적어도 하나의 측면을 통해, 상기 베이스 기재의 상기 측면을 따라 상기 베이스 기재의 상기 제1 면으로 연장되는 제3 단자를 포함하고, 상기 전극 패드와 상기 제3 단자를 전기적으로 연결하는 솔더가 상기 베이스 기재의 측면에 마련되는 제3 단자의 표면에 배치되고, 상기 제3 단자는, 상기 베이스 기재의 상기 제2 면에 마련되는 상기 저항층에 배치되는 하면부, 상기 베이스 기재의 상기 두 개의 측면 각각에 배치되는 두 개의 측면부, 및 상기 베이스 기재의 상기 제1 면에 배치되는 상면부를 포함하고, 상기 두 개의 측면부 각각은 상기 하면부, 및 상기 상면부와 연결되어, 상기 제3 단자는 일체로 형성될 수 있다.

Description

칩 저항 소자 어셈블리{CHIP RESISTOR ASSEMBLY}
본 발명은 칩 저항 소자 어셈블리에 관한 것이다.
칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 할 수 있다.
또한, 상기 저항 소자는, 하나의 인쇄회로기판 상에서 다양한 전자기기의 사양에 따라 전자부품이 교체, 제거, 또는 추가될 수 있도록 인쇄회로기판을 설계하여 인쇄회로기판을 플랫폼화하는 경우, 설계된 회로에 적합하도록 인쇄회로기판 상의 패턴을 연결하는데 사용될 수도 있다.
또한, 상기 저항 소자는 인쇄회로기판의 패턴을 전원 또는 접지에 연결하여 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항으로 사용될 수 있다.
그러나, 전자기기의 사양을 만족하는 회로를 설계하기 위해 복수의 저항 소자를 사용하는 경우, 필수적으로 인쇄회로기판에서 복수의 저항 소자를 위한 실장 면적이 늘어날 수 밖에 없다는 문제점이 있다.
특히, 전자기기의 소형화 및 정밀화가 요구되는 추세이므로, 인쇄회로기판에서 저항 소자가 차지하는 실장 면적이 늘어나는 것은 바람직하지 않다.
대한민국 공개특허공보 제2016-0052283호
본 발명의 일 실시 예에 따르면, 회로 기판 상에서 실장 면적의 효율이 우수하고, 회로 기판과의 안정적인 연결이 가능한 칩 저항 소자가 제공될 수 있다.
본 발명의 일 실시예에 따른 칩 저항 소자 어셈블리는 복수의 전극 패드를 갖는 회로 기판; 및 상기 회로 기판에 배치되고 상기 복수의 전극 패드와 전기적으로 연결되는 칩 저항 소자를 포함하고, 상기 칩 저항 소자는, 서로 대향하는 제1 면 및 제2 면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 측면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 단면을 가지는 베이스 기재, 상기 제2 면에 배치되는 저항층, 상기 제2 면 상에서 각각 상기 저항층과 연결되고 서로 분리되도록 배치되는 제1 단자 및 제2 단자, 및 상기 제2 면 상에서 상기 제1 단자 및 상기 제2 단자 사이의 상기 저항층 상에 배치되며, 상기 저항층의 적어도 하나의 측면을 통해, 상기 베이스 기재의 상기 측면을 따라 상기 베이스 기재의 상기 제1 면으로 연장되는 제3 단자를 포함하고, 상기 전극 패드와 상기 제3 단자를 전기적으로 연결하는 솔더가 상기 베이스 기재의 측면에 마련되는 제3 단자의 표면에 배치되고, 상기 제3 단자는, 상기 베이스 기재의 상기 제2 면에 마련되는 상기 저항층에 배치되는 하면부, 상기 베이스 기재의 상기 두 개의 측면 각각에 배치되는 두 개의 측면부, 및 상기 베이스 기재의 상기 제1 면에 배치되는 상면부를 포함하고, 상기 두 개의 측면부 각각은 상기 하면부, 및 상기 상면부와 연결되어, 상기 제3 단자는 일체로 형성될 수 있다.
본 발명의 일 실시 예에 따른 칩 저항 소자는 기판 실장 시 효율이 우수하고 인쇄회로기판과의 안정적인 연결이 가능한 효과를 가진다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 칩 저항 소자를 Ⅰ-Ⅰ'를 따라 절개하여 본 단면도의 일 예이다.
도 3은 도 1에 도시된 칩 저항 소자를 Ⅰ-Ⅰ'를 따라 절개하여 본 단면도의 다른 예이다.
도 4는 도 1에 도시된 칩 저항 소자의 저면도이다.
도 5는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 6은 도 4에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'를 따라 절개하여 본 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 8은 본 발명의 일 실시 예에 따른 칩 저항 소자 어셈블리를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '단면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
어떠한 요소 또는 층이 다른 요소 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 요소 또는 층의 바로 위뿐만 아니라 중간에 다른 요소 또는 다른 층을 개재한 경우를 모두 포함한다. 반면, 요소가 "직접 위(directly on)" 또는 "바로 위(directly on)"로 지칭되는 것은 중간에 다른 요소 또는 층을 개재하지 않은 것을 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이고, 도 2는 도 1에 도시된 칩 저항 소자의 Ⅰ-Ⅰ'를 따라 절개하여 본 단면도의 일 예이고, 도 3은 도 1에 도시된 칩 저항 소자를 Ⅰ-Ⅰ'를 따라 절개하여 본 단면도의 다른 예이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 칩 저항 소자(100)는 베이스 기재(110), 저항층(120), 제1 내지 제3 단자(131, 132, 133)를 포함한다. 또한, 제1 보호층(140) 및 제2 보호층(150)을 더 포함할 수 있다.
상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 절연 기판 등이 사용될 수 있고, 표면이 아노다이징 처리되어 절연된 알루미나 재질로 형성될 수 있다.
또한, 상기 베이스 기재(110)는 소정의 두께를 가지며, 일면의 형상이 직사각형인 얇은 판형으로 구성될 수 있으며, 서로 대향하는 제1 면과 제2 면, 서로 대향하는 두 개의 단면, 및 서로 대향하는 두 개의 측면을 가질 수 있다.
예를 들어, 도 1 및 도 2에 도시한 바와 같이, 상기 제1 면과 제2 면은 각각 두께 방향(T)으로 대향하는 상기 베이스 기재(110)의 상면 및 하면이 될 수 있다. 또한, 상기 두 개의 단면은 길이 방향(L)으로 대향하는 상기 베이스 기재(110)의 두 개의 면이고, 상기 두 개의 측면은 상기 베이스 기재(110)의 폭 방향(W)으로 서로 대향하는 상기 베이스 기재(110)의 두 개의 면이다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.
저항층(120)은 상기 베이스 기재 상의 제2 면에 배치된다. 또한, 상기 저항층(120)은 서로 이격된 제1 내지 제3 단자(131, 132, 133)와 연결되어 제1 내지 제3 단자(131, 132, 133) 간의 두 개의 저항 요소로 사용될 수 있다. 또한, 본 실시 형태와 달리 저항층(120)은 두 개의 저항 요소로 서로 분리되어 제공될 수도 있다.
예를 들어, 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.
이에 제한되는 것은 아니나, 상기 저항층(120)은 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.
제1 단자(131) 및 제2 단자(132)는 각각 저항층(120)과 연결되고 베이스 기재(110)의 제2 면에서 분리되도록 배치된다.예를 들어, 제1 단자(131) 및 제2 단자(132)는 도 1 및 도 2에 도시한 바와 같이, 베이스 기재(110)의 하면의 양측부에 배치되는 부분(131-1, 132-1)과 베이스 기재(110)의 단면으로 연장된 부분(131-2, 132-2)을 포함할 수 있다. 이러한 형태로, 제1 단자(131) 및 제2 단자(132)는 각각 저항층(120)의 일단부 및 타단부를 덮는다. 또한, 제1 단자(131) 및 제2 단자(132)는 각각 상기 베이스 기재(110)의 단면으로 연장되고 상기 베이스 기재(110)의 하면과 단면이 만나는 모서리를 덮을 수 있다.
제3 단자(133)는 베이스 기재(110)의 제2 면에서 제1 단자(131) 및 제2 단자(132) 사이에 배치되고, 저항층(120)과 연결된다. 또한, 상기 제3 단자(133)는 베이스 기재(110)의 측면을 따라 제1 면으로 연장되어 배치된다.
도 1 및 도 2에 도시한 바와 같이, 제3 단자(133)는 베이스 기재(110)의 하면에 배치되는 부분인 하면 부(133-1), 베이스 기재(110)의 측면에 배치되는 부분인 측면부(133-2), 및 베이스 기재(110)의 상면에 배치되는 부분인 상면부(133-3)로 구성될 수 있다.
이러한 형태로, 제3 단자(133)는 베이스 기재(110)의 하면으로부터 측면을 따라 베이스 기재(110)의 상면으로 연장될 수 있다.
*제3 단자(133)가 하면으로부터 측면까지만 연장되는 구조를 가지는 경우, 외부의 충격에 의해 제3 단자(133)가 베이스 기재(110)의 측면으로부터 이탈되는 문제를 가질 수 있다. 본 발명의 일 실시 예에 따른 칩 저항 소자(100)는 제3 단자(133)가 베이스 기재(110)의 하면으로부터 측면을 따라 상면으로 연장되는 일체의 형태를 가짐으로써 제3 단자(133)와 베이스 기재(110)의 접합 강도가 향상되는 효과를 가질 수 있다.
구체적으로, 제1 내지 제3 단자(131, 132, 133)는 저항층(120) 상에 배치되는 제1 내지 제3 전극층(131a, 132a, 133a)을 각각 포함할 수 있으며, 상기 제1 내지 제3 전극층(131a, 132a, 133a) 상에 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 포함할 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제1 단자(131)는 제1 전극층(131a) 및 제1 도금층(131b)을 포함하고, 제2 단자(132)는 제2 전극층(132a) 및 제2 도금층(132b)을 포함하며, 제3 단자(133)는 제3 전극층(133a) 및 제3 도금층(133b)을 포함할 수 있다.
제1 내지 제3 전극층(131a, 132a, 133a)은 상기 저항층(120)의 일면에 서로 이격되어 배치되며, 상기 제3 전극층(133a)은 제1 전극층(131a) 및 제2 전극층(132a) 사이에 배치될 수 있다. 또한, 제1 내지 제3 전극층(131a, 132a, 133a)은 각각 저항층(120)과 연결될 수 있다. 또한, 제1 전극층(131a) 및 제2 전극층(133a)은 상기 저항층(120)의 양측부를 덮는 형태로 배치될 수 있다.
이에 제한되는 것은 아니나, 상기 제1 내지 제3 전극층(131a, 132a, 133a)은 저항층(120) 상에 도전성의 전극 형성을 위한 도전성 페이스트를 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.
또한, 제1 내지 제3 전극층(131a, 132a, 133a)은 제1 내지 제3 도금층(131b, 132b, 133b)을 형성하기 위한 도금 공정의 시드(seed)로서 작용할 수 있다.
상기 제1 내지 제3 전극층(131a, 132a, 133a)은 전술한 저항층(120)과는 다른 재질의 도전성 페이스트로 형성될 수 있으며, 필요에 따라 저항층(120)과 같은 성분을 이용할 수도 있다.
도 3을 참조하면, 제1 및 제2 전극층(131a', 132a')은 저항층(120)의 양측부를 덮고, 베이스 기재(110)의 하면과 단면이 맞닿는 모서리를 덮을 수 있다. 따라서, 제1 및 제2 도금층(131b', 132b')을 포함하는 제1 및 제2 단자(131', 132')는 베이스 기재(110)의 하면을 기준으로 단면을 따라 더 높게 형성될 수 있다.
한편, 상술한 바와 같이 제3 단자(133)는 하면부(133-1) 및 측면 부(133-2)를 포함할 수 있고, 하면부(133-1) 및 측면부(133-2) 각각은 제3 전극층(133a) 및 제3 도금층(133b)으로 이루어진다.
또한, 상기 제3 전극층(133a)의 일부분은 증착 공정을 통해 형성될 수 있다.
구체적으로, 상기 베이스 기재(110)의 측면에 배치되어 측면부(133-2)를 이루는 제3 전극층(133a)의 일부분은 베이스 기재(110)의 측면에 대한 증착 공정을 통해 형성될 수 있다.
이와 같이, 제3 단자(133)는 베이스 기재(110)의 제2 면뿐 아니라 베이스 기재(110)의 측면에 배치되는 제3 전극층(133a)을 포함한다.
따라서, 제3 단자(133)는 베이스 기재(110)의 하면을 기준으로 측면을 따라 제1 단자(131) 및 제2 단자(132)보다 더 높게 형성될 수 있고, 베이스 기재(110)의 측면에서 솔더와의 접합 면적을 확보할 수 있다.
솔더링 공정시 솔더(solder)가 과잉되어 전극 패드 주변의 불필요한 곳에 솔더가 형성되는 문제인 소위 과납(solder in excess) 현상이 발생될 수 있다. 이러한 과납에 의해 형성된 솔더볼은 전극 패드간 단락을 일으켜 오동작 및 과전류의 원인이 된다.
본 발명의 일 실시예에 따른 칩 저항 소자는 이러한 과납 현상을 방지할 수 있고, 회로 기판에 배치된 전극패드와 제3 단자간에 충분한 고착강도를 가지도록 한다.
아래의 표 1은 측면부의 유무에 따라 칩 저항 소자의 실장 상태가 적합한지를 테스트한 실험예 1의 데이터이다.
Figure pat00001
실험예 1은 제3 단자(133)가 측면부(133-2)를 포함하는 칩 저항 소자와 측면부가 없는 칩 저항 소자를 인쇄 회로 기판의 전극패드에 리플로우 공정을 통해 단위(Lot, 회) 당 1000개씩 실장하고, 과납 현상 또는 냉납(cold solder joint) 현상이 나타나는 경우 불량(NG)으로 판별한 결과를 나타내었다.
표 1을 참조하면, 측면부가 없는 칩 저항 소자를 인쇄 회로 기판에 실장하는 경우 불량이 발생한 것을 확인할 수 있다. 특히, 측면부가 없는 칩 저항 소자가 제1 내지 제3 단자(131, 132, 133)가 솔더에 의해 접합되는 전극패드들간에 PSR(Photo Imageable Solder Resist) 잉크가 도포된 인쇄 회로 기판에 실장되는 경우, 불량률이 확연하게 높다.
본 발명의 일 실시 예에 따른 칩 저항 소자는, 측면부가 없는 칩 저항 소자에서 발생하는 불량이 발생하지 않았다.
구체적으로, 제3 전극층(133a)은 제3 하면 전극층(133a-1), 제3 측면 전극층, 및 제3 상면 전극층(133a-3)을 포함한다. 제3 하면 전극층(133a-1), 제3 측면 전극층, 및 제3 상면 전극층(133a-3)이 도금 공정시 시드(seed)로서 작용하므로 제3 도금층(133b)은 상기 제3 하면 전극층(133a-1) 상에 형성되는 제3 하면 도금층(133b-1)을 포함하면서 제3 측면 전극층, 및 제3 상면 전극층(133a-3)상에도 형성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 칩 저항 소자(100)는 제3 단자(133)가 베이스 기재(110)의 하면으로부터 측면을 따라 상면으로 연장되는 일체의 형태를 가지도록 상면부(133-3)를 포함한다.
아래의 표 2는 상면부의 유무에 따라 칩 저항 소자의 상태가 적합한지를 테스트한 실험예 2의 데이터이다.
Figure pat00002
실험예 2는 제3 단자(133)가 상면부(133-3)를 포함하는 칩 저항 소자와 상면부가 없는 칩 저항 소자에 대하여, 테이핑(taping) 테스트와 실장 후 충격 테스트를 진행한 결과를 나타낸다.
구체적으로, 테이핑 테스트는 칩 저항 소자를 포장하는 테이핑 공정에서 얼라인을 어긋나게 하여 칩 저항 소자가 테이프에 삽입될 때 칩 저항 소자에 충격을 가하는 테스트이고, 칩 저항 소자를 실장 후 복수의 인쇄 회로 기판을 적층하고 일정한 흔들림을 가하여 실장된 칩 저항 소자에 충격을 가하는 테스트이다.
칩 저항 소자를 단위(Lot, 회) 당 1000개씩 테스트를 진행하고, 제3 단자(133)가 베이스 기재(110)의 측면으로부터 이탈되는 현상이 나타나는 경우 불량(NG)으로 판별하였다.
표 2를 참조하면, 상면부가 없는 칩 저항 소자는 불량이 발생하나, 본 발명의 일 실시 예에 따른 칩 저항 소자는, 상면부(133-3)가 없는 칩 저항 소자에서 발생하는 불량이 발생하지 않았다.
또한, 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되지 않은 저항층(120)의 표면에는 저항층(120)을 외부 충격으로부터 보호하기 위한 제1 보호층(140)이 배치될 수 있다.
이에 제한되는 것은 아니나 상기 제1 보호층(140)은 실리콘(SiO2)이나 글래스(glass) 재질로 구성될 수 있으며, 오버 코팅에 의해 저항층(120) 및 베이스 기재(110) 상에 형성될 수 있다.
특정 예에서, 상기 제1 보호층(140)은 글래스인 내부 보호층과 폴리머인 외부 보호층으로 구성될 수 있다. 필요에 따라, 내부 보호층은 트리밍 공정 전에 형성되어 트리밍(trimming) 공정시 저항층(120)에 크랙(clack)이 발생하는 것을 방지할 수 있고, 외부 보호층은 트리밍(trimming) 공정 후에 형성되어 저항층(120)을 보호할 수 있다.
한편, 제1 보호층(140)이 저항층(120) 및 베이스 기재(110) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 제1 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 단자(131, 132, 133)와 기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.
또한, 베이스 기재(110)의 제1 면에는 제2 보호층(150)이 배치될 수 있다. 제2 보호층(150)은 칩 저항 소자(100)를 외부의 충격으로부터 보호할 수 있다. 예를 들어, 제2 보호층(150)은 칩 저항 소자(100)의 상부로부터의 충격이 제3 단자의 측면 전극(133-2)에 가해지는 것을 방지하기 위해 소정의 높이를 가질 수 있다.
또한, 제2 보호층(150)은 절연성 물질을 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.
한편, 상기 제2 보호층(150)은 제3 상면 전극층(133a-3)이 형성된 후 도포될 수 있고, 이후 도금 공정이 수행 될 수 있다. 따라서, 도금 공정을 통해 형성되는 제3 도금층(133b)은 제3 상면 전극층(133a-3)에서 상기 제2 보호층(150)이 도포된 부분을 제외하고 형성될 수 있다.
한편, 상기 제3 상면 전극층(133a-3)은 도전성 페이스트를 인쇄하여 형성될 수 있다.
도 4는 도 1에 도시된 칩 저항 소자의 저면도이다.
도 4를 참조하면, 칩 저항 소자는 제1 내지 제3 단자(131, 132, 133)를 포함한다. 또한, 제1 보호층(140)을 포함할 수 있다.
여기서, 제3 단자(133)는 베이스 기재의 하면에서 제1 단자(131)와 제2 단자(132)의 사이에 배치된 부분(133-1)뿐 아니라 베이스 기재의 측면으로 연장되는 부분(133-2)을 포함하므로 리플로우 공정시에 솔더와의 접촉 면적을 확보하고 회로 기판과의 안정적인 연결을 보장할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이고, 도 6은 도 5에 도시된 칩 저항 소자의 ?-?'를 따라 절개하여 본 단면도이다.
도 5 및 도 6에 도시된 칩 저항 소자(100')는 도 1에 도시된 저항 소자(100)와 비교하여, 제2 보호층(150') 베이스 기재(110)의 제1 면에서 분리되어 배치되고, 분리되어 배치된 제2 보호층(150')의 사이에 제3 단자(133')가 배치된다는 차이점이 있다.
구체적으로, 제3 단자(133')의 제3 상면 전극층(133a-3')상에 제2 보호층(150')이 도포되지 않으므로, 도금 공정시 제3 상면 전극층(133a-3')상에 제3 상면 도금층(133b-3')이 형성될 수 있고, 제3 상면 도금층(133b-3')은 베이스 기재(110)의 양 측면까지 이어진다.
이외의 구성은 도 1 내지 도 4를 참조하여 설명한 칩 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
도 7은 본 발명의 일 실시 예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 7에 도시된 칩 저항 소자(100")는 도 1에 도시된 저항 소자(100)와 비교하여, 제3 단자(133")가 베이스 기재(110)의 제1 면에서 분리되어 배치된다는 차이점이 있다.
예를 들어, 제3 단자(133")는 도 6에 도시한 바와 같이, 하면부(133-1), 측면부(133-2), 상면부(133-3)로 구성될 수 있고, 상기 상면 부(133-3)는 측면부(133-2)로부터 연장되고 베이스 기재(110)의 제1 면에서 제2 보호층(150)을 기준으로 폭 방향(W)의 양측에 분리되어 배치될 수 있다.
이외의 구성 및 기능은 도 1 내지 도 4를 참조하여 설명한 칩 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
도 8은 본 발명의 일 실시 예에 따른 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 저항 소자 어셈블리(10)는 서로 이격되어 배치된 복수의 전극 패드 및 칩 저항 소자(100)가 실장된 회로 기판(11)을 포함한다.
칩 저항 소자(100)는 제1 면 및 제2 면을 가지는 베이스 기재(110), 상기 베이스 기재(110)의 제2 면에 배치되는 저항층, 상기 제2 면 상에서 각각 상기 저항층과 연결되고 서로 분리되도록 배치되는 제1 및 단자(131) 및 제2 단자(132), 및 상기 제2 면 상에서 상기 저항층과 연결되고 상기 제1 단자 및 상기 제2 단자 사이에 배치되며 상기 측면을 따라 상기 제1 면으로 연장되는 제3 단자(133)를 포함한다.
또한, 제3 단자(133)는 베이스 기재(110)의 하면에 배치되는 부분인 하면 부(133-1), 베이스 기재(110)의 측면에 배치되는 부분인 측면부(133-2), 및 베이스 기재(110)의 상면에 배치되는 부분인 상면부(133-3)로 구성될 수 있다.
도 8의 칩 저항 소자 어셈블리(10)는 도 1에 도시한 칩 저항 소자(100)를 포함하도록 도시하였으나, 칩 저항 소자 어셈블리(10)는 도 5의 칩 저항 소자(100')를 포함할 수 있고, 도 7의 칩 저항 소자(100")를 포함할 수 도 있다.
칩 저항 소자(100)는 도 1 내지 도 7을 참조하여 설명한 칩 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
회로 기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로 기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 내지 제3 전극패드(12, 13, 14)는 회로 기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100)의 제1 내지 제3 단자(131, 132, 133)와 각각 연결될 수 있다.
도 8에서는 제1 전극패드(12)가 제1 단자(131)와 연결되고 제2 전극패드(13)가 제2 단자(132)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(132)와 연결되고 제2 전극패드(13)가 제1 단자(131)와 연결될 수 있다.
도 8에 도시한 바와 같이, 제3 단자(133)는 상기 베이스 기재의 측면에 배치되는 측면부(133-2)를 포함하고, 제3 전극 패드(14)와 상기 제3 단자를 전기적으로 연결하는 솔더는 상기 측면부의 표면에 배치될 수 있다.
따라서, 본 발명의 일 실시 예에 따른 칩 저항 소자 어셈블리(10)는 솔더 볼이 발생하는 불량을 방지하고, 칩 저항 소자(100)와 회로 기판(11)의 고착 강도가 향상될 수 있다.
또한, 제3 단자(133)는 상기 베이스 기재의 상면에 배치되고 상기 측면부(133-2)로부터 연장되는 상면부(133-2)를 포함하므로, 상기 제3 단자(133)의 충격에 대한 내구성이 향상된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100', 100": 저항 소자
110: 베이스 기재
120: 저항층
131, 131': 제1 단자
132, 132': 제2 단자
133, 133', 133": 제3 단자
140: 제1 보호층
150, 150': 제2 보호층

Claims (5)

  1. 복수의 전극 패드를 갖는 회로 기판; 및
    상기 회로 기판에 배치되고 상기 복수의 전극 패드와 전기적으로 연결되는 칩 저항 소자를 포함하고,
    상기 칩 저항 소자는, 서로 대향하는 제1 면 및 제2 면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 측면과 상기 제1 면 및 상기 제2 면을 잇는 두 개의 단면을 가지는 베이스 기재, 상기 제2 면에 배치되는 저항층, 상기 제2 면 상에서 각각 상기 저항층과 연결되고 서로 분리되도록 배치되는 제1 단자 및 제2 단자, 및
    상기 제2 면 상에서 상기 제1 단자 및 상기 제2 단자 사이의 상기 저항층 상에 배치되며, 상기 저항층의 적어도 하나의 측면을 통해, 상기 베이스 기재의 상기 측면을 따라 상기 베이스 기재의 상기 제1 면으로 연장되는 제3 단자를 포함하고,
    상기 전극 패드와 상기 제3 단자를 전기적으로 연결하는 솔더가 상기 베이스 기재의 측면에 마련되는 제3 단자의 표면에 배치되고,
    상기 제3 단자는, 상기 베이스 기재의 상기 제2 면에 마련되는 상기 저항층에 배치되는 하면부, 상기 베이스 기재의 상기 두 개의 측면 각각에 배치되는 두 개의 측면부, 및 상기 베이스 기재의 상기 제1 면에 배치되는 상면부를 포함하고, 상기 두 개의 측면부 각각은 상기 하면부, 및 상기 상면부와 연결되어, 상기 제3 단자는 일체로 형성되는 칩 저항 소자 어셈블리.
  2. 제1항에 있어서,
    상기 제1 단자 및 상기 제2 단자는 각각 상기 단면으로 연장되어 상기 제2 면과 상기 단면이 만나는 모서리를 덮는 칩 저항 소자 어셈블리.
  3. 제1항에 있어서,
    상기 제1 면에 배치되는 보호층을 포함하는 칩 저항 소자 어셈블리.
  4. 제3항에 있어서,
    상기 보호층은 상기 제3 단자를 덮도록 배치되는 칩 저항 소자 어셈블리.
  5. 제3항에 있어서,
    상기 보호층은 상기 제3 단자에 의해 분리되는 상기 제1 면의 두 개의 영역에 배치되는 칩 저항 소자 어셈블리.
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