KR101771822B1

KR101771822B1 - 칩 저항 소자 및 칩 저항 소자 어셈블리

Info

Publication number: KR101771822B1
Application number: KR1020150188614A
Authority: KR
Inventors: 최우진
Original assignee: 삼성전기주식회사
Priority date: 2015-12-29
Filing date: 2015-12-29
Publication date: 2017-08-25
Also published as: CN106935341A; KR20170078267A; CN106935341B

Abstract

본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 그 사이에 위치한 측면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단부에 배치되며 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 오목부를 갖는 제3 단자를 포함하는 칩 저항 소자를 제공한다.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.

저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(예, 단락)이 발생되는 경우, 전원의 모든 전류가 집적 회로(IC)에 흘러 들어가, IC에 심각한 2차 피해가 발생할 수 있다.

이러한 불량을 방지하기 위해서, 회로 설계시에 복수의 저항을 사용할 수 있다. 그러나, 이러한 회로 설계는 불가피하게 회로 기판의 공간 사용이 증가시키게 된다.

특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 회로 안정성의 확보를 위해 회로 기판의 공간 사용이 지나치게 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 전류를 조절할 수 있는 칩 저항 소자에 대한 연구가 필요한 실정이다.

미국특허공개공보 2008/0303627호

본 발명의 일 실시형태의 목적은, 소형화되더라도 회로 기판과의 안정적인 연결을 보장할 수 있는 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.

일 예에서, 상기 제1 내지 제3 단자는 상기 저항층 상에 배치된 내부 전극과, 상기 내부 전극을 덮을 수 있다. 상기 제3 단자의 내부 전극은, 오픈 영역을 갖는 제1 전극층과, 상기 제1 전극층 상에 배치되어 상기 오픈 영역을 따라 굴곡진 표면을 갖는 제2 전극층을 포함할 수 있다.

이 경우에, 상기 제3 단자의 제1 전극층은 소정의 간격으로 배열된 복수의 패턴을 가지며, 상기 패턴 사이의 간격이 상기 오픈 영역으로 제공될 수 있다.

일 예에서, 상기 제1 및 제2 단자의 내부 전극은 상기 제3 단자의 제1 전극층의 두께와 실질적으로 동일한 두께를 가질 수 있다.

본 발명의 일 실시형태는, 복수의 전극 패드를 갖는 회로기판과, 상기 회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판와, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단에 배치되며, 상기 저항층의 양 단에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 오목부를 갖는 제3 단자를 포함하는 칩 저항 소자 어셈블리를 제공한다.

다른 단자 사이에 위치한 중심 단자의 표면을 오목한 구조로 변형함으로써 솔더와 접촉면적을 증가시켜 고착강도를 향상시키고, 솔더의 퍼짐 현상을 감소시켜 접속 불량을 방지할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도2는 도1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도3은 도1에 도시된 칩 저항 소자에 채용가능한 내부전극의 일 패턴을 나타내는 평면도이다.
도4는 본 발명의 일 실시형태에 채용가능한 내부 전극의 다른 패턴을 나타내는 평면도이다.
도5는 본 발명의 일 실시형태에 따른 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도6은 도5에 도시된 어셈블리의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도7 내지 도9은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 단면도이다.
도10은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도11은 도10에 도시된 저항 소자의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.
도12는 도10에 도시된 칩 저항 소자에 채용가능한 내부 전극의 일 패턴을 나타내는 평면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 상세히 설명한다.

본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.

첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.

도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이며, 도2는 도1에 도시된 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.

도1 및 도2를 참조하면, 본 실시형태에 따른 칩 저항 소자(100)는 절연 기판(110)과, 저항층(120) 및 상기 저항층(120)에 연결된 제1 내지 제3 단자(131,132,133)를 포함한다.

상기 절연 기판(110)은 그 일 면에 배치된 저항층(120)을 포함한다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질일 수 있다. 상기 절연 기판(110)은 사용시에 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.

예를 들어, 상기 절연 기판(110)은 알루미나(Al₂O₃)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.

상기 저항층(120)은 상기 절연 기판(110)의 일 면에 배치된다. 상기 저항층(120)은 서로 이격된 제1 내지 제3 단자(131,132,133)와 연결되어 2개의 저항요소로 사용될 수 있다.

도1에 도시된 바와 같이, 상기 제1 및 제2 단자(131,132)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. 상기 제3 단자(133)는 상기 제1 및 제2 단자(131,132) 사이의 저항층(120) 상에 상기 제1 및 제2 단자(131,132)와 분리되어 배치될 수 있다. 이러한 배열에서, 상기 제3 단자(133)를 공통 단자로 하고, 상기 제1 및 제2 단자(131,132)를 각각의 독립 단자로 채용하는 2개의 저항 요소가 구현될 수 있다. 본 실시형태와 달리, 저항층(120)은 2개의 저항요소로 서로 분리되어 제공될 수도 있다(도9 참조).

상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.

상기 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 상기 저항층(120)을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해서 미세 커팅(cutting) 등과 같은 부분적 제거공정을 일컫는다.

본 실시예에서, 상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되거나 외부 충격으로부터 보호하기 위한 저항 보호층(140)이 배치될 수 있다. 예를 들어, 상기 저항 보호층(140)은 실리콘(SiO₂)이나 글래스(glass) 또는 폴리머를 포함할 수 있다. 특정 예에서, 상기 저항 보호층(140)은 글래스인 제1 층과 폴리머인 제2 층으로 구성될 수 있으며, 필요에 따라 두 층 각각은 트리밍 전후에 형성될 수 있다.

도2에 도시된 바와 같이, 상기 제1 내지 제3 단자(131,132,133)는 각각 상기 저항층(120) 상에 배치된 내부 전극(131a-131a",132a-132a",133a)과, 상기 내부 전극을 덮는 외부 전극(131b,132b,133b)을 포함한다. 상기 내부 전극은 상기 저항층(120) 상에 배치된 상면 전극(131a,132a,133a)을 포함한다. 상기 제1 및 제2 단자(131,132)의 내부 전극은 상면 전극(131a,132a) 외에도, 상기 절연 기판(110)의 양 측면에 형성된 측면 전극(131a',132a')과 상기 제1 면과 반대에 위치한 제2 면에 위치한 배면 전극(131a",132a")을 갖는다.

상기 내부 전극은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 내부 전극은 외부 전극(131b,132b,133b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부 전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.

상기 제1 내지 제3 단자의 외부 전극(131b,132b,133b)은 도금공정에 의해 형성될 수 있다. 상기 외부 전극(131b,132b,133b)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 외부 전극(131b,132b,133b)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.

도1에 도시된 바와 같이, 상기 제3 단자(133)는 오목부(C)를 갖는다. 상기 오목부(C)는 상기 제1 및 제2 단자(131,132)의 배열방향과 수직인 방향(즉, 절연기판(110)의 폭방향)으로 형성될 수 있다. 이러한 오목부(C)에 의해 상기 제3 단자(133)는 실장 공정시에 솔더와의 접합 면적을 증가시킬 수 있다. 또한, 과량의 솔더를 수용하는 공간을 제공하여 솔더 퍼짐을 효과적으로 방지할 수 있다.

상기 제3 단자(133)의 오목부(C)는 상기 제3 단자(133)의 내부 전극의 형상을 제어하여 얻을 수 있다. 도2에 도시된 바와 같이, 상기 제3 단자(133)의 내부 전극은 상기 저항층(120) 상에 배치된 제1 전극층(133a-1)과, 상기 제1 전극층(133a-1) 상에 배치된 제2 전극층(133a-2)을 포함한다. 상기 제1 전극층(133a-1)은 오픈 영역(O)을 가지며, 상기 제2 전극층(133a-2)은 상기 제1 전극층(133a-1)의 오픈 영역(O)을 따라 굴곡진 표면을 가질 수 있다. 이와 같이, 상기 제1 전극층(133a-1)의 비평탄한 구조를 이용하여 상기 제3 단자(133)의 내부 전극을 오목한 표면(C')을 갖도록 형성할 수 있다. 이러한 제1 및 제2 전극층(133a-1,133a-2)은 스크린 인쇄공정을 이용하여 원하는 패턴으로 형성될 수 있다.

도3은 제3 단자(133)의 내부 전극(133a) 중 제1 전극층(133a-1)의 패턴을 나타내는 평면도이다.

도3에 도시된 바와 같이, 상기 내부 전극(133a)의 제1 전극층(133a-1)은 소정의 간격(d)으로 배열된 2개의 패턴으로 구성될 수 있다. 이러한 패턴 사이의 간격(d)은 상기 오픈 영역(O)의 폭을 정의할 수 있다. 최종적으로, 도3과 같이 패턴의 배열에 의해 상기 제3 단자(133)는 소자(100)의 폭 방향을 따라 오목한 표면을 가질 수 있다. 상기 제1 전극층(133a-1)으로 채용가능한 패턴은 이에 한정되지 않으며, 예를 들어, 3개 이상의 패턴을 서로 다른 간격을 배열하거나 다른 크기의 패턴을 다른 방향으로 배열하여 상기 제1 전극층(133a-1)에 다양한 형태의 오픈 영역을 형성할 수 있다.

다른 예에서는, 상기 제1 전극층(133a-1)의 패턴은 도4에 도시된 바와 같이, 하나의 패턴의 내부에 오픈 영역(O)을 형성하는 방식으로 제공할 수 있다. 이러한 오픈 영역(O)도 필요에 따라 복수개로 제공될 수 있다.

도3에 도시된 바와 같이, 상기 제1 전극층(133a-1)은 상기 제1 및 상기 제2 단자의 내부 전극(131a,132a)과 함께 형성될 수 있다. 이 경우에, 도2에 도시된 바와 같이, 상기 제1 및 제2 단자의 내부 전극(131a,132a)의 두께(t1,t2)는 상기 제3 단자(133)의 제1 전극층(133a-1)의 두께(t3a)와 실질적으로 동일할 수 있다. 상기 제3 단자의 내부 전극(133a)은 상기 제2 전극층(133a-2)을 더 가지므로, 다른 단자의 내부 전극(131a,132a)의 두께(t1,t2)보다 두꺼운 두께(t3=t3a+t3b)를 가질 수 있다.

한편, 외부 전극을 위한 도금공정에서, 제1 및 제2 단자(131,132)는 칩 저항 소자(100)의 가장 자리에 위치한 반면에, 제3 단자(133)는 제1 및 제2 단자(131,132) 사이에 위치하므로 도금물질이 제3 단자(133)의 영역보다 제1 및 제2 단자(131,132)의 영역에서 더 잘 침착될 수 있다. 그 결과, 본 실시형태와 같이, 제3 단자의 외부 전극(133b)은 다른 외부 전극(131b,132b)의 두께보다 얇은 두께로 가질 수 있다. 이러한 도금 두께의 편차와 제2 전극층의 두께를 이용하여 제3 단자와 다른 단자의 두께 편차를 제어할 수 있다. 예를 들어, 도금 두께의 편차보다 제2 전극층의 두께를 작게 함으로써 제3 단자의 두께를 제1 및 제2 단자의 두께보다 작게 형성할 수 있다.

도5 및 도6은 도1에 도시된 칩 저항 소자가 실장된 회로 기판을 갖는 칩 저항 소자 어셈블리를 나타내는 사시도 및 측단면도이다.

도5 및 도6을 참조하면, 본 실시형태에 따른 칩 저항소자 어셈블리(200)는, 도1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(210)을 포함한다.

상기 회로 기판(210)은 소자 실장 영역에 제1 내지 제3 전극 패드(211,212,213)를 포함한다. 상기 제1 내지 제3 전극 패드(211,212,213)는 상기 회로 기판(210)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.

앞서 설명한 바와 같이, 회로 기판(210)의 공간효율을 높이기 위해서, 칩 저항 소자(100)의 소형화에 따라, 칩 저항 소자(100)의 단자 간격은 좁아지고, 이로 인해 제1 내지 제3 전극 패드(211,212,213)와 충분한 고착강도로 접합되기 어려우며, 리플로우 공정시에 솔더(230)가 퍼지는 문제에 노출될 수 있다. 특히, 제3 단자(133)는 제1 및 제2 단자(131,132) 사이에 배치되어 그 폭을 증가시키는데 제약이 크므로 충분한 면적을 확보하기 어렵다.

본 실시형태에 채용된 제3 단자(133)는 상술한 바와 같이 폭을 증가시키지 않더라도 오목부(C)를 제공함으로써 회로 기판(210)에 실장할 때에 솔더(230)와 접촉면적을 충분히 확보할 수 있다. 이러한 접촉 면적의 증가를 통해서 제3 전극 패드(213)와 고착강도를 효과적으로 향상시킬 수 있다. 그 결과 칩 저항 소자(100)와 회로 기판(210)의 안정적인 연결을 보장할 수 있다.

다른 단자(131,132) 사이에 배치된 제3 단자(133)에 적용되는 솔더(230)가 주로 문제될 수 있으나, 본 실시형태에 채용된 제3 단자(133)의 오목부(C)는, 과량의 솔더(230)를 수용할 수 있는 공간을 제공하므로 실장과정에서 솔더(230)가 원하지 않는 방향(다른 단자 방향)으로 번지는 것을 효과적으로 방지할 수 있다.

본 발명에 따른 칩 저항 소자는 다양한 형태로 변경되어 구현될 수 있다. 예를 들어, 다양한 방식으로 제3 단자의 표면을 오목하게 형성할 수 있다. 이러한 다양한 형태는 도7 내지 도11에 예시되어 있다.

도7은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 단면도이다.

도7에 도시된 칩 저항 소자(100A)는, 제1 전극층(133a-1)의 오픈영역(O)이 제2 전극층(133a-2')에 의해 충전된 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.

본 실시형태에서, 상기 제1 전극층(133a-1) 상에 형성된 상기 제2 전극층(133a-2')은 상기 제1 전극층(133a-1)의 오픈영역(O)이 충전한다. 이는 제2 전극층(133a-2')을 인쇄할 때에 페이스트의 점도를 조절하거나 오픈영역(O)의 폭을 확장함으로써 구현될 수 있다. 이러한 충전으로 상기 제3 단자(133)의 오목부(C)를 더욱 확장시킬 수 있다.

도8은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 단면도이다.

도8에 도시된 칩 저항 소자(100B)는, 제1 전극층(133a-1')의 2개의 오픈영역(O1,O2)을 갖고, 이로 인해 제3 단자부(133')가 2개의 오목부(C1,C2)를 갖는 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.

본 실시형태에서, 상기 제1 전극층(133a-1')은 제3 단자(133)의 폭 방향 또는 소자(100)의 길이 방향으로 배열된 2개의 오픈 영역(O1,O2)을 갖는다. 2개의 오픈영역(O1,O2)은 도3과 유사하게 완전히 분리된 3개의 패턴으로 구현될 수도 있으며, 도4와 유사하게 내부영역에 배치된 오픈영역으로 구현될 수도 있다.

상기 제2 전극층(133a-2')의 표면은 상기 2개의 오픈 영역(O1,O2)의 배열에 따라 2개의 오목부(C1',C2')를 가지며, 도금 공정으로 비교적인 일정한 두께로 상기 내부 전극(133a')에 외부 전극(133b)이 형성됨으로써 최종 제3 단자(133)는 상기 오픈영역(O1,O2)에 대응되는 위치에 2개의 오목부(C1,C2)를 가질 수 있다. 이러한 복수개의 오목부(C1,C2)를 채용함으로써, 제3 단자(133')와 전극 패드의 고착강도를 향상시키고 솔더 퍼짐과 같은 실장시 본딩 불량 문제를 더욱 효과적으로 방지할 수 있다.

도9는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 단면도이다.

도9에 도시된 칩 저항 소자(100C)는, 저항체가 제1 및 제2 저항층(121,122)으로 분리되어 형성되고 제3 단자의 내부 전극(133")이 단일층으로 구성되는 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.

본 실시형태에서, 상기 절연 기판(110)의 일면에 배치된 저항체는 서로 분리된 제1 및 제2 저항층(121,122)으로 제공될 수 있다. 상기 제1 및 제2 저항층(121,122) 사이는 이격될 수 있으며, 이로 인해 오픈 영역과 유사한 공간이 존재할 수 있다. 상기 제3 단자(133")의 내부 전극(133a")은 상기 제1 및 제2 저항층(121,122)에 접하면서 그 사이 공간을 따라 배치되어 오목한 형태(C')로 형성될 수 있다. 이러한 오목한 형태(C)에 의해 그 위에 형성되는 외부 전극(133b")도 오목부를 갖도록 형성된다. 이와 같이, 본 실시형태에 채용된 제3 단자(133")도 단일층인 내부 전극(133a")을 이용하여 오목부(C)를 가질 수 있다.

도10은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다. 도11은 도10에 도시된 저항 소자의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.

도10 및 도11에 도시된 칩 저항 소자(100D)는, 복수의 오목부(Ca,Cb)가 절연 기판(110)의 폭방향으로 배열된 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.

본 실시형태에서, 상기 제1 전극층(233a-1)은 제3 단자(233)의 길이 방향 또는 절연기판(100)의 폭 방향으로 배열된 2개의 오픈 영역(O1,O2)을 갖는다. 도12에 예시된 패턴과 같이, 상기 제1 전극층(233a-1)이 일정한 간격(d)을 갖는 3개의 패턴으로 구성되고, 그 사이에 2개의 오픈영역(O1,O2)을 제공할 수 있다.

상기 제2 전극층(233a-2)의 표면은 상기 2개의 오픈 영역(O1,O2)의 배열에 따라 2개의 오목부(Ca',Cb')를 가지며, 도금 공정으로 비교적인 일정한 두께로 상기 내부 전극(233a) 표면에 외부 전극(233b)이 형성됨으로써 최종 제3 단자(233)는 상기 오픈영역(O1,O2)에 대응되는 위치, 즉 절연 기판(110)의 폭 방향으로 2개의 오목부(Ca,Cb)를 배열할 수 있다. 본 실시형태에서는 복수개의 오목부(Ca,Cb)를 도입함으로써, 제3 단자(233)와 전극 패드의 고착강도를 향상시키고 솔더 퍼짐과 같은 실장시 본딩 불량 문제를 더욱 효과적으로 방지할 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100 : 칩 저항 소자
110 : 절연 기판
O: 오픈영역
C: 오목부
120,121,122 : 저항층
131,132,133: 제1 내지 제3 단자
140: 저항 보호층
210: 회로 기판
211, 212, 213 : 제1 내지 제3 전극 패드
230: 솔더

Claims

서로 반대에 위치한 제1 및 제2 면과 그 사이에 위치한 측면을 갖는 절연 기판;
상기 절연 기판의 제1 면에 배치된 저항층;
상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자; 및
상기 제1 및 제2 단자 사이에서 상기 저항층에 연결되도록 상기 절연 기판의 제1 면에 배치되며, 오목부를 갖는 제3 단자;를 포함하는 칩 저항 소자.
제1항에 있어서,
상기 제1 내지 제3 단자는 각각,
상기 저항층 상에 배치된 내부 전극과, 상기 내부 전극을 덮는 외부 전극을 포함하는 칩 저항 소자.
제2항에 있어서,
상기 제1 및 제2 단자의 내부 전극은 상기 제3 단자의 내부 전극보다 작은 두께를 가지며, 상기 제1 및 제2 단자의 외부 전극은 상기 제3 단자의 외부 전극보다 큰 두께를 갖는 칩 저항 소자.
제2항에 있어서,
상기 제3 단자의 내부 전극은, 오픈 영역을 갖는 제1 전극층과, 상기 제1 전극층 상에 배치되어 상기 오픈 영역을 따라 굴곡진 표면을 갖는 제2 전극층을 포함하는 칩 저항 소자.
제4항에 있어서,
상기 제3 단자의 제1 전극층은 소정의 간격으로 배열된 복수의 패턴을 가지며, 상기 패턴 사이의 간격이 상기 오픈 영역으로 제공되는 칩 저항 소자.
제4항에 있어서,
상기 제1 및 제2 단자의 내부 전극은 상기 제3 단자의 제1 전극층의 두께와 실질적으로 동일한 두께를 갖는 칩 저항 소자.
제1항에 있어서,
상기 제3 단자의 오목부는 상기 절연 기판의 폭 방향으로 형성되는 칩 저항 소자.
제1항에 있어서,
상기 제3 단자의 오목부는 복수의 오목부를 포함하는 칩 저항 소자.
제2항에 있어서,
상기 저항층은 서로 이격된 제1 및 제2 저항층을 포함하고,
상기 제3 단자의 내부 전극은 상기 제1 및 제2 저항층과 연결되도록 상기 이격된 공간에 배치되는 칩 저항 소자.
제9항에 있어서,
상기 제3 단자의 내부 전극은 상기 이격된 공간을 따라 오목한 표면을 갖는 칩 저항 소자.
제1항에 있어서,
상기 제3 단자의 오목부는 상기 절연 기판의 길이 방향으로 형성되는 칩 저항 소자.
복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면을 갖는 절연 기판와, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단에 배치되며, 상기 저항층의 양 단에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 저항층에 연결되도록 상기 절연 기판의 제1 면에 배치되며 오목부를 갖는 제3 단자;를 포함하는 칩 저항 소자 어셈블리.
제12항에 있어서,
상기 제1 내지 제3 단자는 각각 상기 저항층 상에 배치된 내부 전극과, 상기 내부 전극을 덮는 외부 전극을 포함하며,
상기 제3 단자의 내부 전극은, 오픈 영역을 갖는 제1 전극층과, 상기 제1 전극층 상에 배치되어 상기 오픈 영역을 따라 굴곡진 표면을 갖는 제2 전극층을 포함하는 칩 저항 소자 어셈블리.
제13항에 있어서,
상기 제1 및 제2 단자의 내부 전극은 상기 제3 단자의 제1 전극층과 실질적으로 동일한 두께를 가지며, 상기 제1 및 제2 단자의 외부 전극은 상기 제3 단자의 외부 전극보다 큰 두께를 갖는 칩 저항 소자 어셈블리.