KR20180054273A

KR20180054273A - 칩 저항 소자 및 칩 저항 소자 어셈블리

Info

Publication number: KR20180054273A
Application number: KR1020160152012A
Authority: KR
Inventors: 김형민; 윤장석
Original assignee: 삼성전기주식회사
Priority date: 2016-11-15
Filing date: 2016-11-15
Publication date: 2018-05-24
Also published as: JP6969159B2; JP2018082139A; KR102527723B1

Abstract

본 발명의 일 실시예는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치된 저항체; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항체와 각각 연결되는 제1 및 제2 단자;를 포함하고, 상기 저항체는, 제1 영역을 가지며, 제1 저항값을 갖는 물질을 포함하는 제1 저항체; 및 상기 제1 영역과 중첩되는 제2 영역을 가지고, 상기 제1 저항값과 다른 제2 저항값을 갖는 물질을 포함하는 제2 저항체;를 포함하는 것을 특징으로 하는 칩 저항 소자를 제공한다.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.

최근 전자기기가 점차 소형화 및 정밀화됨에 따라, 전자기기에 채용되는 전자회로의 크기도 점점 소형화되고 있으며, 칩 저항 소자의 크기도 점점 소형화되고 있다. 또한, 소형화된 칩 저항 소자의 저항값을 목표로 하는 값에 맞추기 위해, 칩 저항 소자의 저항체를 레이저로 가공하는 트리밍의 중요성이 점점 커지고 있다. 그러나, 소형화된 칩 저항 소자의 저항체를 트리밍함에 따라, 저항체의 폭은 점점 감소하게 되었으며, 이러한 칩 저항 소자에 고전압이 인가되면 저항체가 손상되는 문제점이 발생하고 있다.

따라서, 점차 소형화되는 칩 저항 소자의 손상을 방지하기 위해서, 트리밍되는 길이를 최소화하기 위해, 저항체의 저항값 변화를 크게 하기 위한 연구가 필요한 실정이다.

일본공개특허 제2012-222012호

본 발명의 일 실시예의 목적은, 트리밍되는 길이를 최소할 수 있으며, 저항체의 저항값 변화는 증가한 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.

본 발명의 일 실시예는, 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되며, 상기 제1 및 제2 단자를 연결하며 제1 저항값을 갖는 물질로 이루어진 제1 저항체 및 상기 제1 및 제2 단자를 연결하며 상기 제1 저항체와 중첩되는 영역을 가지며 상기 제1 저항값과 상이한 제2 저항값을 갖는 물질로 이루어진 제2 저항체를 포함하는 저항체; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항체와 각각 연결되는 제1 및 제2 단자;를 포함하고, 상기 중첩되는 영역에는 레이저 트리밍에 의해 형성된 적어도 하나의 홈을 갖는 것을 특징으로 하는 칩 저항 소자 어셈블리를 제공한다.

본 발명의 일 실시예에 의하면, 트리밍되는 길이가 최소화된 칩 저항 소자 및 칩 저항 소자 어셈블리를 제공할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 칩 저항 소자를 나타내는 사시도이다.
도 2은 도 1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도 3은 도 1에 도시된 칩 저항 소자의 저항체를 Ⅱ 방향에서 바라본 평면도이다.
도 4는 본 발명의 일 실시예에 의한 칩 저항소자의 저항값 그래프와 비교예의 저항값 그래프를 비교한 도면이다.
도 5은 도 1의 저항체의 변형예이다.
도 6은 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 7은 도 6에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩 저항 소자를 나타내는 사시도이고, 도 2은 도 1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이며, 도 2는 도 1에 도시된 칩 저항 소자의 저항체를 Ⅱ방향에서 바라본 평면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 칩 저항 소자(100)는 절연 기판(110), 저항체(120), 저항 보호층(130) 및 제1 및 제2 단자(140, 150)를 포함할 수 있다.

상기 절연 기판(110)은 서로 대향하는 제1 및 제2 면(A, B)을 가질 수 있으며, 제1 면(A)에 저항체(120)가 배치될 수 있다. 상기 절연 기판(110)은 소정의 두께를 갖는 얇은 판형으로 형성될 수 있다. 상기 절연 기판(110)은 비교적 얇은 두께로 형성되는 저항체(120)를 지지하며 저항 소자(100)의 강도를 확보할 수 있는 재질로 이루어질 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질로 형성되어, 상기 칩 저항 소자(100)를 사용할 때에 저항체(120)에서 발생하는 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 절연 기판(110)은 알루미나(Al₂O₃)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.

저항체(120)는 상기 절연 기판(110)의 제1 면(A)에 배치될 수 있다. 실시예에 따라서는 상기 저항체(120)는 절연 기판(110)의 제2 면(B)에 배치될 수도 있다. 상기 저항체(120)는 서로 이격된 제1 및 제2 단자(140, 150)의 사이를 연결하는 전기적 저항 요소로 사용될 수 있다.

도 1 및 도 2에 도시된 바와 같이, 저항체(120)는 상기 절연 기판(110)의 길이 방향으로 나란하게 배치된 복수의 저항체를 포함할 수 있다. 본 실시예에서는 저항체(120)가 나란하게 배치된 제1 저항체(121)및 제2 저항체(122)로 구성된 경우를 설명하고 있으나, 이에 한정하는 것은 아니며, 3개 이상의 저항체로 이루어질 수도 있다.

제1 저항체(121)와 제2 저항체(122)는 각각 절연 기판(110)의 제1 면(A) 상에 길이 방향으로 나란하게 배치되고 소정의 폭(W1, W2)을 가지는 직사각형의 형상으로서, 각각 제1 및 제2 단자(140, 150)를 병렬로 연결하도록 배치될 수 있다.

제1 저항체(121)의 제1 영역과 제2 저항체(122)의 제2 영역이 소정의 폭(W3)으로 겹쳐진 중첩 영역(OA)을 갖도록 배치될 수 있다. 상기 중첩 영역(OA)은 상기 절연 기판(110)의 제1 면(A)의 폭 방향의 중앙 영역을 따라 배치될 수 있다. 상기 중첩 영역(OA)은 제1 저항체(121) 상에 제2 저항체(122)가 적층된 영역일 수 있다.

상기 제1 저항체(121)와 상기 제2 저항체(122)는 서로 다른 저항값인 제1 저항값과 제2 저항값을 갖는 물질로 이루어질 수 있다. 제1 저항값은 제2 저항값보다 클 수 있다.

상기 제1 저항체(121)와 제2 저항체(122)는 특정한 저항값을 갖는 다양한 금속 또는 합금이나, 산화물과 같은 화합물을 포함할 수 있다. 예를 들어, 제1 저항체(121)와 제2 저항체(122)는 Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 제1 저항체(121)와 제2 저항체(122)는 상기 절연 기판(110)의 표면에 상기 금속 또는 합금이나, 산화물과 같은 화합물이 혼합된 페이스트를 스크린 인쇄 등과 같은 방법을 통해 도포하고 소정의 온도에서 소성하여 형성할 수 있다. 본 실시예에서는 절연 기판(110)의 표면에 제1 저항체(121)를 형성하기 위한 페이스트를 스크린 인쇄한 후, 일부 영역이 중첩되도록 제2 저항체(122)를 형성하기 위한 페이스트를 스크린 인쇄한 후, 한번에 소성하여 형성할 수 있다.

제1 저항체(121)와 제2 저항체(122)가 접하는 중첩 영역(OA)은 트리밍(trimming)에 의한 홈(T)을 형성함으로써 칩 저항 소자(100)의 저항값을 정밀하게 조절하는 영역으로 사용될 수 있다. 칩 저항 소자(100)의 저항체(120)는 트리밍에 의해 저항값이 결정될 수 있다. 트리밍이란 저항체(120)를 형성한 후에 목표로 하는 저항값을 얻기 위해서, 저항체(120)를 부분적으로 제거하는 공정을 일컫는다. 트리밍에는 다양한 미세 컷팅(cutting) 방법이 사용될 수 있으나, 본 실시예에서는 YAG 레이저(laser)를 이용하여 저항체(120)의 일 영역을 제거하는 레이저 트리밍이 적용될 수 있다.

다만, 레이저 트리밍은 레이저의 열에 의해 저항체를 제거하는 과정에서, 저항체에 균열을 발생시켜 저항값의 산포 및 노이즈 특성을 악화시킬 수 있다. 또한, 트리밍되는 길이가 길어질수록 남은 저항체의 폭이 점점 감소되어, 과전압이 인가된 경우에 저항체에 전류가 집중되어 파손될 위험이 커지게 되는 문제가 발생할 수 있다.

본 실시예의 칩 저항 소자(100)는 제1 저항체(121)와 제2 저항체(122)가 병렬로 배치되되, 소정의 영역에서 중첩 영역(OA)을 갖도록 배치하고, 이러한 중첩 영역(OA)을 포함하는 영역에 레이저 트리밍에 의한 홈(T)을 형성함으로써, 저항값을 정밀하게 조정할 수 있다.

도 3을 참조하여, 중첩 영역(OA)을 포함하는 영역에 레이저 트리밍에 의한 홈(T)을 형성함으로써, 저항값을 정밀하게 조정하는 과정에 대해 설명한다. 도 3은 도 1에 도시된 칩 저항 소자의 저항체를 Ⅱ 방향에서 바라본 평면도이다.

본 실시예의 경우, 레이저 트리밍에 의한 홈(T)이 제1 저항체(121)의 일 영역, 중첩 영역(OA) 및 제2 저항체(122)의 일 영역에 걸쳐 형성된 것을 볼 수 있다. 이러한 홈(T)은 저저항 영역인 제2 저항체(122)에서 시작하여, 고저항 영역인 제1 저항체(121) 방향으로 레이저를 조사하여 형성할 수 있다. 저저항 영역인 제2 저항체(121)를 트리밍하는 과정에서는 저항값이 목표치에 빠르게 근접하며, 중첩 영역(OA)을 트리밍하는 과정에서는 저항값이 완만하게 상승하여 저항값을 정밀하게 조절할 수 있는 효과가 있다. 저저항 영역인 제2 저항체(121)를 트리밍하는 과정에서는 저항값이 목표치에 빠르게 근접하므로, 기존에 비해 트리밍되는 길이가 줄어드는 효과를 기대할 수 있다.

본 실시예의 의한 칩 저항소자와 비교예를 비교하여, 본 실시예의 효과에 대해 설명한다. 도 4는 본 발명의 일 실시예에 의한 칩 저항소자의 저항값 그래프(G1)와 비교예의 저항값 그래프(G2)를 비교한 도면이다.

비교예는 절연 기판 상에 하나의 저항체만 배치된 경우로서, 본 실시예의 제1 저항체의 저항값과 제2 저항체의 저항값의 병렬 저항값에 해당하는 저항값을 갖는 저항체가 배치된 경우이다.

트리밍 길이(%)	G1의 저항값(%)	G2의 저항값(%)
0	58	58
5	62	60
7	66	62
9	71	64
11	76	67
13	82	69
15	88	72
17	95	75
19	99	78
21	102	81
23	105	85

도 4 및 표 1을 참조하면, 비교예의 경우, 트리밍 길이에 비례하여 저항값이 일정하게 상승하는 것을 볼 수 있으며, 저항값의 상승율이 본 실시예에 비해 전반적으로 낮은 것을 확인할 수 있다.

반면에, 본 실시예는, 비교예에 비해 급격하게 저항값이 상승하다가 저항값 목표치(RT)의 허용오차에 해당하는 영역(±5%)부터는 저항값이 완만하게 상승하는 것을 볼 수 있다. 이는 본 실시예의 경우, 트리밍 과정이 저저항 영역인 제2 저항체(122)에서 시작하여, 저저항 영역인 제2 저항체(122)와 고저항 영역인 제1 저항체(121)가 적층된 중첩 영역(OA)을 통과하여 이루어지기 때문으로, 저항값이 비교예보다 낮은 제2 저항체(122)를 트리밍하는 동안에는 저항값이 비교예에 비해 급격하게 상승하며, 제1 저항체(121)와 제2 저항체(122)가 적층된 중첩 영역(OA)을 트리밍하는 동안에는 저항체의 저항값이 완만하게 증가하기 때문이다. 따라서, 본 실시예는 비교예에 비해, 트리밍되는 길이는 짧으면서도 더욱 정밀하게 저항값을 조절할 수 있는 장점이 있다. 표 1을 참조하면, 저항체를 19% 트리밍하였을 때, 본 실시예는 저항값 목표치(RT)의 99%에 해당하는 값으로 조정된 반면에, 비교예의 경우는 목표 저항값의 78%에 불과한 값으로 조정되어 추가적인 트리밍이 필요한 것으로 조사되었다.

도 5는 도 1 저항체(120)의 변형예로서, 제1 및 제2 내부 전극(241, 251)의 사이에 배치된 저항체(220)가 소정의 영역에서 서로 중첩된 제1 저항체(221)와 제2 저항체(222)로 이루어진 점에서는 도 1의 실시예와 같으나, 제2 저항체(222) 중 트리밍이 이루어지는 중앙 영역(222a)이 돌출되어 있으며, 트리밍 홈(T)이 중앙 영역(222a)을 벗어나지 않도록 형성된 차이점이 있다. 따라서, 제2 저항체(222) 상에 트리밍 홈(T)을 형성할 수 있는 면적이 더욱 넓어져, 제1 및 제2 저항체(221, 222)의 폭을 전체적으로 변경시키지 않으면서도, 중첩 영역(OA)의 면적을 증가시킬 수 있는 장점이 있다.

도 1 및 도 2에 도시된 바와 같이, 상기 제1 및 제2 단자(140, 150)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항체(120)의 제1 저항체(121)와 제2 저항체(122)의 양 측에 각각 연결될 수 있다.

상기 제1 및 제2 단자(140, 150)는 각각 제1 저항체(121)와 제2 저항체(122) 상에 배치된 제1 및 제2 내부 전극(141, 151)과, 상기 제1 및 제2 내부 전극(141, 151)과 대향하도록 상기 절연 기판(110)의 타면에 제1 및 제2 이면 전극(142, 152)이 배치될 수 있다. 상기와 같이 절연 기판(110)의 타면에 제1 및 제2 이면 전극(142, 152)이 배치되는 경우, 제1 및 제2 내부 전극(141, 151)과 제1 및 제2 이면 전극(142, 152)은 소성 공정에서 저항체(120)가 절연 기판(110)에 미치는 힘을 상쇄하여 저항체(120)에 의해 절연 기판(110)이 휘는 현상을 방지할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 및 제2 이면 전극(142,152)은 도전성 페이스트를 인쇄하여 형성할 수 있다.

상기 제1 및 제2 내부 전극(141, 151)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 내부 전극(141, 151)은 제1 및 제2 외부 전극(142, 152)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 제1 및 제2 내부 전극(141, 151)은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 및 제2 외부 전극(142, 152)은 도금공정에 의해 형성될 수 있다. 상기 제1 및 제2 외부 전극(142, 152)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 외부 전극(142, 152)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.

본 발명의 일 실시예에 의하면, 상기 절연 기판(110)의 측단면에는 제1 및 제2 내부 전극(141, 151)과 제1 및 제2 이면 전극(142, 152)을 각각 연결하는 제1 및 제2 측면 전극(143, 153)이 선택적으로 배치될 수 있다.

상기 제1 및 제2 측면 전극(143, 153)은 각각 제1 내부 전극(141)과 제1 이면 전극(142) 및 제2 내부 전극(151)과 제2 이면 전극(152)이 각각 연결되도록 배치될 수 있다. 따라서, 상기 제1 및 제2 측면 전극(143, 153)은 상기 절연 기판(110)의 일면에 전류가 집중되는 문제가 개선될 수 있다.

상기 제1 및 제2 측면 전극(143, 153)은 상기 절연 기판(110)의 양 측단면에 제1 및 제2 측면 전극(143, 153)을 형성하기 위한 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니다.

실시예에 따라서는 상기 제1 및 제2 내부 전극(141, 151), 상기 제1 및 제2 이면 전극(142, 152), 상기 제1 및 제2 측면 전극(143, 153) 및 상기 제1 및 제2 외부 전극(144, 154)은 각각 다층으로 구성될 수도 있다.

상기 저항체(120)의 표면에는 상기 저항체(120)가 외부로 노출되는 것을 방지하고 외부 충격으로부터 보호하기 위한 저항 보호층(130)이 배치될 수 있다.

상기 저항 보호층(130)은 제1 및 제2 내부 전극(141, 151)을 배치한 후, 소재 물질의 페이스트를 노출된 저항체(120)의 표면을 덮도록 스크린 인쇄와 같은 방법으로 도포하고, 건조하여 형성할 수 있다. 상기 저항 보호층(130)은 높은 표면 강도 및 내산성을 가지는 폴리머(polymer)로 이루어져, 제1 및 제2 외부 전극(144, 154)을 형성하는 도금 공정에서 강산성인 도금액으로부터 저항체(120)가 손상되는 것을 방지할 수 있다.

도 6은 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이고, 도 7은 도 6에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.

도 6 및 도 7을 참조하면, 본 실시예에 따른 칩 저항소자 어셈블리(1)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(10)을 포함한다.

상기 회로 기판(10)은 소자 실장 영역에 제1 및 제2 전극 패드(11, 12)를 포함한다. 상기 제1 및 제2 전극 패드(11, 12)는 상기 회로 기판(10)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.

도 6에 도시된 칩 저항 소자(100)는, 도 1에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.

도 6에 도시된 바와 같이, 상기 칩 저항 소자(100)는 절연 기판(110), 상기 절연 기판의 일면에 배치되며 제1 저항체(121)와 제2 저항체(122)를 갖는 저항체(120), 상기 저항체(120)를 덮는 저항 보호층(130), 상기 저항체(120) 상에 이격되어 배치된 제1 및 제2 단자(140, 150)를 포함할 수 있다.

회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.

이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.

제1 및 제2 전극 패드(11, 12)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 및 제2 단자(140, 150)와 각각 솔더(14)를 통해 접속될 수 있다. 본 실시예는, 저항체(120)의 열이 제2 저항 보호층(132)을 통해 제1 및 제2 단자(140, 150)로 방열되어, 칩 저항 소자의 전격 전력이 향상될 수 있는 효과가 있다.

칩 저항소자 어셈블리(1)는 제1 및 제2 전극 패드(11, 12)를 통해, 제1 및 제2 단자(140, 150)가 전기회로와 전기적으로 연결됨으로써, 제1 및 제2 단자(140, 150) 사이의 저항체(120)가 회로에 연결될 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100: 칩 저항 소자
110: 절연 기판
120: 저항체
121: 제1 저항체
122: 제2 저항체
130: 저항 보호층
140: 제1 단자
150: 제2 단자
1: 칩 저항 소자 어셈블리
T: 트리밍 홈

Claims

서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치된 저항체; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항체와 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 저항체는,
제1 영역을 가지며, 제1 저항값을 갖는 물질을 포함하는 제1 저항체; 및
상기 제1 영역과 중첩되는 제2 영역을 가지고, 상기 제1 저항값과 다른 제2 저항값을 갖는 물질을 포함하는 제2 저항체;를 포함하는 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 제1 영역은 상기 제1 저항체의 일부 영역이며, 상기 제2 영역은 상기 제2 저항체의 일부 영역인 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 제1 저항체 및 상기 제2 저항체의 각각은 상기 제1 면의 폭보다 작은 폭을 갖는 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 제1 저항체 및 제2 저항체는 각각 상기 제1 면의 길이 방향으로 서로 나란하게 배치된 직사각형의 형상인 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 제1 저항값은 상기 제2 저항값보다 큰 것을 특징으로 하는 칩 저항 소자.
제5항에 있어서,
상기 제2 영역은 상기 제1 영역 상에 배치되는 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 제1 영역과 상기 제2 영역 중 적어도 하나는, 상기 제1 면의 길이 방향으로 연장된 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 저항체는 레이저 트리밍에 의해 형성된 적어도 하나의 홈을 갖는 것을 특징으로 하는 칩 저항 소자.
제8항에 있어서,
상기 홈은 상기 제1 영역과 상기 제2 영역을 관통하는 것을 특징으로 하는 칩 저항 소자.
제8항에 있어서,
상기 제2 저항체는 상기 제1 면의 폭방향으로 돌출된 영역을 가지며, 상기 홈은 상기 돌출된 영역에 배치된 것을 특징으로 하는 칩 저항 소자.
제1항에 있어서,
상기 저항체를 덮는 저항 보호층을 더 포함하는 것을 특징으로 하는 칩 저항 소자.
복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는,
서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되며, 상기 제1 및 제2 단자를 연결하며 제1 저항값을 갖는 물질로 이루어진 제1 저항체 및 상기 제1 및 제2 단자를 연결하며 상기 제1 저항체와 중첩되는 영역을 가지며 상기 제1 저항값과 상이한 제2 저항값을 갖는 물질로 이루어진 제2 저항체를 포함하는 저항체; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항체와 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 중첩되는 영역에는 레이저 트리밍에 의해 형성된 적어도 하나의 홈을 갖는 것을 특징으로 하는 칩 저항 소자 어셈블리.