KR101771818B1 - 저항 소자, 그 제조방법 및 저항 소자 실장 기판 - Google Patents

저항 소자, 그 제조방법 및 저항 소자 실장 기판 Download PDF

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KR101771818B1
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Abstract

본 발명의 일 실시예에 따른 저항 소자는, 서로 반대에 위치한 제1 및 제2 면을 갖는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 저항층; 상기 저항층 상에 배치되며, 서로 분리되는 제1 및 제2 전극부; 및 상기 제1 및 제2 전극부와 분리되도록 상기 제1 및 제2 전극부 사이에 배치된 제3 전극부; 를 포함하며, 상기 제3 전극부의 폭은, 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 큰 것을 특징으로 한다.

Description

저항 소자, 그 제조방법 및 저항 소자 실장 기판{Resistor element and board having the same mounted thereon}
본 발명은 저항 소자 및 저항 소자 실장 기판에 관한 것이다.
칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.
저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(단락)이 발생되는 경우, 전원의 모든 전류가 IC에 흘러, 회로에 2차 피해가 가는 경우가 발생할 수 있다.
이와 같은 현상을 방지하기 위해서는 회로 설계 시, 복수의 저항을 사용하여 회로를 설계하는 경우를 고려해 볼 수 있다. 그러나, 이와 같은 회로 설계는 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.
특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 바와 같이 회로의 안정성을 위해 기판의 공간 사용이 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 회로에 흐르는 전류를 조절할 수 있는 저항 소자에 대한 연구가 필요한 실정이다.
미국공개특허 제2008-0303627호
본 발명의 일 실시예의 목적은 저항 소자 및 저항 소자 실장 기판을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 소자는, 서로 반대에 위치한 제1 및 제2 면을 갖는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 저항층; 상기 저항층 상에 배치되며, 서로 분리되는 제1 및 제2 전극부; 및 상기 제1 및 제2 전극부와 분리되도록 상기 제1 및 제2 전극부 사이에 배치된 제3 전극부; 를 포함하며, 상기 제3 전극부의 폭은, 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 큰 것을 특징으로 한다.
일 예로, 상기 제3 전극부의 폭은 0.03㎜ 내지 0.48㎜일 수 있다.
일 예로, 상기 제1 및 제2 전극부의 각각의 폭은 0.02㎜ 내지 0.26㎜일 수 있다.
일 예로, 상기 제1 내지 제3 전극부는 각각, 상기 저항층 상에 배치된 시드층; 및 상기 시드층을 덮는 외부전극;을 포함할 수 있다.
일 예로, 상기 제1 및 제2 전극부는 각각, 상기 제1 면과 마주보는 상기 베이스 기재의 제2 면에 배치된 이면 전극; 및 상기 이면 전극과 상기 시드층을 연결하는 측면 전극;을 포함할 수 있다.
일 예로, 상기 제3 전극부의 시드층은 상기 제1 및 제2 전극부의 시드층 각각의 두께보다 얇은 두께를 가질 수 있다.
일 예로, 상기 베이스 기재의 상기 제1 면 상에서 상기 제1 및 제2 전극부 각각의 두께는, 상기 제3 전극부의 두께보다 클 수 있다.
일 예로, 상기 제1 전극부와 상기 제3 전극부 사이의 간격과 상기 제2 전극부와 상기 제3 전극부 사이의 간격의 평균값은 0.1㎜ 내지 0.26㎜일 수 있다.
일 예로, 상기 제1 내지 제3 시드층 사이에서 상기 저항층 상에 배치되는 보호층을 더 포함할 수 있다.
일 예로, 상기 베이스 기재는 직육면체 형상을 가지며, 상기 제1 내지 제2 전극부의 상기 폭은 상기 직육면체의 길이 방향의 폭일 수 있다.
본 발명의 일 실시예에 따른 저항 소자는, 베이스 기재; 상기 베이스 기재 상에 이격되어 배치된 제1 및 제2 전극부; 상기 제1 및 제2 전극부와 분리되도록 상기 제1 및 제2 전극부 사이에 배치된 제3 전극부; 및 상기 제1 및 제3 전극부 사이와, 상기 제2 및 제3 전극부 사이에 각각 배치된 제1 및 제2 저항층을 포함하며, 상기 제3 전극부의 폭은, 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 큰 것을 특징으로 한다.
일 예로, 상기 제1 및 제2 저항층은 서로 다른 물질을 포함할 수 있다.
일 예로, 상기 제1 및 제2 전극부의 폭은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 저항 소자 실장 기판은, 상부에 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되는 다단자 저항 소자;를 포함하며, 상기 다단자 소자는 베이스 기재, 상기 베이스 기재의 일면에 배치된 저항층, 상기 저항층 상에 이격되어 배치된 제1 및 제2 전극부, 상기 제1 및 제2 전극부 사이에, 상기 제1 및 제2 전극부와 이격되어 배치된 제3 전극부를 포함하며, 상기 제1 내지 제3 전극부는 각각 상기 복수의 전극 패드에 실장되고, 상기 제3 전극부의 폭은 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 큰 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 기판 실장 시 공간 효율이 우수하고 회로기판과의 안정적인 연결이 가능한 저항 소자, 그 제조방법 및 저항 소자 실장 기판을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 저항 소자를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 저항 소자를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 저항 소자를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 저항 소자 실장 기판을 나타내는 사시도이다.
도 7은 도 6의 II-II'의 단면도이다.
도 8은 본 명의 다른 실시예에 따른 저항 소자 실장 기판을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1의 I-I' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120) 및 제1 내지 제3 전극부(131, 132, 133)를 포함할 수 있다.
상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 표면이 절연처리된 알루미늄 기판 또는 절연 기판 등을 사용할 수 있다.
이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 일면의 형상이 직사각형인 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 처리되어 절연된 알루미나 재질로 형성될 수 있다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.
상기 저항층(120)은 상기 베이스 기재의 일면에 배치되는 것으로 제1 및 제3 전극부(131, 133)와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 전극부(132, 133)와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 제2 저항부는 도 2에 도시된 바와 같이 일체로 형성될 수 있다.
이때, 상기 제1 및 제2 저항부의 폭(W4, W5)은 각각 0.02㎜ 내지 0.26㎜의 크기로 배치될 수 있다.
아래의 표 1은 제1 및 제2 저항부의 폭(W4, W5)의 변화에 따라 정격전류(0.01W)를 만족하는지 여부를 테스트한 실험예1이다. 하기 실험예1은 제1 내지 제2 전극부(131, 132, 133)의 폭(W1, W2, W3)을 각각 0.02㎜로 고정하고, 제1 및 제2 저항부의 폭(W4, W5)을 변화시킨 것으로서, 각 순서(Lot) 당 1000개의 저항 소자를 제조한 결과를 도시하였다. 각 순서에서 1개 이상의 불량이 발생한 경우에는 결과값을 불합격으로 표시하였다. 제1 및 제2 저항부의 폭(W4, W5)이 0.1㎜ 내지 0.31㎜의 범위를 벗어나는 경우에 불량이 발생한 것을 볼 수 있다. 특히, 0.1㎜미만에서는 정격전류를 만족하지 못하는 것으로 조사되었으며, 0.32㎜를 초과하는 경우에는 제1 내지 제3 전극부(131, 132, 132)가 과도하게 좁아져, 전극으로서의 기능이 급격하게 저하되는 것으로 조사되었다.
순서(Lot) W1, W2 W3 W4, W5 결과
1 0.02㎜ 0.5㎜ 0.08㎜ 불합격
2 0.02㎜ 0.48㎜ 0.09㎜ 불합격
3 0.02㎜ 0.46㎜ 0.1㎜ 합격
4 0.02㎜ 0.36㎜ 0.15㎜ 합격
5 0.02㎜ 0.26㎜ 0.2㎜ 합격
6 0.02㎜ 0.16㎜ 0.25㎜ 합격
7 0.02㎜ 0.06㎜ 0.3㎜ 합격
8 0.02㎜ 0.04㎜ 0.31㎜ 합격
9 0.02㎜ 0.02㎜ 0.32㎜ 불합격
본 발명의 일 실시예에 따른 저항 소자(100)에서 제1 및 제2 저항부는, 제1 및 제2 저항부 중 어느 하나를 먼저 트리밍(trimming)하고, 트리밍 후에 실측한 저항값에 따라 나머지 하나의 저항부를 연속적으로 트리밍하여 나머지 하나의 저항부의 저항값을 결정할 수 있다.
트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.
본 발명의 일 실시예에 의하면, 단품 저항 2개를 사용하거나 어레이 저항을 사용할 때보다 저항값의 오차를 줄일 수 있다.
상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.
상기 제3 전극부(133)의 폭(W3)은 제1 및 제2 전극부(131, 132)의 폭(W1, W2)에 비하여 넓게 배치할 수 있다. 저항 소자(100)의 파워 특성을 높이기 위해서는 제1 및 제2 저항체의 크기를 증가시키는 것이 유리하다. 일반적으로, 저항 소자(100) 전체의 폭(W6)은 규격화되어 있으므로, 제1 및 제2 저항체의 크기를 증가시키기 위해서는 제1 내지 제2 전극부(131, 132, 133)의 폭(W1, W2, W3)을 작게 하는 것이 유리하다. 그러나, 제1 내지 제2 전극부(131, 132, 133)의 폭(W1, W2, W3)의 작아지게 되면, 저항 소자(100)를 실장하기 위한 표면적이 감소되어, 겉보기에는 본딩된 것처럼 보이나 실제로는 본딩이 되지 않은 상태인, 소위 냉납(cold-solder joint)현상이 발생할 수 있다. 특히, 제3 전극부(133)의 경우, 제1 및 제2 전극부(131, 132)에 비해 표면적이 작아, 이러한 냉납 현상이 발생하기 쉽다. 본 실시예는 제3 전극부(133)의 폭(W3)을 제1 및 제2 전극부(131, 132)의 폭(W1, W3)에 비해 넓게 배치함으로써, 이러한 문제점을 해소하였다.
반면에, 제3 전극부(133)의 폭(W3)을 과도하게 증가시킬 경우에는, 제3 전극부(133)가 제1 및 제2 전극부(131, 132)와 단락되는 문제점이 발생할 수 있다. 일반적으로, 저항 소자(100)의 전체 폭(W6)은 규격화되어, 그 크기가 미리 정해져 있는데, 제3 전극부(133)의 폭(W3)을 과도하게 증가시킬 경우에는, 제1 및 제2 전극부(131, 132)와의 거리가 지나치게 가까워져, 제3 전극부(133)와 제1 및 제2 전극부(131, 132)가 서로 단락되는 문제점이 발생할 수 있다.
이러한 문제점을 해소하기 위해, 본 실시예는, 제3 전극부(133)의 폭(W3)을 제1 전극부(131)의 폭(W1)과 제2 전극부(132)의 폭(W2)의 평균값보다 큰 값을 갖도록(조건1) 배치하였다. 아울러, 제3 전극부(133)의 폭(W3)은 0.03㎜ 내지 0.48㎜이내의 값을 갖도록 제한될 수 있다.
아래의 표 2는 제3 전극부(133)의 폭(W3)의 변화에 따라 불량이 발생하는지 여부를 테스트한 실험예2이다. 하기 실험예2는 제1 및 제2 전극부(131, 132)의 폭을 각각 0.02㎜로 고정하고, 제3 전극부(133)의 폭을 변화시킨 것으로서, 각 순서(Lot) 당 1000개의 저항 소자를 제조한 결과를 도시하였다. 각 순서에서 1개 이상의 불량이 발생한 경우에는 결과값을 불합격으로 표시하였다. 제3 전극부(133)의 폭(W3)이 0.03㎜ 내지 0.48㎜의 범위를 벗어나는 경우에 불량이 발생한 것을 볼 수 있다. 특히, 0.03㎜미만에서는 냉납이 발생된 것으로 조사되었으며, 0.48㎜를 초과하는 경우에는 단락이 발생된 것으로 조사되었다.
순서(Lot) W1, W2 W3 결과
1 0.02㎜ 0.01㎜ 불합격
2 0.02㎜ 0.02㎜ 불합격
3 0.02㎜ 0.03㎜ 합격
4 0.02㎜ 0.04㎜ 합격
5 0.02㎜ 0.1㎜ 합격
6 0.02㎜ 0.2㎜ 합격
7 0.02㎜ 0.3㎜ 합격
8 0.02㎜ 0.4㎜ 합격
9 0.02㎜ 0.45㎜ 합격
10 0.02㎜ 0.47㎜ 합격
11 0.02㎜ 0.48㎜ 합격
12 0.02㎜ 0.49㎜ 불합격
13 0.02㎜ 0.50㎜ 불합격
이때, 제1 및 제2 전극부(131, 132)의 폭(W1, W2)는 각각 0.02㎜ 내지 0.26㎜내의 값을 갖도록 제한될 수 있다.
아래의 표 3은 제1 및 제2 전극부(131, 132)의 폭(W1, W2)의 변화에 따라 불량이 발생하는지 여부를 테스트한 실험예3이다. 하기 실험예3은 제3 전극부(133)의 폭을 0.03㎜로 고정하고, 제1 및 제2 전극부(133)의 폭을 변화시킨 것으로서, 각 순서(Lot) 당 1000개의 저항 소자를 제조한 결과를 도시하였다. 각 순서에서 1개 이상의 불량이 발생한 경우에는 결과값을 불합격으로 표시하였다. 제1 및 제2 전극(131, 1323)의 폭(W1, W2)이 0.02㎜ 내지 0.26㎜의 범위를 벗어나는 경우에 불량이 발생한 것을 볼 수 있다. 특히, 0.02㎜미만에서는 냉납이 발생된 것으로 조사되었으며, 0.26㎜를 초과하는 경우에는 단락이 발생된 것으로 조사되었다.
순서(Lot) W1, W2 W3 결과
1 0㎜ 0.03㎜ 불합격
2 0.01㎜ 0.03㎜ 불합격
3 0.02㎜ 0.03㎜ 합격
4 0.03㎜ 0.03㎜ 합격
5 0.05㎜ 0.03㎜ 합격
6 0.1㎜ 0.03㎜ 합격
7 0.15㎜ 0.03㎜ 합격
8 0.2㎜ 0.03㎜ 합격
9 0.25㎜ 0.03㎜ 합격
10 0.26㎜ 0.03㎜ 합격
11 0.27㎜ 0.03㎜ 불합격
12 0.28㎜ 0.03㎜ 불합격
상기 제1 내지 제3 전극부(131, 132, 133)는 저항층(120) 상에 배치되는 제1 내지 제3 시드층(131a, 132a, 133a)을 각각 포함할 수 있으며, 상기 제1 내지 제3 시드층 상에 배치되는 제1 내지 제3 외부전극(131b, 132b, 133b)을 각각 포함할 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제1 전극부(131)는 제1 시드층(131a) 및 제1 외부전극(131b)을 포함하고, 제2 전극부(132)는 제2 시드층(132a) 및 제2 외부전극(132b)을 포함하며, 제3 전극부(133)는 제3 시드층(133a) 및 제3 외부전극(133b)을 포함할 수 있다.
상기 제1 내지 제3 시드층(131a, 132a, 133a)은 상기 저항층(120)의 일면에 서로 이격되어 배치될 수 있으며, 상기 제3 시드층(133a)은 제1 시드층(131a) 및 제2 시드층(132a) 사이에 배치될 수 있다.
상기 제3 시드층(133a)의 폭(W3)은 제1 및 제2 시드층(131a, 132a)의 폭(W1, W2)에 비하여 넓게 배치할 수 있다. 또한, 제1 및 제2 시드층(131a, 132a)의 폭(W1, W2)은 동일하게 배치할 수 있으나, 실시예에 따라서는 서로 다르게 배치할 수도 있다.
이에 제한되는 것은 아니나, 상기 제1 내지 제3 시드층(131a, 132a, 133a)은 상기 저항층(120) 상에 도전성 페이스트를 도포하고 소성하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.
상기 제1 내지 제3 시드층(131a, 132a, 133a)은 전술한 저항체와는 다른 재질로 형성될 수 있으며, 예를 들어 구리, 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항체와 같은 성분을 이용할 수도 있다.
본 발명의 일 실시예에 의하면, 일체로 형성된 하나의 저항층(120)이 제1 저항부와 제2 저항부를 포함하도록 일체로 형성됨으로써, 제1 저항부와 제2 저항부를 별도로 형성한 경우에 비해 공간 효율을 향상시킬 수 있다.
상기 제1 저항부는 제1 전극부(131)와 제3 전극부(133) 사이에 형성되며, 상기 제2 저항부는 제2 전극부(132)와 제3 전극부(133) 사이에 형성되어, 회로로 흐르는 전류는 조절하는 부분으로, 제1 저항부 및 제2 저항부는 제3 전극부(133)를 공동 전극으로 사용할 수 있다.
따라서, 하나의 저항 소자(100)가 3개의 전극부(131, 132, 133) 및 3개의 전극부 사이에 배치되는 2개의 저항부를 포함함으로써, 하나의 저항부를 포함하는 저항 소자를 2개 사용하는 경우 또는 각각의 저항부가 독립된 한쌍의 전극과 연결되는 어레이형 저항에 비해 저항 소자가 배치되는 기판의 공간을 줄여 공간 효율을 향상시킬 수 있으며, 저항 소자가 사용되는 기기의 소형화 및 정밀화를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 저항 소자(100)는 베이스 기재(110)의 일면에 저항층(120)을 먼저 형성 한 다음 상기 저항층(120) 상에 제1 내지 제3 시드층(131a, 132a, 133a)을 형성하여 제1 내지 제3 전극부(131, 132, 133)를 형성함으로써, 베이스 기재 상에 시드층을 먼저 형성한 다음 시드층과 오버랩되도록 저항층을 형성한 경우에 비하여 저항층의 면적을 증가시킬 수 있다.
본 발명의 일 실시예에 의하면, 저항층(120) 면적의 증가로 저항 소자(100)의 파워를 증가시킬 수 있으며 저항층(120) 상에 시드층(131a, 132a, 133a)을 배치함으로써, 저항층(120)과 제1 내지 제3 시드층(131a, 132a, 133a) 각각의 오버랩 면적을 일정하게 할 수 있어 저항 값 산포(불균일)를 개선할 수 있다.
본 발명의 일 실시예에 의하면, 선택적으로 상기 제1 및 제2 시드층(131a, 132a)과 대향하도록 상기 베이스 기재(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치될 수 있다. 상기와 같이 베이스 기재(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치되는 경우, 제1 및 제2 시드층(131a, 132a)과 제1 및 제2 이면 전극(131d, 132d)은 소성 공정에서 저항체가 베이스 기재에 미치는 힘을 상쇄하여 저항체에 의해 베이스 기재가 휘는 현상을 방지할 수 있다.
이에 제한되는 것은 아니나, 상기 제1 및 제2 이면 전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.
본 발명의 일 실시예에 의하면, 상기 베이스 기재(110), 저항층(120) 및 제1 내지 제3 시드층(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 시드층과 각각 연결되는 한쌍의 측면 전극(131c, 132c)이 선택적으로 배치될 수 있다.
상기 측면 전극(131c, 132c)은 각각 제1 시드층(131a)과 제1 이면 전극(132d) 및 제2 시드층(132a)과 제2 이면 전극(132d)이 각각 연결되도록 배치될 수 있다. 따라서, 상기 베이스 기재(110)의 일면에 전류가 집중되는 문제가 개선될 수 있다.
상기 한쌍의 측면 전극(131c, 132c)은 상기 적층체의 단면에 측면 전극(131c, 132c)을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 의하면, 상기 제1 내지 제3 시드층(131a, 132a, 133a)이 배치되지 않은 저항층(120)의 표면에는 저항층을 외부 충격으로부터 보호하기 위한 보호층(140)이 배치될 수 있다.
이에 제한되는 것은 아니나 상기 보호층(140)은 실리콘(SiO2)이나 글라스(glass) 재질로 구성될 수 있으며, 오버 코팅에 의해 저항층(120) 상에 형성될 수 있다.
본 발명의 일 실시예와 같이 저항층(120) 상에 시드층(131a, 132a, 133a)을 배치하는 경우 보호층(140)이 저항층(120) 상에 배치되더라도 제1 내지 제3 전극부(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 전극부(131, 132, 133)와 기판에 배치된 전극 패드와의 접촉을 용이하게 할 수 있다.
본 발명의 일 실시예에 의하면 상기 보호층(140)을 형성한 뒤에 기판 실장을 위하여, 상기 제1 내지 제3 시드층(131a, 132a, 133a) 상에 제1 내지 제3 외부전극(131b, 132b, 133b)을 각각 형성할 수 있다.
본 발명의 일 실시예에 따른 저항 소자(100)가 이면 전극(131d, 132d) 및 측면 전극(131c, 132c)을 포함하는 경우 상기 이면 전극 및 측면 전극 상에도 외부전극(131a, 131a)이 형성될 수 있다.
예를 들어, 제1 외부전극(131b)은 제1 시드층(131a), 제1 이면 전극(131d) 및 상기 제1 시드층과 상기 제1 이면 전극을 연결하는 측면 전극(131c)을 커버하도록 형성될 수 있으며, 제2 외부전극(132b)은 제2 시드층(132a), 제2 이면 전극(132d) 및 상기 제2 시드층과 상기 제2 이면 전극을 연결하는 측면 전극(132c)을 커버하도록 형성될 수 있다. 이에 제한되는 것은 아니나, 상기 제1 내지 제3 외부전극(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있다.
이와 같은 구성의 저항 소자(100)는 제3 전극부(133)의 폭(W3)을 제1 및 제2 전극부(131, 132)의 폭(W1, W2)에 비해 넓게 배치할 수 있다. 따라서, 저항 소자(100)를 기판에 실장할 때에, 제1 및 제2 전극부(131, 132)에 비하여 상대적으로 높은 실장 불량이 발생하는 제3 전극부(133)를 더욱 견고하게 기판에 접속시킬 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 저항 소자에 대해 설명한다. 도 3은 본 발명의 다른 실시예에 따른 저항 소자(200)를 나타내는 단면도이다.
본 실시예는 일 실시예와 비교하여, 저항층(220)의 구성이 상이하다. 본 실시예에 채용되는 저항층(220)은 제1 및 제2 저항층(221, 222)으로 구성된 차이점이 있으므로, 이점을 중심으로 설명한다.
앞서 설명한 일 실시예와 유사하게, 본 발명의 다른 실시예의 저항 소자(200)는 베이스 기재(210), 저항층(220) 및 제1 내지 제3 전극부(231, 232, 233)를 포함할 수 있다. 제3 전극부(233)의 폭(W3)은 제1 및 제2 전극부(231, 232)의 폭(W1, W2)에 비하여 넓게 배치할 수 있다.
일 실시예와 유사하게, 제1 및 제2 전극부(231, 232)는 제1 및 제2 시드층(231a, 232a), 제1 및 제2 외부전극(231b, 232b), 제1 및 제2 측면 전극(231c, 232c) 및 제1 및 제2 이면 전극(231d, 232d)을 포함할 수 있다. 상기 제3 전극부(233)는 제3 시드층(233a) 및 제3 외부전극(233b)을 포함할 수 있다. 상기 제1 내지 제3 시드층(231a, 232a, 233a)는 일 영역이 상기 베이스 기재(210)와 직접 접하도록 배치될 수 있다.
상기 저항층(220)은 상기 베이스 기재(210)의 일면에 배치되는 것으로 제1 및 제3 전극부(231, 233)와 연결되어 저항을 형성하는 제1 저항층(221) 및 상기 제2 및 제3 전극부(232, 233)와 연결되어 저항을 형성하는 제2 저항층(222)을 포함하며, 앞서 설명한 일 실시예와 달리, 제1 및 제2 저항부를 서로 분리된 제1 저항층(221) 및 제2 저항층(222)으로 배치할 수 있다. 제1 및 제2 저항부를 제1 및 제2 저항층(221, 222)으로 분리하여 배치함으로서, 제1 저항부와 제2 저항부를 구성하는 물질을 서로 다르게 할 수 있는 장점이 있다.
다음으로, 본 발명의 또 다른 실시예에 따른 저항 소자에 대해 설명한다. 도 4는 본 발명의 또 다른 실시예에 따른 저항 소자(300)를 나타내는 단면도이다
본 실시예는 다른 실시예와 비교하여, 제3 시드층(333a)의 구성이 상이하다. 본 실시예에 채용되는 제1 및 제2 전극부(331, 332)는 제3 전극부(333)보다 두껍게 배치된 차이점이 있으므로, 이점을 중심으로 설명한다.
앞서 설명한 다른 실시예와 유사하게, 본 발명의 다른 실시예의 저항 소자(300)는 베이스 기재(310), 저항층(320) 및 제1 내지 제3 전극부(331, 332, 333)를 포함할 수 있다. 제3 전극부(333)의 폭(W3)은 제1 및 제2 전극부(331, 332)의 폭(W1, W2)에 비하여 넓게 배치할 수 있다.
다른 실시예와 유사하게, 제1 및 제2 전극부(331, 332)는 제1 및 제2 시드층(331a, 332a), 제1 및 제2 외부전극(331b, 332b), 제1 및 제2 측면 전극(331c, 332c) 및 제1 및 제2 이면 전극(331d, 332d)을 포함할 수 있다. 상기 제3 전극부(333)는 제3 시드층(333a) 및 제3 외부전극(333b)을 포함할 수 있다. 상기 제1 내지 제3 시드층(331a, 332a, 333a)는 일 영역이 상기 베이스 기재(310)와 직접 접하도록 배치될 수 있다. 상기 저항층(320)은 상기 베이스 기재(310)의 일면에 배치되는 것으로 제1 및 제3 전극부(331, 333)와 연결되어 저항을 형성하는 제1 저항층(321) 및 상기 제2 및 제3 전극부(332, 333)와 연결되어 저항을 형성하는 제2 저항층(322)을 포함할 수 있다. 상기 제1 및 제2 전극부(331, 332)은 베이스 기재(310)의 일면 상에 제3 전극부(333)보다 t만큼 두꺼운 두께로 배치될 수 있다. 이때, t는 3㎛ 내지 78㎛ 범위를 만족하는 값일 수 있다.
베이스 기재(310)의 일면 상에 제3 시드층(333a) 보다 두꺼운 두께로 제1 및 제2 시드층(331a, 332a)을 배치하여, 상기 제1 및 제2 전극부(331, 332)를 제3 전극부(333)보다 두껍게 형성할 수 있다. 또한, 제1 내지 제3 시드층(331a, 332a, 333a)은 동일한 두께로 형성하고, 제1 및 제2 외부전극(331b, 332b)를 제3 외부전극(333b)보다 두꺼운 두께로 형성함으로써, 제1 및 제2 전극부(331, 332)를 제3 전극부(333) 보다 두껍게 배치할 수도 있다. 제1 내지 제3 전극부(331, 332, 333)을 동일한 두께로 배치할 경우에, 제조상의 오차로 인해 제3 전극부(333)에 비해 제1 및 제2 전극부(331, 332)의 두께가 얇게 배치될 수 있다. 이러한 구조의 저항 소자를 기판에 실장하게 되면, 전극부 간의 높이 차이에 의해, 저항 소자가 기울어져 실장될 수 있다. 이 경우, 저항 소자의 양단에 위치한 제1 또는 제2 전극부(331, 332)는 실장되는 기판과의 넓어지게 되어, 냉납 현상이 발생할 수 있다.
본 실시예는 상기 제1 및 제2 전극부(331, 332)를 제3 전극부(333)보다 t만큼 두꺼운 두께로 배치하여, 저항 소자(300)가 기울어져 실장되는 문제를 근본적으로 완화시킬 수 있는 장점이 있다. t가 3㎛ 보다 작을 경우에는 제1 및 제2 전극부(331, 332)와 제3 전극부(333)의 두께 차이가 너무 작아, 두께가 동일한 경우와 실질적으로 같은 문제점이 발생할 수 있으며, t가 78㎛를 초과할 경우에는, ㎛ 보다 작을 경우에는 제3 전극부(333)와 기판 사이의 거리가 과도하게 이격되어 냉납 현상이 발생할 수 있다. 또한, 제1 및 제2 전극 패드(12, 13)에는 과량의 솔더(15)가 배치되더라도 제1 및 제2 전극부(131, 132)의 측벽에 부착되는 영역(15a)이 형성되므로, 솔더(15)가 제1 및 제2 전극 패드(12, 13)의 밖으로 넘치는 경우가 방지되나, 제3 전극 패드(14)는 제2 및 제2 전극 패드(12, 13)에 비해 표면적이 상대적으로 좁으므로 과량의 솔더(15)가 제3 전극 패드(14)의 밖으로 넘쳐 이웃한 제1 또는 제2 패드(12, 13)과 단락되는 문제가 발생할 수 있다.
본 실시예의 경우, 제3 전극부(133)와 제3 전극 패드(14) 사이가 t만큼 더 이격되어 있으므로, 과량의 솔더(15)가 수용될 수 있는 여분의 공간을 제공할 수 있다. 따라서, 과량의 솔더(15)가 제3 전극 패드(14)의 밖으로 넘쳐 이웃한 제1 또는 제2 패드(12, 13)과 단락되는 문제가 방지될 수 있다.
다음으로, 본 발명의 또 다른 실시예에 따른 저항 소자에 대해 설명한다. 도 5는 본 발명의 또 다른 실시예에 따른 저항 소자(400)를 나타내는 단면도이다
본 실시예는 다른 실시예와 비교하여, 제1 내지 제3 전극부(431, 432, 433)를 저항 소자(400)의 길이 방향에 대해 분할된 차이점이 있다. 도 5에 도시된 바와 같이, 제1 내지 제3 전극부(431, 432, 433)는 베이스 기재(410)가 노출되도록 각각 분할(431e, 431f, 432e, 432f, 433e, 433f)되어 배치될 수 있다. 이와 같이, 제1 내지 제3 전극부(431, 432, 433)을 분할하여 배치하면, 저항 소자(400)에 인가되는 전류가 분할되어 저항 소자(400)의 영역에 전력이 집중되는 것이 완화되는 효과가 있다.
도 6는 본 발명의 일 실시예에 따른 저항 소자 실장 기판을 나타내는 사시도이고, 도 7은 도 6의 II-II' 단면도이다. 도 7은 도 1의 저항 소자(100)가 실장된 회로 기판(10)으로서, 중복되는 설명을 방지하기 위하여, 저항 소자(100)의 구체적인 구성에 대한 설명은 생략한다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 저항 소자 실장 기판(1000)은 저항 소자(100) 및 상면에 서로 이격되어 배치된 제1 내지 제3 전극 패드(12, 13, 14)를 갖는 회로 기판(10)을 포함할 수 있다.
상기 저항 소자(100)는 베이스 기재(110), 상기 베이스 기재의 일면에 배치되는 저항층(120), 상기 저항층 상에 이격되어 배치된 제1 및 제2 전극부(131, 132), 상기 제1 및 제2 전극부 사이에서 상기 제1 및 제2 전극부와 이격되어 배치되며 상기 제1 및 제2 전극부 보다 넓은 폭을 갖는 제3 전극부(133)를 포함할 수 있다.
회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 내지 제3 전극 패드(12, 13, 14)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 내지 제3 전극부(131, 132, 133)와 각각 솔더(15)를 통해 접속될 수 있다.
제1 내지 제3 전극 패드(12, 13, 14)를 통해, 제1 내지 제3 전극부(131, 132, 133)가 전기회로와 전기적으로 연결됨으로써, 제1 내지 제3 전극부(131, 132, 133) 사이에 형성되는 제1 저항부 및 제2 저항부가 회로에 연결될 수 있다.
도 8은 도 4의 저항 소자(300)를 회로 기판(10)으로서, 중복되는 설명을 방지하기 위하여, 저항 소자(300)의 구체적인 구성에 대한 설명은 생략한다.
도 8의 저항 소자(300)는 제1 및 제2 전극부(331, 332)가 베이스 기재(310)의 일면 상에 제3 전극부(333)보다 t만큼 두꺼운 두께로 배치되므로, 회로 기판(10)의 제3 전극 패드(14)에 과양의 솔더(15)가 배치된 경우에도, 제3 전극 패드(14)의 양측으로 과량의 솔더(15)가 퍼져 나오는 현상이 방지될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 저항 소자
110 : 베이스 기재
120 : 저항층
131, 132, 133 : 제1 내지 제3 전극부
140 : 보호층
200 : 저항 소자 실장 기판
210 : 회로기판
211, 212, 213 : 제1 내지 제3 전극 패드
230 : 솔더

Claims (15)

  1. 서로 반대에 위치한 제1 및 제2 면을 갖는 베이스 기재;
    상기 베이스 기재의 제1 면에 배치된 저항층;
    상기 저항층 상에 배치되며, 서로 분리되는 제1 및 제2 전극부; 및
    상기 제1 및 제2 전극부와 분리되도록 상기 제1 및 제2 전극부 사이에 배치된 제3 전극부;를 포함하며,
    상기 제3 전극부의 폭은, 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 크되, 0.03㎜ 내지 0.48㎜이고,
    상기 베이스 기재의 상기 제1 면 상에서 상기 제1 및 제2 전극부 각각의 두께는, 상기 제3 전극부의 두께보다 큰 저항 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 전극부의 각각의 폭은 0.02㎜ 내지 0.26㎜인 것을 특징으로 하는 저항 소자.
  4. 제1항에 있어서,
    상기 제1 내지 제3 전극부는 각각,
    상기 저항층 상에 배치된 시드층; 및
    상기 시드층을 덮는 외부전극;
    을 포함하는 것을 특징으로 하는 저항 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 전극부는 각각,
    상기 제1 면과 마주보는 상기 베이스 기재의 제2 면에 배치된 이면 전극; 및
    상기 이면 전극과 상기 시드층을 연결하는 측면 전극;
    을 포함하는 것을 특징으로 하는 저항 소자.
  6. 제4항에 있어서,
    상기 제3 전극부의 시드층은 상기 제1 및 제2 전극부의 시드층 각각의 두께 보다 얇은 두께를 갖는 것을 특징으로 하는 저항 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 전극부와 상기 제3 전극부 사이의 간격과 상기 제2 전극부와 상기 제3 전극부 사이의 간격의 평균값은 0.1㎜ 내지 0.26㎜인 것을 특징으로 하는 저항 소자.
  9. 제4항에 있어서,
    상기 제1 전극부의 시드층 및 상기 제2 전극부의 시드층의 사이와, 상기 제2 전극부의 시드층 및 상기 제3 전극부의 시드층의 사이에서, 상기 저항층 상에 배치되는 보호층을 더 포함하는 것을 특징으로 하는 저항 소자.
  10. 제1항에 있어서,
    상기 베이스 기재는 직육면체 형상을 가지며,
    상기 제1 내지 제3 전극부의 상기 폭은 상기 직육면체의 길이 방향의 폭인 것을 특징으로 하는 저항 소자.
  11. 베이스 기재;
    상기 베이스 기재 상에 이격되어 배치된 제1 및 제2 전극부;
    상기 제1 및 제2 전극부와 분리되도록 상기 제1 및 제2 전극부 사이에 배치된 제3 전극부; 및
    상기 제1 및 제3 전극부 사이와, 상기 제2 및 제3 전극부 사이에 각각 배치된 제1 및 제2 저항층을 포함하며,
    상기 제3 전극부의 폭은, 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 크되, 0.03㎜ 내지 0.48㎜이고,
    상기 베이스 기재 상에서 상기 제1 및 제2 전극부 각각의 두께는, 상기 제3 전극부의 두께보다 큰 저항 소자.
  12. 제11항에 있어서,
    상기 제1 및 제2 저항층은 서로 다른 물질을 포함하는 것을 특징으로 하는 저항 소자.
  13. 제11항에 있어서,
    상기 제1 및 제2 전극부의 폭은 서로 다른 것을 특징으로 하는 저항 소자.
  14. 상부에 복수의 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판에 배치되는 저항 소자;를 포함하며,
    상기 저항 소자는 베이스 기재, 상기 베이스 기재의 일면에 배치된 저항층, 상기 저항층 상에 이격되어 배치된 제1 및 제2 전극부, 상기 제1 및 제2 전극부 사이에, 상기 제1 및 제2 전극부와 이격되어 배치된 제3 전극부를 포함하며, 상기 제1 내지 제3 전극부는 각각 상기 복수의 전극 패드에 실장되고, 상기 제3 전극부의 폭은 상기 제1 전극부의 폭과 상기 제2 전극부의 폭의 평균값 보다 크되, 0.03㎜ 내지 0.48㎜이고,
    상기 베이스 기재의 일면 상에서 상기 제1 및 제2 전극부 각각의 두께는, 상기 제3 전극부의 두께보다 큰 저항 소자 실장 기판.
  15. 제14항에 있어서,
    상기 제1 내지 제3 전극부는 각각 복수개가 구비되며, 각각 상기 저항 소자의 길이 방향에 대해 상기 저항 소자의 폭을 분할한 영역에 배치된 것을 특징으로 하는 저항 소자 실장 기판.
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