CN103280436B - 表贴器件及其制备方法 - Google Patents

表贴器件及其制备方法 Download PDF

Info

Publication number
CN103280436B
CN103280436B CN201310143721.3A CN201310143721A CN103280436B CN 103280436 B CN103280436 B CN 103280436B CN 201310143721 A CN201310143721 A CN 201310143721A CN 103280436 B CN103280436 B CN 103280436B
Authority
CN
China
Prior art keywords
lead frame
mounting component
surface mounting
weld part
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310143721.3A
Other languages
English (en)
Other versions
CN103280436A (zh
Inventor
冯磊
苏少鹏
赵俊英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Machine Co Ltd
Original Assignee
Huawei Machine Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Machine Co Ltd filed Critical Huawei Machine Co Ltd
Priority to CN201310143721.3A priority Critical patent/CN103280436B/zh
Publication of CN103280436A publication Critical patent/CN103280436A/zh
Application granted granted Critical
Publication of CN103280436B publication Critical patent/CN103280436B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

本发明实施例涉及一种表贴器件及其制备方法,所述表贴器件包括:表贴器件本体;至少一凹槽,设置在所述表贴器件本体上,当所述表贴器件焊接在外部印刷电路板上时,所述凹槽内充满焊锡,从而在所述凹槽内形成侧面爬锡,增加所述焊锡与所述表贴器件的接触面积,增加所述表贴器件与所述外部电路板的焊接可靠性。本发明实施例提出的表贴器件及其制备方法,通过在表贴器件上增设凹槽,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,从而增加了表贴器件与外部印刷电路板的焊接可靠性。

Description

表贴器件及其制备方法
技术领域
本发明实施例涉及通信设备领域,尤其涉及一种表贴器件及其制备方法。
背景技术
在表面贴装技术领域中,表贴器件与印刷电路板焊缝(焊锡处)开裂一直是制约电路板市场服役寿命的难题。尤其是无引脚类表贴器件的封装,如QFN,Quadflatnonlead,四侧无引脚扁平封装、MLF,Microleadframepackage,微小的引线框架结构封装、LLP,Leadlessleadframepackage,无引脚引线框架结构封装等,由于焊缝高度低,应力释放差,当表贴器件与印刷电路板的热膨胀系数不相同时,会导致焊锡处的温循可靠性较差,从而导致焊锡开裂。图1为现有技术的表贴器件贴装示意图、图2为现有技术的焊端局部放大示意图,如图1、图2所示,现有技术的表贴器件10通过焊锡11贴装在印刷电路板12上,表贴器件10的焊端13由于体积比较小,因而焊端13与印刷电路板12之间的焊锡11比较少,当表贴器件10与印刷电路板12的膨胀系数不同时,在使用过程中,随着使用环境温度的变化,表贴器件10与印刷电路板12会发生不同的体积变化,因而会导致焊端13处的焊锡11开裂产生裂纹14,从而造成信号传输受阻,影响印刷电路板的使用。
目前主要是通过在选型阶段控制表贴器件的尺寸或者采用特殊的工艺设计和加工方式来提高焊锡高度,从而提高焊锡处的温循可靠性。但是提高焊锡高度,在贴装过程中,容易造成焊锡连焊断路,造成印刷电路板报废。
发明内容
本发明实施例的目的是提出一种表贴器件及其制备方法,旨在解决现有技术的表贴器件焊锡处易开裂,印刷电路板使用寿命短的问题。
为实现上述目的,本发明实施例提供了一种表贴器件,所述表贴器件包括:表贴器件本体;至少一凹槽,设置在所述表贴器件本体上,当所述表贴器件焊接在外部印刷电路板上时,所述凹槽内充满焊锡,从而在所述凹槽内形成侧面爬锡,增加所述焊锡与所述表贴器件的接触面积,增加所述表贴器件与所述外部电路板的焊接可靠性。
本发明实施例还提供了一种表贴器件的制备方法,所述方法包括:经由模具压铸在金属材料上形成凹槽;通过机械冲压在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部,所述凹槽形成在所述焊接部的底端;将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
本发明实施例还提供了一种表贴器件的制备方法,所述方法包括:在金属材料的上下表面进行压膜处理;通过对所述压膜后的金属材料进行图案化处理形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;对所述引线框架的下表面进行二次压膜,并对所述引线框架的下表面再次进行图案化处理,在所述引线框架的焊接部的底端形成凹槽;将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
本发明实施例还提供了一种表贴器件的制备方法,所述方法包括:通过对金属材料进行机械冲压或图案化处理,在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;对所述引线框架的焊接部的下表面贴装干膜,所述干膜部分覆盖在所述焊接部的下表面;对所述引线框架的下表面进行电镀,从而使得所述引线框架贴装所述干膜区域的金属材料的厚度小于未贴装所述干膜的其它区域的厚度;去掉所述干膜,在所述引线框架的焊接部的底端形成凹槽;将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
本发明实施例提出的表贴器件及其制备方法,通过在表贴器件上增设凹槽,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,从而增加了表贴器件与外部印刷电路板的焊接可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术的表贴器件贴装示意图;
图2为现有技术的焊端局部放大示意图;
图3为本发明实施例表贴器件的示意图;
图4为本发明实施例表贴器件的焊接部示意图之一;
图5为本发明实施例表贴器件的焊接部的裂纹示意图;
图6为本发明实施例表贴器件的焊接部示意图之二;
图7为本发明实施例表贴器件的焊接部示意图之三;
图8为本发明实施例表贴器件的焊接部示意图之四;
图9为本发明实施例表贴器件的焊接部示意图之五;
图10为本发明实施例表贴器件的焊接部示意图之六;
图11为本发明实施例表贴器件的制备方法流程图之一;
图12为本发明实施例表贴器件的制备方法时序图之一;
图13为本发明实施例表贴器件的制备方法流程图之二;
图14为本发明实施例表贴器件的制备方法时序图之二;
图15为本发明实施例表贴器件的制备方法流程图之三;
图16为本发明实施例表贴器件的制备方法时序图之三。
具体实施方式
下面通过附图和实施例,对本发明的技术方案做进一步的详细描述。
本发明实施例提出了一种表贴器件,通过在表贴器件的焊接部增设凹槽,当表贴器件贴装到外部印刷电路板上时,焊接部的凹槽内充满焊锡,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,当焊缝处的焊锡要产生开裂时,裂纹路径沿着凹槽的形状,有效延长裂纹路径,增加了表贴器件与外部印刷电路板的凝聚力,从而增加了表贴器件与外部印刷电路板的焊接可靠性。
图3为本发明实施例表贴器件的示意图,图4为本发明实施例表贴器件的焊接部示意图之一,如图3、图4所示,本发明实施例的表贴器件包括:表贴器件本体30和凹槽31。
如图3、图4所示,本发明实施例的表贴器件本体30可以通过焊锡32焊接贴装在外部印刷电路板33上,表贴器件本体30还包括焊接部34和贴装部35,焊接部34和贴装部35设置在表贴器件本体30的下表面,焊接部34和贴装部35也通过焊锡32焊接在外部印刷电路板33上。
再如图3、图4所示,本发明实施例的表贴器件的贴装部35上贴装有芯片36,芯片36通过导线37与焊接部34相连接。当表贴器件本体30焊接在外部印刷电路板33上时,芯片36通过焊接部34与外部印刷电路板33电气连接,进行信号传输。
再如图3、图4所示,本发明实施例的表贴器件还包括凹槽31,凹槽31设置在焊接部34的底端。当表贴器件本体30贴装在外部印刷电路板33上时,凹槽31内充满焊锡32,在凹槽31内形成侧面爬锡,增加了焊接部34与焊锡32的接触面积,从而增加了表贴器件与外部印刷电路板33的焊接可靠性。
现有技术的表贴器件的焊接部底端是一个平面,当焊接部与印刷电路板膨胀系数不同时,在使用过程中,随着使用环境温度的变化,容易在焊锡处产生开裂,且裂纹基本是与焊接部底端的平面平行。因为芯片36通过焊接部34与外部印刷电路板33电气连接,进行信号传输,当焊接部与印刷电路板焊接处的焊锡开裂时,则会使得芯片36与外部印刷电路板33的信号传输中断,影响器件的使用。
图5为本发明实施例表贴器件的焊接部的裂纹示意图,如图5所示,本发明实施例的表贴器件的焊接部34与外部印刷电路板33的焊缝处产生开裂时,裂纹51沿着凹槽31的形状进行扩展,因而在焊接部尺寸不变的情况下,有效延长了裂纹51的扩展路径,延长了焊接部34与外部印刷电路板33裂开的时间,从而在不增加焊锡高度和增大焊接部尺寸的情况下,延长了焊接部34与外部印刷电路板33的连接时间,有效提高了印刷电路板的市场服役寿命。
需要说明的是,本发明实施例的凹槽31可以为多个凹槽,图6为本发明实施例表贴器件的焊接部示意图之二,如图6所示,本发明实施例的凹槽31可以为3个。凹槽31的个数根据具体情况来确定,本发明实施例中不限定凹槽31的具体个数。
图7为本发明实施例表贴器件的焊接部示意图之三;图8为本发明实施例表贴器件的焊接部示意图之四;图9为本发明实施例表贴器件的焊接部示意图之五;图10为本发明实施例表贴器件的焊接部示意图之六;如图4、图7、图8、图9、图10所示,本发明实施例表贴器件的凹槽31可以为字形,凹槽31也可以为字形,凹槽31也可以为字形,凹槽31也可以为圆弧形,凹槽31也可以为锯齿形,也可以根据实际情况设计成其它形状。
本发明实施例提出的表贴器件,通过在表贴器件的焊接部增设凹槽,当表贴器件贴装到外部印刷电路板上时,焊接部的凹槽内充满焊锡,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,当焊缝处的焊锡要产生开裂时,裂纹路径沿着凹槽的形状,有效延长裂纹扩展路径,从而增强了表贴器件与外部印刷电路板的焊接可靠性,延长焊点开裂时间,延长器件板级服役寿命。
本发明实施例还提出了一种表贴器件的制备方法,图11为本发明实施例表贴器件的制备方法流程图之一,图12为本发明实施例表贴器件的制备方法时序图之一,如图11、图12所示,本发明实施例的表贴器件的制备方法具体包括如下步骤:
步骤1101:经由模具压铸在金属材料上形成凹槽;
具体的,在本步骤中,将金属材料1201通过模具压铸在金属材料1201上形成凹槽31,凹槽31的形状及大小由模具的大小和形状来确定。同一个金属材料1201上可以压铸多个凹槽31。
步骤1102:通过机械冲压在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部,所述凹槽形成在所述焊接部的底端;
具体的,在本步骤中,将具有凹槽31的金属材料1201通过机械冲压,将两个机械模具从上下方向相向施加压力到金属材料1201上,将多余的金属材料挤压掉,从而在金属材料1201上形成引线框架集合1202。引线框架集合1202由多个引线框架1203组成,引线框架1203包括焊接部34和贴装部35,需要说明的是,引线框架1203的焊接部34和贴装部35也是表贴器件的焊接部34和贴装部35。再如图12所示,凹槽31位于引线框架1203的焊接部34的底端。
步骤1103:将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
具体的,在本步骤中,通过贴装将芯片36贴装在引线框架1203的贴装部35上,并通过导线37将芯片36与引线框架1203的焊接部34相连接,实现芯片36与焊接部34的电气连接,从而可以在芯片36与焊接部34之间传递信号。
步骤1104:对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
具体的,在本步骤中,将引线框架集合1202进行注塑密封后可以得到引线框架封装集合1204(即注塑封装后的引线框架集合),将引线框架封装集合1204进行切割后可以得到本发明实施例的表贴器件30。
本发明实施例表贴器件的制备方法,在制备表贴器件的过程中,通过模具压铸在表贴器件焊接部的底端形成凹槽,从而使得本发明实施例的表贴器件贴装到外部印刷电路板上时,焊接部的凹槽内充满焊锡,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,当焊缝处的焊锡要产生开裂时,裂纹路径沿着凹槽的形状,有效延长裂纹扩展路径,从而增强了表贴器件与外部印刷电路板的焊接可靠性,延长焊点开裂时间,延长器件板级服役寿命。本发明实施例还提出了一种表贴器件的制备方法,图13为本发明实施例表贴器件的制备方法流程图之二,图14为本发明实施例表贴器件的制备方法时序图之二,如图13、图14所示,本发明实施例的表贴器件的制备方法具体包括如下步骤:
步骤1301:在金属材料的上下表面进行压膜处理;
具体的,在本步骤中,首先对金属材料1401(可以为铜片)进行清洗,获得干净的金属材料1402,然后对金属材料1402进行压膜,使得金属材料的上下表面都覆盖一层干膜1403,干膜1403为高分子感光聚合物。
步骤1302:通过对所述压膜后的金属材料进行图案化处理形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;
具体的,在本步骤中,通过对所述压膜后的金属材料进行图案化处理形成引线框架集合。如图14所示,具体的图案化处理过程为,先在干膜1403的外表面加上一层光罩1404,光罩1404部分覆盖在干膜1403的外表面,然后对材料进行曝光处理1405,曝光处理后将光罩1404除去,然后对材料进行显影1406,在显影过程中,没有被光罩覆盖的位置处的干膜会被去掉。然后对材料进行蚀刻1407,将没有干膜覆盖处的金属材料蚀刻掉,最后将干膜去除掉,形成了引线框架1408,由多个引线框架1408组成了引线框架集合1409。每个引线框架包括焊接部34和贴装部35。引线框架的焊接部34的底端是光滑的。
步骤1303:对所述引线框架的下表面进行二次压膜,并对所述引线框架的下表面再次进行图案化处理,在所述引线框架的焊接部的底端形成凹槽;
具体的,在本步骤中,对引线框架1408的下表面进行二次贴膜,使得引线框架1408的下表面覆盖一层干膜1403。并对引线框架1408的下表面进行二次图案化处理,即先在干膜1403的外表面增加一层光罩1404,光罩部分覆盖在干膜1403的外表面,然后对材料进行曝光处理,再将光罩1404去掉。然后进行显影处理1410,在显影过程中,没有被光罩覆盖的位置处的干膜会被去掉。然后对材料进行蚀刻1411,对没有干膜覆盖处的金属材料刻蚀,在刻蚀过程中控制刻蚀的厚度,使得刻蚀处的材料的厚度小于未刻蚀处的材料的厚度,从而在引线框架的焊接部的底端形成凹槽31。最后将干膜去除掉1412,形成了引线框架。
步骤1304:将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
具体的,在本步骤中,通过贴装将芯片36贴装在引线框架1408的贴装部35上,并通过导线37将芯片与引线框架的焊接部34相连接,实现芯片36与焊接部34的电气连接,从而可以在芯片36与焊接部34之间传递信号。
步骤1305:对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
具体的,在本步骤中,将引线框架集合进行注塑密封后可以得到引线框架封装集合(即注塑封装后的引线框架集合)1413,将引线框架封装集合进行切割后可以得到本发明实施例的表贴器件30。
本发明实施例的表贴器件的制备方法,在制备表贴器件的过程中,通过二次蚀刻,在表贴器件焊接部的底端形成凹槽,从而使得本发明实施例的表贴器件贴装到外部印刷电路板上时,焊接部的凹槽内充满焊锡,从而在凹槽内形成侧面爬锡,有效增加了焊锡与表贴器件的接触面积,当焊缝处的焊锡要产生开裂时,裂纹路径沿着凹槽的形状,有效延长裂纹扩展路径,从而增强了表贴器件与外部印刷电路板的焊接可靠性,延长焊点开裂时间,延长器件板级服役寿命。
本发明实施例还提出了一种表贴器件的制备方法,图15为本发明实施例表贴器件的制备方法流程图之三,图16为本发明实施例表贴器件的制备方法时序图之三,如图15、图16所示,本发明实施例的表贴器件的制备方法具体包括如下步骤:
步骤1501:通过对金属材料进行机械冲压或图案化处理,在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;
具体的,在本步骤中,通过对金属材料进行机械冲压(例如上述步骤1102)或图案化处理(例如上述步骤1302),在金属材料上形成引线框架集合1601,引线框架集合1601由多个引线框架1602组成,引线框架1602包括焊接部34和贴装部35,需要说明的是,引线框架1602的焊接部34和贴装部35也是表贴器件的焊接部34和贴装部35。
步骤1502:对所述引线框架的焊接部的下表面贴装干膜,所述干膜部分覆盖在所述焊接部的下表面;
具体的,在本步骤中,在引线框架的焊接部的下表面贴装干膜1603,此处的干膜1603也是高分子感光聚合物,干膜1603贴装在焊接部34的下表面,且干膜1603并没有覆盖整个焊接部34的下表面,只是部分覆盖在焊接部的下表面。
步骤1503:对所述引线框架的下表面进行电镀,从而使得所述引线框架贴装所述干膜区域的金属材料的厚度小于未贴装所述干膜的其它区域的厚度;
具体的,在本步骤中,使用金属材料对引线框架的下表面进行电镀1604,在电镀的过程中,引线框架未贴装干膜的部分可以电镀上金属材料1605,而贴装了干膜的部分则无法电镀上金属材料,从而使得引线框架贴装干膜区域的金属材料的厚度小于未贴装干膜的其它区域的金属材料的厚度。
步骤1504:去掉所述干膜,在所述引线框架的焊接部的底端形成凹槽;
具体的,在本步骤中,将覆盖在引线框架的焊接部底端的干膜1603去除掉,因为引线框架贴装干膜区域的金属材料的厚度小于未贴装干膜的其它区域的金属材料的厚度,因而去除干膜以后,会在引线框架的焊接部的底端形成凹槽31。
步骤1505:将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
具体的,在本步骤中,通过贴装将芯片36贴装在引线框架1602的贴装部35上,并通过导线37将芯片36与引线框架的焊接部34相连接,实现芯片36与焊接部34的电气连接,从而可以在芯片36与焊接部34之间传递信号。
步骤1506:对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
具体的,在本步骤中,将引线框架集合进行注塑密封后可以得到引线框架封装集合(即注塑封装后的引线框架集合)1606,将引线框架封装集合进行切割后可以得到本发明实施例的表贴器件30。
本发明实施例表贴器件的制备方法,在制备表贴器件的过程中,通过二次电镀使得引线框架贴装干膜区域的金属材料的厚度小于未贴装干膜的其它区域的金属材料的厚度,当去掉干膜后,在表贴器件焊接部的底端形成凹槽,从而使得本发明实施例的表贴器件贴装到外部印刷电路板上时,焊接部的凹槽内充满焊锡,从而在凹槽内形成侧面爬锡有效增加了焊锡与表贴器件的接触面积,当焊缝处的焊锡要产生开裂时,裂纹路径沿着凹槽的形状,有效延长裂纹扩展路径,从而增强了表贴器件与外部印刷电路板的焊接可靠性,延长焊点开裂时间,延长器件板级服役寿命。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (3)

1.一种表贴器件的制备方法,其特征在于,所述方法包括:
经由模具压铸在金属材料上形成凹槽;
通过机械冲压在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部,所述凹槽形成在所述焊接部的底端;
将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
2.一种表贴器件的制备方法,其特征在于,所述方法包括:
在金属材料的上下表面进行压膜处理;
通过对所述压膜后的金属材料进行图案化处理形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;
对所述引线框架的下表面进行二次压膜,并对所述引线框架的下表面再次进行图案化处理,在所述引线框架的焊接部的底端形成凹槽;
将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
3.一种表贴器件的制备方法,其特征在于,所述方法包括:
通过对金属材料进行机械冲压或图案化处理,在所述金属材料上形成引线框架集合,所述引线框架集合包含至少一个引线框架,所述引线框架包括焊接部和贴装部;
对所述引线框架的焊接部的下表面贴装干膜,所述干膜部分覆盖在所述焊接部的下表面;
对所述引线框架的下表面进行电镀,从而使得所述引线框架贴装所述干膜区域的金属材料的厚度小于未贴装所述干膜的其它区域的厚度;
去掉所述干膜,在所述引线框架的焊接部的底端形成凹槽;
将芯片贴装在所述引线框架的贴装部,并通过导线将所述芯片与所述焊接部相连接;
对所述引线框架集合进行注塑密封,并将所述注塑密封后的引线框架集合进行切割后形成表贴器件。
CN201310143721.3A 2013-04-23 2013-04-23 表贴器件及其制备方法 Active CN103280436B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310143721.3A CN103280436B (zh) 2013-04-23 2013-04-23 表贴器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310143721.3A CN103280436B (zh) 2013-04-23 2013-04-23 表贴器件及其制备方法

Publications (2)

Publication Number Publication Date
CN103280436A CN103280436A (zh) 2013-09-04
CN103280436B true CN103280436B (zh) 2016-07-06

Family

ID=49062922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310143721.3A Active CN103280436B (zh) 2013-04-23 2013-04-23 表贴器件及其制备方法

Country Status (1)

Country Link
CN (1) CN103280436B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6270052B2 (ja) * 2014-12-05 2018-01-31 Shマテリアル株式会社 リードフレーム及びその製造方法
JP2017041541A (ja) * 2015-08-20 2017-02-23 三菱電機株式会社 高周波高出力用デバイス装置
KR101771822B1 (ko) * 2015-12-29 2017-08-25 삼성전기주식회사 칩 저항 소자 및 칩 저항 소자 어셈블리
CN108604581B (zh) * 2016-12-26 2020-04-28 华为技术有限公司 一种焊端结构及元器件
JP6927634B2 (ja) * 2017-09-20 2021-09-01 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN111668184B (zh) * 2020-07-14 2022-02-01 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构
CN113423173B (zh) * 2021-05-29 2023-09-29 华为技术有限公司 电子元件封装体、电子元件封装组件及电子设备
CN116079423B (zh) * 2023-03-10 2024-01-30 东莞市天喜电子元件有限公司 一种全自动触点元件生产线
CN117637660A (zh) * 2024-01-25 2024-03-01 荣耀终端有限公司 一种qfn封装结构及其制作方法、qfn器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335217A (zh) * 2007-06-29 2008-12-31 矽品精密工业股份有限公司 半导体封装件及其制法
CN102723317A (zh) * 2011-03-28 2012-10-10 飞兆半导体公司 芯片尺寸封装内的可靠焊料块耦合

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163433A (ja) * 2001-11-27 2003-06-06 Yoshio Torimoto 表面実装部品のリード端子構造
JP2004095864A (ja) * 2002-08-30 2004-03-25 Casio Comput Co Ltd 電子部品
US8193639B2 (en) * 2010-03-30 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
JP2011155286A (ja) * 2011-03-22 2011-08-11 Rohm Co Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335217A (zh) * 2007-06-29 2008-12-31 矽品精密工业股份有限公司 半导体封装件及其制法
CN102723317A (zh) * 2011-03-28 2012-10-10 飞兆半导体公司 芯片尺寸封装内的可靠焊料块耦合

Also Published As

Publication number Publication date
CN103280436A (zh) 2013-09-04

Similar Documents

Publication Publication Date Title
CN103280436B (zh) 表贴器件及其制备方法
JP5607758B2 (ja) 半導体をパッケージングする方法
TW511260B (en) Semiconductor device and its manufacture method
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
KR101546572B1 (ko) 반도체 패키지 및 그 제조 방법
CN108109972B (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN205609512U (zh) 半导体封装体
KR20150109284A (ko) 반도체 장치 및 그 제조 방법
TW201539695A (zh) 半導體裝置及其製造方法
CN205194694U (zh) 表面贴装电子器件
CN108206170B (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN102270589B (zh) 半导体元件的制造方法和相应的半导体元件
CN103545268A (zh) 底部源极的功率器件及制备方法
CN109712955B (zh) 一种基于pcb本体出引脚的封装模块及其制备方法
CN108198804B (zh) 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN108198761B (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN107241862B (zh) 电路板
CN103745933B (zh) 封装结构的形成方法
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP2003197663A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN211125623U (zh) 模组化封装结构
CN108538728A (zh) 制造半导体器件的方法
JP6434269B2 (ja) 半導体装置
CN104517925B (zh) 半导体器件引线框架
JP2006059855A (ja) チップ型電解コンデンサ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant