CN103545268A - 底部源极的功率器件及制备方法 - Google Patents
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Abstract
本发明一般涉及一种半导体功率器件及其制备方法,更确切的说,本发明旨在提供一种具有底部源极的功率器件及其制备方法。该功率器件的底部源极从塑封体底部外露出来,而且该功率器件还具有可以选择是否从塑封体顶部外露的金属电极,以及包含减小衬底电阻的超薄芯片,从而提供具有极佳电气性能和散热性能的半导体功率器件。
Description
技术领域
本发明一般涉及一种半导体功率器件及其制备方法,更确切的说,本发明旨在提供一种具有底部源极的功率器件及其制备方法。
背景技术
我们都知道,功率器件的功耗在一般情况下都是非常大,在类似于DC-DC功率器件的应用中,基于提高器件电气性能和散热性能的考虑,通常是将器件的一部分金属电极从包覆芯片的塑封材料中外露出来,以期获得最佳的散热效果。例如在美国专利申请US2003/0132531A1中就展示了一种芯片底部电极外露并用于支持表面贴装技术的半导体封装结构24,如图1所示,金属罐状结构12的凹槽内设置有功率芯片MOSFET10,MOSFET10一侧的漏极通过导电银浆14粘贴在金属罐状结构12的凹槽底部,从而其漏极被传导到金属罐状结构12的凸起边缘22上,而MOSFET10另一侧的源极接触端18和栅极接触端则刚好与凸起边缘22位于同一侧。在金属罐状结构12的凹槽内的围绕在MOSFET10周围的空隙处还填充有低应力高粘合能力的导电材料16。虽然该封装结构24在一定程度上解决了散热问题,但要制备金属罐状结构12这样的物体,在实际生产中其成本不菲。另外一方面,其源极接触端18和栅极接触端的位置均被固定了,例如其栅极接触端无法被调整至与凸起边缘22位于同一列从而难以与PCB上的焊盘布置相适配,这无疑抑制了封装结构24的适用范围。
此外,应用在功率器件中的芯片的衬底电阻通常都比较大,这致使器件的通态电阻RDson也随之增大,所以怎样适当的降低芯片的衬底电阻是我们所需要解决的问题。在当前的技术中,晶圆级芯片尺寸封装(WLCSP)是可供选择的一种方式,该工艺是整片晶圆生产完成后,直接在晶圆上进行封装测试并实施植球,之后才将晶圆切割制成几乎等同于原晶粒的大小的单颗IC。考虑到晶圆级封装所制备的芯片具有小型化薄型化的优势,所以如何利用晶圆级封装工艺来提供超薄的芯片并应用在功率器件中,仍然是我们所面临的问题之一。
发明内容
本发明提供了一种底部源极的功率器件,包括:
一金属基座单元,所述金属基座单元包含彼此分隔开的第一基座和第二基座,及分别设置在第一基座两侧的第三、第四基座;
一倒装设置在第一、第二基座上的初级封装结构,设置在所述初级封装结构正面的多个焊接凸块分别焊接在第一、第二基座上;
一设置在所述初级封装结构上方的桥形金属片,所述桥形金属片包含顶部金属片及连接在顶部金属片两侧并向下弯折的侧部金属片;
其中,位于顶部金属片两侧的所述侧部金属片分别延伸至设置在第三基座顶部的凹槽内和设置在第四基座顶部的凹槽内,及位于所述初级封装结构背面的底部金属层通过导电材料焊接在所述顶部金属片的底面上;
一将所述金属基座单元、初级封装结构、桥形金属片予以包覆的塑封体,其中,第一、第三、第四基座各自的底面均从所述塑封体的底面予以外露。
上述的底部源极的功率器件,初级封装结构包含有一芯片及覆盖在芯片正面的顶部塑封层,多个焊接凸块分别相对应的焊接于设置在所述芯片正面的多个金属焊盘上;并且
所述顶部塑封层包覆在所述焊接凸块侧壁的周围,从而任意一个所述的焊接凸块均从所述顶部塑封层中予以外露;以及
所述底部金属层设置在所述芯片的背面。
上述的底部源极的功率器件,所述第二基座位于所述第三基座和所述第四基座之间或位于第三基座的延长线和第四基座的延长线之间。
上述的底部源极的功率器件,初级封装结构包含有一个芯片,多个所述的焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
其中,连接于构成第一电极的金属焊盘上的焊接凸块焊接在第一基座的顶面上,连接于构成第二电极的金属焊盘上的焊接凸块焊接在第二基座的顶面上。
上述的底部源极的功率器件,所述第二基座的底面从所述塑封体的底面予以外露。
上述的底部源极的功率器件,所述第二基座包含一个厚度小于第一基座厚度的并被包覆在塑封体内的延伸结构,和一个与该延伸结构连接在一起的外部引脚,所述外部引脚位于第四基座沿纵向的延长线上;
其中,所述延伸结构向初级封装结构的下方横向延伸直至与一部分设置在初级封装结构正面的焊接凸块在垂直方向上交叠。
上述的底部源极的功率器件,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
其中,连接于构成第一电极的金属焊盘上的焊接凸块焊接在第一基座的顶面上,连接于构成第二电极的金属焊盘上的焊接凸块与延伸结构在垂直方向上交叠并焊接在该延伸结构上。
上述的底部源极的功率器件,所述外部引脚的底面从所述塑封体的底面予以外露。
上述的底部源极的功率器件,接触第四基座的侧部金属片沿纵向的宽度,小于顶部金属片沿纵向的宽度,以避免接触第四基座的侧部金属片触及到第二基座。
上述的底部源极的功率器件,在所述顶部金属片中设置有贯穿该顶部金属片厚度的一个或多个通孔。
上述的底部源极的功率器件,在所述顶部金属片中设置有从顶部金属片的底面凹陷至顶部金属片内的一个或多个槽体结构。
上述的底部源极的功率器件,在所述顶部金属片的底面上设置有多个凸出于顶部金属片底面的垫块结构,所述垫块结构位于所述底部金属层与所述顶部金属片的底面之间。
上述的底部源极的功率器件,在所述顶部金属片两侧的与侧部金属片的拐角连接处,均形成有从顶部金属片的顶面向下凹陷的长条状凹槽。
上述的底部源极的功率器件,所述底部金属层设置在芯片的背面并构成其第三电极,并且所述芯片为MOSFET,其第一电极为源极、第二电极为栅极、第三电极为漏极。
上述的底部源极的功率器件,所述塑封体将所述顶部金属片的顶面包覆在内。
上述的底部源极的功率器件,所述顶部金属片的顶面从所述塑封体的顶面予以外露。
本发明还提供一种制备底部源极的功率器件的方法,主要包括以下步骤:
提供一金属基座单元,所述金属基座单元包含彼此分隔开的第一基座和第二基座,及分别设置在第一基座两侧的第三、第四基座;
将一初级封装结构倒装安装到第一、第二基座上,其中设置在所述初级封装结构正面的多个焊接凸块分别焊接在第一、第二基座上;
将一桥形金属片安装到所述初级封装结构的上方,所述桥形金属片包含顶部金属片及连接在顶部金属片两侧并向下弯折的侧部金属片;
其中,位于顶部金属片两侧的所述侧部金属片分别延伸到设置在第三基座顶部的凹槽内和设置在第四基座顶部的凹槽内,并且位于所述初级封装结构背面的底部金属层通过导电材料焊接在所述顶部金属片的底面上;
形成一塑封体,将所述金属基座单元、初级封装结构、桥形金属片予以包覆,并且第一、第三、第四基座各自的底面均从所述塑封体的底面予以外露。
上述的方法,形成所述初级封装结构的步骤包括:
提供一包含有多个芯片的晶圆,在任意一个芯片的正面均设置有多个金属焊盘;
将多个焊接凸块分别相对应的焊接在多个所述的金属焊盘上;
在所述晶圆的正面覆盖一层塑封层,所述塑封层同时将所述焊接凸块予以覆盖;
对所述塑封层进行研磨减薄直至将所述焊接凸块在所述塑封层中予以外露;
在晶圆的背面进行研磨以减薄晶圆的厚度;
在晶圆的背面沉积一层金属层;
对所述晶圆及塑封层、金属层进行切割,形成多颗包含所述芯片的初级封装结构。
上述的方法,所述塑封层被切割成覆盖在芯片正面的顶部塑封层,并且所述顶部塑封层包覆在所述焊接凸块侧壁的周围,从而任意一个所述的焊接凸块均从所述顶部塑封层中予以外露;以及
所述金属层被切割成位于所述芯片的背面的底部金属层。
上述的方法,将所述第二基座设置在第三基座和第四基座之间或设置在第三基座的延长线和第四基座的延长线之间。
上述的方法,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含分别构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
从而在将所述初级封装结构倒装安装到第一、第二基座上时,将连接在构成第一电极的金属焊盘上的焊接凸块焊接到第一基座的顶面上,将连接在构成第二电极的金属焊盘上的焊接凸块焊接到第二基座的顶面上。
上述的方法,形成所述塑封体时,第二基座的底面从所形成的塑封体的底面予以外露。
上述的方法,所述第二基座包含一个延伸结构和一个与该延伸结构连接在一起的外部引脚,该外部引脚位于第四基座沿纵向的延长线上;
其中,所述延伸结构向初级封装结构的下方横向延伸直至与一部分设置在初级封装结构正面的焊接凸块在垂直方向上交叠;以及
所述延伸结构的厚度小于第一基座的厚度,从而在形成所述塑封体时以将所述延伸结构包覆在塑封体内。
上述的方法,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含分别构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
所述延伸结构延伸至与连接在构成第二电极的金属焊盘上的焊接凸块在垂直方向上交叠,从而在将所述初级封装结构倒装安装到第一、第二基座上时,将连接在构成第一电极的金属焊盘上的焊接凸块焊接到第一基座的顶面上,并将连接在构成第二电极的金属焊盘上的焊接凸块焊接到延伸结构上。
上述的方法,形成所述塑封体时,所述外部引脚的底面从所述塑封体的底面予以外露。
上述的方法,接触第四基座的所述侧部金属片沿纵向的宽度小于顶部金属片沿纵向的宽度,以避免接触第四基座的所述侧部金属片触及到第二基座。
上述的方法,在顶部金属片中形成有贯穿该顶部金属片厚度的一个或多个通孔。
上述的方法,在顶部金属片中形成有从顶部金属片的底面凹陷至顶部金属片内的一个或多个槽体结构。
上述的方法,在所述顶部金属片的底面上形成有多个凸出于顶部金属片底面的垫块结构,在桥形金属片安装在初级封装结构上之后,所述垫块结构位于底部金属层与顶部金属片的底面之间。
上述的方法,在所述顶部金属片两侧的与侧部金属片的拐角连接处,形成有从顶部金属片的顶面向下凹陷的长条状凹槽。
上述的方法,所述底部金属层设置在芯片的背面构成其第三电极,并且所述芯片为MOSFET,其第一电极为源极、第二电极为栅极、第三电极为漏极。
上述的方法,在利用塑封材料形成所述塑封体时,所述塑封体将所述顶部金属片的顶面包覆在内,同时塑封材料还填充在所述通孔内。
上述的底部源极的功率器件,形成所述塑封体时,所述塑封体将所述顶部金属片的顶面予以包覆。
上述的底部源极的功率器件,形成所述塑封体时,将顶部金属片的顶面从塑封体的顶面予以外露。
本领域的技术人员阅读以下较佳实施例的详细说明,并参照附图之后,本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图,以更加充分的描述本发明的实施例。然而,所附附图仅用于说明和阐述,并不构成对本发明范围的限制。
图1是背景技术中的半导体封装结构的截面示意图。
图2A-2E是本发明实施例一中所展示的功率器件的结构示意图。
图3A-3F是制备本发明初级封装结构的流程示意图。
图4A-4C是制备本发明功率器件的流程示意图。
图5A-5B是实施例二中功率器件的结构示意图。
图6A-6D是实施例三中功率器件的结构示意图。
图7A-7C是实施例四中功率器件的结构示意图。
具体实施方式
参见图2A及图2B,分别是图2C所示的功率器件100A的顶面俯视示意图和底面仰视示意图,图2C是图2B所示的功率器件100A经放大后的沿虚线AA在竖直方向的截面图,图2D-1是沿虚线BB的截面图。该功率器件100A包含有一个金属基座单元,该金属基座单元至少包含有一个第一基座111以及设置在其周围并与之分割断开的第二基座112、第三基座113和第四基座114(如图2B),它们厚度基本相同并位于同一平面。其中,第一基座111大体上为长方体或正方体,设置在第一基座111两侧的第三基座113和第四基座114分别沿着第一基座111的两个纵向边缘纵向延伸,位于第一基座111附近的第二基座112则可以设置在第三基座113与第四基座114之间的任意位置。在一个实施方式中,第三基座113和第四基座114相对于第一基座111的纵向中心轴彼此对称,第二基座112则位于第三基座113和第四基座114的对称线上。如果第三基座113或第四基座114沿纵向(图2C中垂直于纸面的方向)延伸的长度并不是很长,以致第二基座112刚好没有位于第三基座113和第四基座114之间,则另一种未示意出的实施方式是,第二基座112可以设置在第三基座113沿纵向的延长线和第四基座114沿纵向的延长线之间。通常,一个引线框架包含有多个这样的金属基座单元,而金属基座单元所包含的上述各个独立的基座构件则通过未示意出的连筋连接在引线框架上,为了简洁起见,这些本领域的公知内容本申请不再赘述。本申请中,术语纵向和横向指分别相对于第三基座113、第四基座114延伸的方向大体平行和大体垂直的方向,垂直方向是指与第一基座111、第二基座112、第三基座113和第四基座114的公共平面垂直的方向。
参见图2C及图2D-1,功率器件100A还包含有一个初级封装结构130。值得注意的是,该初级封装结构130尽管已经不是一个裸晶片而是一个完整、独立的封装结构,但它还被用于第二次封装,所以我们可以称之为初级封装体。初级封装结构130被倒装安装在第一基座111和第二基座112上,主要是利用导电的粘合材料(如导电银浆、焊锡等)将设置在初级封装结构130正面的多个焊接凸块132a-1、132b-1分别相对应的焊接在第二基座112和第一基座111上。作为一种选择,如图所示,初级封装结构130包含有一个芯片131及覆盖在芯片131正面的顶部塑封层134,该芯片131的正面设置有多个金属焊盘,焊接凸块132a-1、132b-1就分别相对应的焊接在这些金属焊盘上,这在后续内容中有详细解释。其顶部塑封层134并没有完全将焊接凸块132a-1、132b-1覆盖住,而是仅仅包覆在它们的侧壁的周围,从而让焊接凸块132a-1、132b-1均从顶部塑封层134中外露出来以实现与第二基座112和第一基座111实施焊接。其中,位于初级封装结构130背面的底部金属层133设置在芯片131的背面。
功率器件100A还包含有一个安装在初级封装结构130上方的桥形金属片150,桥形金属片150除了被粘贴至初级封装结构130上,还被粘接在第三基座113、第四基座114上。其中,桥形金属片150包含有一个顶部金属片151,以及包含有连接在顶部金属片150相对的一组对边上的侧部金属片153a、153b,侧部金属片153a、153b被向下弯折至倾斜的向下延伸。可以认为该侧部金属片153a、153b朝着彼此相互背离的方向向外扩张,使得侧部金属片153a、153b弯折到与顶部金属片150之间的夹角为钝角的位置。在一个实施方式中,侧部金属片153a、153b相对于顶部金属片151的纵向中心轴彼此对称。与之相适配的是,第三基座113的顶部设置有一个沿纵向延伸的条形凹槽113a,第四基座114的顶部设置有一个沿纵向延伸的条形凹槽114a,以便在利用导电材料140将顶部金属片151的底面粘贴到底部金属层133的步骤中,同时还能将连接在顶部金属片151一侧的侧部金属片153a延伸至位于凹槽113a内并卡在其中,以及将连接在顶部金属片151相对的另一侧的侧部金属片153b延伸至位于凹槽114a内并卡在其中。凹槽113a、114a的结构有多种选择,例如截面形状为V形的槽等,以便与侧部金属片153a、153b相啮合。可以通过设置在凹槽113a 、114a内的导电粘合材料(未标注)分别将侧部金属片153a 、153b相对应的粘接到第三基座113、第四基座114上。
此外,功率器件100A还包含了可以将金属基座单元、初级封装结构130、桥形金属片150均塑封住的塑封体160。在图2B所示的实施例中,由于功率器件100A最终是用于安装到PCB电路板上,而第一基座111、第二基座112、第三基座113、第四基座114是作为与PCB上的焊盘进行直接焊接的接触端,所以需要将它们各自的底面均从塑封体160的底面中外露出来。此外,如图2B所示,第三基座113一般还带有多个在横向上膨胀而增大体积的部分即引脚113',以及第四基座114带有多个在横向上增大体积的部分即引脚114',所以在第三基座113和第四基座114中,也可以仅仅让引脚113'、114'的底面从塑封体160的底面中外露出来而作为接触端。
在2C至2D-1所示的实施例中,在顶部金属片151中还设置有穿过整个顶部金属片151厚度的一个或多个通孔152,其在垂直方向上从顶部金属片151的底面延伸到顶面。图2E展示了桥形金属片150的俯视结构,同时也展示了一种通孔152的典型结构,其横截面可以为“十”字形,或未示意出的“米”字形或圆形、矩形、多边形或其他任意合适的形状。通常,在利用导电材料140将顶部金属片151粘贴到底部金属层133的过程中,导电材料140的内部通常会聚集一些未被排出的气体而形成了一个个气孔(Void),这会影响到功率器件100A的可靠性。设置通孔152的目的,一方面就是用于疏通释放导电材料140中聚集的气体。另外,考虑到涂覆在底部金属层133上方的导电材料140的厚度并非完全均匀,这可能导致粘贴到底部金属层133上的顶部金属片151发生倾斜,以致整个桥形金属片150发生不期望的移位。而所具备的通孔152,可以将顶部金属片151与底部金属层133间多余的一部分导电材料140疏导引入至该通孔152内,使得整个导电材料140的最终厚度具有均匀性。
在图2D-2所示的另一个实施例中,桥形金属片150的结构在上述基础上可以稍作改动,不同于通孔152,该实施方式主要是在顶部金属片151中设置一个或多个槽体结构152',该槽体结构152'并未贯穿整个顶部金属片151的厚度,相反,槽体结构152'仅仅只是从顶部金属片151的底面凹陷至该顶部金属片151内。槽体结构152'的形状也有多种选择,例如其横截面形状可以类似于通孔152。槽体结构152'同样也可以容纳导电材料140内部所释放出的气体或将多余的一部分导电材料140引入该槽体结构152'内,起到排出导电材料140中聚集的气体和提高导电材料140厚度均匀性的作用。
图2D-1的实施例与图2D-2的实施例的另一区别在于,图2D-1所示的顶部金属片151的顶面不能从塑封体160中外露出来,而图2D-2所示的顶部金属片151的顶面却可以从塑封体160中外露出来。缘由在于,要制备如图2D-2所示的结构,需要在形成塑封体160之前,先行利用一扩展平铺开的粘贴膜(未示意)覆盖在顶部金属片151的顶面上,并将环氧树脂之类的塑封材料注入到粘贴膜的下方,便可在粘贴膜下方形成将金属基座单元、初级封装结构130、桥形金属片150包覆住的塑封体160,在塑封材料固化之后,再将粘贴膜从顶部金属片151的顶面和塑封体160的顶面予以剥离,就可实现将顶部金属片151的顶面从塑封体160的顶面中外露出来。此塑封过程一般是在塑封设备的模具里完成的(例如晶圆级塑封常用到这一技术),其已经被本领域的技术人员所熟悉,所以本申请不再详细介绍。显而易见的是,如果先用粘贴膜将图2D-1所示的顶部金属片151的顶面覆盖住,然后再在粘贴膜下方制备塑封体160,之后若是直接将粘贴膜移除掉,则在桥形金属片150的粘贴工艺中涌入通孔152内的那一部分导电材料140将会直接暴露在空气中,原因在于该塑封步骤中没有任何塑封材料填充在通孔152内,而无法将该部分导电材料140覆盖住。这不符合环境维护的要求,因为用于焊接的导电材料140可能是含有铅等毒性元素的焊锡膏。虽然在额外的步骤中可以再以其他物质去填充通孔152也是可行的,但这无疑会增加成本。
此外,本发明的另一个如图所示的优势还在于,在顶部金属片151与侧部金属片153a、153b的拐角连接处,形成有从顶部金属片151的顶面向下凹陷的长条状凹槽154a、154b,该长条状凹槽154a、154b均沿纵向延伸,并分别与顶部金属片151与侧部金属片153a、153b各自的连接边相平行。从长条状凹槽154a、154b的底部到顶部金属片151的顶面构成了一台阶结构。图2C至图2E描述了桥形金属片150这一结构。当前已知的一种制备侧部金属片153a、153b的典型方法,就是将原本与顶部金属片151位于同一平面的侧部金属片153a、153 b从顶部金属片151所在的平面向下弯折一个角度(如利用冲压的方法),使得侧部金属片153a、153b分别沿着顶部金属片151与侧部金属片153a、153b的连接边相对弯折到与顶部金属片151的夹角成钝角的位置,例如图示的使其倾斜的向下延伸。实质上,如果直接以这种方式制备图式的桥形金属片150,一个不良后果是,致使最终所获得的顶部金属片151为带有一定弧度的拱形结构,此时顶部金属片151的顶面为一个圆弧形凸面(其底面相对应的是一个圆弧形凹面)而非期待的平面。另一个不良后果是,在顶部金属片151与侧部金属片153a、153b的连接处,顶部金属片151顶面沿纵向的边缘线会呈现为锯齿状而非期望的直线,这将不利于后续的封装工艺。反观本发明,在将侧部金属片153a、153b向下弯折的步骤中,位于顶部金属片151与侧部金属片153a、153b连接处的长条状凹槽154a、154b能够缓冲阻断侧部金属片153a、153b在冲压步骤中带给顶部金属片151的拉力影响,以保障所获得顶部金属片151不变形,而此时顶部金属片151顶面两侧的纵向边缘线151a-1、151a-2也呈现为直线,使得顶部金属片151的顶面为规则的矩形。经上述弯折步骤后,最终所获得的桥形金属片150结构中,侧部金属片153a、153b除了倾斜的向下延伸外,还分别沿着长条状凹槽154a、154b的长度方向(即顶部金属片151与侧部金属片153a、153b的连接边方向)延伸。
图3A-3F的工艺流程揭示了制备初级封装结构130的方法。图3C所示的晶圆1310通常包含有大量铸造连接在一起的芯片131(图3A为放大后的示意图),并以未示意出的切割线界定相邻的芯片之间的边界,而最终可以沿着切割线将芯片从晶圆上切割分离,由于这些技术特征已经为本领域的技术人员所熟知,所以本发明不再在晶圆中特意对芯片进行额外的标记。芯片131的正面通常制备有多个金属焊盘132,如铝硅金属衬垫,用作芯片的电极或是与外界进行信号传输的端子。在一个实施方式中,芯片131为垂直式的功率金属氧化物半导体场效应晶体管,这些金属焊盘132中至少包含构成芯片131的第一电极(如源极)的金属焊盘132b,和构成第二电极(如栅极)的金属焊盘132a,而芯片131的漏极区则位于芯片131的背面。首先,在这些金属焊盘132上通过植球或电镀等方法形成一些焊接凸块,焊接凸块132a-1焊接在金属焊盘132a上,焊接凸块132b-1焊接在金属焊盘132b上。因为构成源极的金属焊盘132b的面积一般比较大,连接在其上的焊接凸块132b-1的体积也要比焊接凸块132a-1大很多,以承载大电流的通过。除了在金属焊盘132a、132b上实施电镀以外,要获得图3B示的这种大尺寸的焊接凸块132b-1,还可以在金属焊盘132b上植一些尺寸比较小的焊球,并让所植的这些焊球相互靠得近一些,从而在这些焊球受热变软以及熔化之后,就能彼此吸附而融为一体,形成一个尺寸较大的焊接凸块132b-1。如图3C所示,利用塑封材料在晶圆1310的正面形成一层塑封层1340,此时塑封层1340还将所有的焊接凸块132a-1、132b-1覆盖住。然后再对塑封层1340进行研磨以将其减薄,直至将焊接凸块132a-1、132b-1从在塑封层1340中外露出来,如图3D所示,焊接凸块132a-1、132b-1各自露出的顶面与塑封层1340的顶面位于同一平面。由于塑封层1340的物理支撑作用,晶圆1310的机械强度获得增加,所以在对晶圆1310进行研磨减薄时,晶圆1310就不会轻易碎裂,从而可以获得足够薄的芯片并最大限度的降低衬底电阻。再如图3E所示,在晶圆1310的背面进行研磨减薄其厚度之后,通常还需要在减薄后的晶圆1310的背面注入重掺杂的离子,之后再在减薄后的晶圆1310的背面沉积一层金属层1330以与芯片背面的漏极区形成欧姆接触。在这之后便可实施本领域所公知的晶圆切割技术,将单颗芯片从晶圆上切割下来。即对图3E所示的晶圆1310及塑封层1340、金属层1330进行切割,形成如图3F所示的包含有芯片131的初级封装结构130,此步骤中塑封层1340被切割成覆盖在芯片131正面的顶部塑封层134,此时顶部塑封层134仅仅包覆在焊接凸块132a-1、132b-1各自的侧壁的周围,所有的焊接凸块132a -1、132b -1均从顶部塑封层134中外露出来,且焊接凸块132a-1、132b-1各自露出的顶面与顶部塑封层134的顶面位于同一平面。此步骤中,金属层1330同时被切割成多个底部金属层133,一个芯片131的背面相应的覆盖有一个底部金属层133,该底部金属层133接触位于芯片131的背面的漏极区从而构成芯片131的第三电极(如漏极)。
依图3F所揭示的初级封装结构130,再对图2B至2D-2进行描述。如图2D-1所示,将连接在构成第一电极的金属焊盘132b上的焊接凸块132b-1焊接在第一基座111的顶面上;以及如图2C所示,将连接在构成第二电极的金属焊盘132a上的焊接凸块132a-1焊接在第二基座112的顶面上。如图2B所示,构成源极端的第一基座111的平面尺寸往往大于构成栅极端的第二基座112的平面尺寸,所以第一基座111外露的底面面积通常也大于第二基座112外露的底面面积,其除了承载大电流还主要作为散热途径。与芯片131漏极电性连接的第三基座113、第四基座114体现为功率器件的漏极端。
图4A-4C所示的步骤公开了制备功率器件100A的方法。在图4A中,先行提供一金属基座单元,该金属基座单元至少包含彼此分隔断开的第一基座111和第二基座112,及分别设置在第一基座111两侧的第三基座113和第四基座114(这在前述内容中详细介绍过)。然后利用导电的粘合材料将初级封装结构130倒装安装(Flip chip bonding)到金属基座单元上,实质上该初级封装结构130主要是安装到其中的第一基座111、第二基座112上。此时设置在初级封装结构130正面的多个焊接凸块132b-1、132a-1(参考图3F)分别相对应的焊接在第一基座111、第二基座112上。该步骤中利用导电材料120a将焊接凸块132a-1焊接到第二基座112的顶面上,以及利用导电材料120b将焊接凸块132b-1焊接到第一基座111的顶面上。在图4B中,将一桥形金属片150安装到初级封装结构130的上方,该桥形金属片150包含了顶部金属片151以及连接在顶部金属片151两侧的向下弯折的侧部金属片153a、153b。在该步骤中,顶部金属片151直接粘贴安装到封装结构130上,而位于顶部金属片151两侧的侧部金属片153a、153b则分别对准第三基座113顶部的凹槽113a内和设置在第四基座114顶部的凹槽114a,使得侧部金属片153a、153b刚好分别嵌入到凹槽113a、114a内。凹槽113a、114a内可以涂覆一些导电的粘合材料以固定桥形金属片150并增强桥形金属片150与第三基座113、第四基座114之间的导电效果,凹槽113a、114a能保障桥形金属片150精确定位并且不易移位。此时位于初级封装结构130背面的底部金属层133通过导电材料140焊接在顶部金属片151的底面上。在图4C中,如同本领域通常所用的塑封工艺,利用塑封材料形成一个塑封体160,用于将金属基座单元、初级封装结构130和桥形金属片150塑封起来,但金属基座单元的第一基座111、第二基座112、第三基座113、第四基座144各自的底面均从塑封体160的底面中外露出来,而顶部金属片151的顶面则可以根据需要选择是否从塑封体160的顶面中外露出来。其中,如果顶部金属片151上还设置有贯穿整个顶部金属片151厚度的通孔152,则塑封步骤中还有部分塑封材料填充在该通孔152内。
图5A-5B所示的功率器件100B与功率器件100A结构并无太大的区别,主要是桥形金属片150的结构发生了改变。此时顶部金属片151中并没有设置任何通孔,而是在顶部金属片151的底面上设置了多个垫块结构155。这些垫块结构155是凸出于顶部金属片151底面的凸起结构,所以在将桥形金属片150安装到初级封装结构130之上的步骤中,垫块结构155就位于底部金属层133与顶部金属片151的底面之间。在将顶部金属片151粘贴到底部金属层133上之后,垫块结构155的高度就决定了顶部金属片151的底面与底部金属层133之间的距离。即使刚涂覆到底部金属层133上的导电材料140的厚度不均匀,但由于垫块结构155的存在,就可以保障完成粘贴工序之后的导电材料140的厚度具有均一性。在功率器件100B中,由于顶部金属片151中不包含任何通孔,所以顶部金属片151的顶面可以从塑封体160的顶面中外露出来。
图6A-6D所示的功率器件100C与功率器件100B相比,主要是第二基座212的结构及位置发生了改变。图6B、6C分别是沿图6A中虚线AA、BB在竖直方向的截面。如图6A、6B所示,第二基座212不再设置在第三基座113和第四基座114之间或两者沿纵向的延长线之间。此时的第二基座212包含有一个延伸结构212a以及一个和该延伸结构212a连接在一起的外部引脚212b。在第二基座212中,延伸结构212a的厚度小于第一基座111的厚度并被包封在塑封体160内,仅仅是外部引脚212b的底面从塑封体160的底面外露出来,延伸结构212a的底面并未外露。
在一种实施方式中,如6A所示,第四基座214在纵向上的长度短于第三基座113在纵向上的长度,同时外部引脚212b位于第四基座214沿纵向的延长线上(即两者位于同一直线上)。确切的说,外部引脚212b是与第四基座214所包含的多个引脚214'位于同一直线上。而延伸结构212a则向初级封装结构130的下方横向延伸,直至与一部分设置在初级封装结构130正面的焊接凸块(如焊接凸块132a-1)在垂直方向上能够上下交叠(即位于其正下方),这样便可利用导电材料120a将焊接凸块132a-1焊接到延伸结构212a的顶面上。参见图6B-6C,实质上延伸结构212a的顶面与第一基座111的顶面位于同一平面,以便初级封装结构130易于安装在第一基座111和第二基座212所包含的延伸结构212a上。要求延伸结构212a的厚度小于第一基座111的厚度,主要是为了防止延伸结构212a从塑封体160中露出来而与PCB上的焊盘布局不适配,以避免给后续的SMT工艺带来任何不必要的负面影响。值得注意的是,由于此时外部引脚212b与第四基座214位于同一直线上,为了避免短路,外部引脚212b不能与桥形金属片150发生接触。如图6D所示,一种有效的方式是,在桥形金属片150上形成一个缺口,该缺口主要形成在接触第四基座214的侧部金属片153'b上。只要使侧部金属片153'b在纵向上的宽度D1小于顶部金属片151在纵向上的宽度D2,便可避免侧部金属片153'b触及到第二基座212,而侧部金属片153a在纵向上宽度可以与顶部金属片151在纵向上的宽度D2保持一致。图7A-7C所示的功率器件100D较于功率器件100C,主要是顶部金属片151的顶面从塑封体160中外露出来,图7C便是功率器件100D的俯视图。
以上,通过说明和附图,给出了具体实施方式的特定结构的典型实施例,上述发明提出了现有的较佳实施例,但这些内容并不作为局限。对于本领域的技术人员而言,阅读上述说明后,各种变化和修正无疑将显而易见。因此,所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容,都应认为仍属本发明的意图和范围内。
Claims (18)
1.一种底部源极的功率器件,其特征在于,包括:
一金属基座单元,所述金属基座单元包含彼此分隔开的第一基座和第二基座,及分别设置在第一基座两侧的第三、第四基座;
一倒装设置在第一、第二基座上的初级封装结构,设置在所述初级封装结构正面的多个焊接凸块分别焊接在第一、第二基座上;
一设置在所述初级封装结构上方的桥形金属片,所述桥形金属片包含顶部金属片及连接在顶部金属片两侧并向下弯折的侧部金属片;
其中,位于顶部金属片两侧的所述侧部金属片分别延伸至设置在第三基座顶部的凹槽内和设置在第四基座顶部的凹槽内,及位于所述初级封装结构背面的底部金属层通过导电材料焊接在所述顶部金属片的底面上;
一将所述金属基座单元、初级封装结构、桥形金属片予以包覆的塑封体,其中,第一、第三、第四基座各自的底面均从所述塑封体的底面予以外露。
2.如权利要求1所述的底部源极的功率器件,其特征在于,所述初级封装结构包含有一芯片及覆盖在芯片正面的顶部塑封层,多个焊接凸块分别相对应的焊接于设置在所述芯片正面的多个金属焊盘上;并且
所述顶部塑封层包覆在所述焊接凸块侧壁的周围,从而任意一个所述的焊接凸块均从所述顶部塑封层中予以外露;以及
所述底部金属层设置在所述芯片的背面。
3.如权利要求2所述的底部源极的功率器件,其特征在于,所述第二基座位于所述第三基座和所述第四基座之间或位于第三基座的延长线和第四基座的延长线之间。
4.如权利要求1所述的底部源极的功率器件,其特征在于,所述第二基座包含一个厚度小于第一基座厚度的并被包覆在塑封体内的延伸结构,和一个与该延伸结构连接在一起的外部引脚,所述外部引脚位于第四基座沿纵向的延长线上;
其中,所述延伸结构向初级封装结构的下方横向延伸直至与一部分设置在初级封装结构正面的焊接凸块在垂直方向上交叠。
5.如权利要求4所述的底部源极的功率器件,其特征在于,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
其中,连接于构成第一电极的金属焊盘上的焊接凸块焊接在第一基座的顶面上,连接于构成第二电极的金属焊盘上的焊接凸块与延伸结构在垂直方向上交叠并焊接在该延伸结构上。
6.如权利要求4所述的底部源极的功率器件,其特征在于,接触第四基座的侧部金属片沿纵向的宽度,小于顶部金属片沿纵向的宽度,以避免接触第四基座的侧部金属片触及到第二基座。
7.如权利要求1所述的底部源极的功率器件,其特征在于,在所述顶部金属片中设置有从顶部金属片的底面凹陷至顶部金属片内的一个或多个槽体结构。
8.如权利要求1所述的底部源极的功率器件,其特征在于,在所述顶部金属片的底面上设置有多个凸出于顶部金属片底面的垫块结构,所述垫块结构位于所述底部金属层与所述顶部金属片的底面之间。
9.如权利要求1所述的底部源极的功率器件,其特征在于,在所述顶部金属片两侧的与侧部金属片的拐角连接处,均形成有从顶部金属片的顶面向下凹陷的长条状凹槽。
10.如权利要求5所述的底部源极的功率器件,其特征在于,所述底部金属层设置在芯片的背面并构成其第三电极,并且所述芯片为MOSFET,其第一电极为源极、第二电极为栅极、第三电极为漏极。
11.一种制备底部源极的功率器件的方法,其特征在于,包括以下步骤:
提供一金属基座单元,所述金属基座单元包含彼此分隔开的第一基座和第二基座,及分别设置在第一基座两侧的第三、第四基座;
将一初级封装结构倒装安装到第一、第二基座上,其中设置在所述初级封装结构正面的多个焊接凸块分别焊接在第一、第二基座上;
将一桥形金属片安装到所述初级封装结构的上方,所述桥形金属片包含顶部金属片及连接在顶部金属片两侧并向下弯折的侧部金属片;
其中,位于顶部金属片两侧的所述侧部金属片分别延伸到设置在第三基座顶部的凹槽内和设置在第四基座顶部的凹槽内,并且位于所述初级封装结构背面的底部金属层通过导电材料焊接在所述顶部金属片的底面上;
形成一塑封体,将所述金属基座单元、初级封装结构、桥形金属片予以包覆,并且第一、第三、第四基座各自的底面均从所述塑封体的底面予以外露。
12.如权利要求11所述的方法,其特征在于,形成所述初级封装结构的步骤包括:
提供一包含有多个芯片的晶圆,在任意一个芯片的正面均设置有多个金属焊盘;
将多个焊接凸块分别相对应的焊接在多个所述的金属焊盘上;
在所述晶圆的正面覆盖一层塑封层,所述塑封层同时将所述焊接凸块予以覆盖;
对所述塑封层进行研磨减薄直至将所述焊接凸块在所述塑封层中予以外露;
在晶圆的背面进行研磨以减薄晶圆的厚度;
在晶圆的背面沉积一层金属层;
对所述晶圆及塑封层、金属层进行切割,形成多颗包含所述芯片的初级封装结构。
13.如权利要求11所述的方法,其特征在于,将所述第二基座设置在第三基座和第四基座之间或设置在第三基座的延长线和第四基座的延长线之间。
14.如权利要求13所述的方法,其特征在于,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含分别构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
从而在将所述初级封装结构倒装安装到第一、第二基座上时,将连接在构成第一电极的金属焊盘上的焊接凸块焊接到第一基座的顶面上,将连接在构成第二电极的金属焊盘上的焊接凸块焊接到第二基座的顶面上。
15.如权利要求13所述的方法,其特征在于,形成所述塑封体时,所述第二基座的底面从所形成的塑封体的底面予以外露。
16.如权利要求11所述的方法,其特征在于,所述第二基座包含一个延伸结构和一个与该延伸结构连接在一起的外部引脚,该外部引脚位于第四基座沿纵向的延长线上;
其中,所述延伸结构向初级封装结构的下方横向延伸直至与一部分设置在初级封装结构正面的焊接凸块在垂直方向上交叠;以及
所述延伸结构的厚度小于第一基座的厚度,从而在形成所述塑封体时以将所述延伸结构包覆在塑封体内。
17.如权利要求16所述的方法,其特征在于,所述初级封装结构包含有一个芯片,多个焊接凸块分别相对应的焊接于设置在芯片正面的多个金属焊盘上,多个金属焊盘中至少包含分别构成芯片第一电极的金属焊盘和构成芯片第二电极的金属焊盘;
所述延伸结构延伸至与连接在构成第二电极的金属焊盘上的焊接凸块在垂直方向上交叠,从而在将所述初级封装结构倒装安装到第一、第二基座上时,将连接在构成第一电极的金属焊盘上的焊接凸块焊接到第一基座的顶面上,并将连接在构成第二电极的金属焊盘上的焊接凸块焊接到延伸结构上。
18.如权利要求11所述的方法,其特征在于,在顶部金属片中形成有贯穿该顶部金属片厚度的一个或多个通孔。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210234845.8A CN103545268B (zh) | 2012-07-09 | 2012-07-09 | 底部源极的功率器件及制备方法 |
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---|---|---|---|
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---|---|
CN103545268A true CN103545268A (zh) | 2014-01-29 |
CN103545268B CN103545268B (zh) | 2016-04-13 |
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---|---|---|---|
CN201210234845.8A Active CN103545268B (zh) | 2012-07-09 | 2012-07-09 | 底部源极的功率器件及制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103545268B (zh) |
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