CN105720030A - 基于小型栅极金属片的封装方法及封装结构及金属片框架 - Google Patents

基于小型栅极金属片的封装方法及封装结构及金属片框架 Download PDF

Info

Publication number
CN105720030A
CN105720030A CN201410725938.XA CN201410725938A CN105720030A CN 105720030 A CN105720030 A CN 105720030A CN 201410725938 A CN201410725938 A CN 201410725938A CN 105720030 A CN105720030 A CN 105720030A
Authority
CN
China
Prior art keywords
chip
sheet metal
sheet
source
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410725938.XA
Other languages
English (en)
Other versions
CN105720030B (zh
Inventor
薛彦迅
哈姆扎·依玛兹
何约瑟
鲁军
鲁明朕
高洪涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alpha and Omega Semiconductor Cayman Ltd
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Priority to CN201410725938.XA priority Critical patent/CN105720030B/zh
Publication of CN105720030A publication Critical patent/CN105720030A/zh
Application granted granted Critical
Publication of CN105720030B publication Critical patent/CN105720030B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Packaging Frangible Articles (AREA)

Abstract

本发明公开一种基于小型栅极金属片的封装方法，该方法包含：第一芯片和第二芯片相互倒置地分别焊接在预制的一对相连的引线框架上；第一芯片的源极对应第二芯片栅极设置，而第一芯片的栅极对应第二芯片源极设置；焊接第一金属片框架和第二金属片框架；第一金属片框架电性连接所述第一芯片栅极、第二芯片的源极，以及引线框架上第一芯片栅极与第二芯片源极分别对应的引脚；第二金属片框架性连接所述第二芯片的栅极、第一芯片的源极，以及引线框架上第二芯片栅极与第一芯片源极分别对应的引脚。本发明减小栅极金属片和栅极窗口的面积，降低栅极与引线间电路连接的阻抗，从而提高电流，便于栅极金属片粘合工艺的实行。

Description

基于小型栅极金属片的封装方法及封装结构及金属片框架
技术领域
本发明涉及一种半导体封装技术，具体涉及一种基于小型栅极金属片的封装方法及封装结构及金属片框架。
背景技术
在半导体器件制备工艺中，为了提高电流和降低阻抗，金属片（clip）广泛运用于功率器件中，金属片一般采用例如铜片等的金属薄片。
如图1所示，半导体器件上电路连接方式包含有两种途径，分别是金属片粘合（clipbonding）和打线（wirebonding），其中金属片1’（clip）粘合常用于半导体器件中源极3’（source）的电路连接，而通过金属线2’（wire）打线则常用于半导体器件中栅极4’（gate）的电路连接。但是在实际应用中，在同一个半导体器件上同时采用金属线2’和金属片1’来进行电路连接，其工艺会较复杂，且生产效率较低。并且采用打线方式进行半导体器件的电路连接具有以下缺点，不可以传导大电流，打线金属线长度不均匀在高频情况下会影响半导体器件的电感特性。
如图2所示，目前已经发展出了只需要采用金属片1’粘合一种途径来完成同一半导体器件中源极3’和栅极4’的电路连接。但是为了支持这种制备方法，金属片1’与栅极4’连接的一端需要扩大面积以便进行焊接，从而为了便于焊接还需要扩大栅极窗口（thegateopening）的面积；同时还容易发生助焊剂溢出，由于助焊剂难以清洗，在半导体器件制造过程中会影响半导体器件相互堆叠的层间的打线工艺。
发明内容
本发明提供一种基于小型栅极金属片的封装方法及封装结构及金属片框架，减小栅极金属片和栅极窗口的面积。
本发明提供一种基于小型栅极金属片的封装方法，其特点是，该方法包含：
第一芯片和第二芯片相互倒置地分别焊接在预制的一对相连的引线框架上；第一芯片的源极对应第二芯片栅极设置，而第一芯片的栅极对应第二芯片源极设置；
焊接第一金属片框架和第二金属片框架；第一金属片框架电性连接所述第一芯片栅极、第二芯片的源极，以及引线框架上第一芯片栅极与第二芯片源极分别对应的引脚；第二金属片框架电性连接所述第二芯片的栅极、第一芯片的源极，以及引线框架上第二芯片栅极与第一芯片源极分别对应的引脚。
制备引线框架包含：
每组引线框架中制备相互连接且相互倒置的第一框架单元和第二框架单元；
第一框架单元和第二框架单元中分别制备一载片台及围绕该载片台的引脚；第一框架单元的载片台及引脚与第二框架单元的载片台及引脚相互倒置。
引线框架上焊接芯片包含：
第一芯片安装在引线框架的一载片台上；
与第一芯片结构相同、方向相同的第二芯片相对于第一芯片旋转180度后，安装在引线框架的另一载片台上。
焊接金属片后铺设塑封层，塑封层包覆第一芯片、第二芯片、引线框架、第一金属片框架和第二金属片框架。
塑封层包覆及封装工艺完成后，将第一芯片和第二芯片之间连接的第一金属片框架、第二金属片框架和引线框架，由一对引线框架之间的连接处分离开。
上述第一芯片和第二芯片为相同电路结构的芯片。
一种金属片框架，其特点是，该金属片框架包含：
第一金属片模块，其包含分离的第一栅极金属片和第一源极金属片；
第二金属片模块，其包含分离的第二栅极金属片和第二源极金属片；
连接模块，其连接所述的第一金属片模块和第二金属片模块；
上述第一金属片模块相对于第二金属片模块倒装设置。
上述连接模块包含：连接第一栅极金属片与第二源极金属片的连接条；连接第二源极金属片与第一源极金属片的连接条；连接第一源极金属片与第二栅极金属片的连接条。
上述连接模块包含：连接第一栅极金属片与第二源极金属片的连接条；连接第一源极金属片与第二栅极金属片的连接条。
上述第一栅极金属片或第二栅极金属片连接所述连接模块的一端设有用于连接引线框架引脚的引脚凹槽；另一端设有用于连接芯片栅极的栅极凹槽。
上述第一源极金属片或第二源极金属片连接所述连接模块的一端设有用于连接引线框架引脚的引脚凹槽；另一端设有用于连接芯片源极的源极凹槽。
上述第一栅极金属片或第二栅极金属片设为任意弯曲形状，弯曲形状根据工艺要求设置。
一种上述基于小型栅极金属片的封装方法制成的封装结构，其特点是，该封装结构包含：
预制的引线框架，其包含一载片台及围绕该载片台设置的若干引脚；
芯片，其设置在引线框架的载片台上；
源极金属片，其一端连接芯片的源极，另一端连接相应的引脚；
栅极金属片，其一端连接芯片的栅极，另一端连接相应的引脚。
相邻的上述引线框架相互倒置。
相邻的上述引线框架上设置的芯片相同且相互倒置。
上述芯片的源极窗口和栅极窗口位于其顶部。
上述引脚与载片台之间设为连接或不连接。
上述引线框架中引脚与载片台的边缘部分有若干用于与相邻引线框架连接的突起结构。
上述引线框架中，与芯片的源极或栅极通过金属片连接的引脚与载片台分离。
上述引线框架、芯片、源极金属片和栅极金属片上包覆有塑封层。
本发明基于小型栅极金属片的封装方法及封装结构及金属片框架和现有技术的封装技术相比，其优点在于，本发明减小栅极金属片和栅极窗口的面积，降低栅极与引线间电路连接的阻抗，从而提高电流，便于栅极金属片粘合工艺的实行。
附图说明
图1为现有技术中金属片粘合和打线相结合的封装结构示意图；
图2为现有技术中只采用金属片粘合的封装结构示意图；
图3为本发明金属片框架实施例一的俯视图；
图4为图3中A-A面的截面视图；
图5为本发明金属片框架实施例二的俯视图；
图6为图5中A-A面的截面视图；
图7为本发明金属片框架实施例三的俯视图；
图8为图7中A-A面的截面视图；
图9为制备引线框架的示意图；
图10为引线框架上安装芯片的示意图；
图11为安装金属片框架的示意图；
图12为封装工艺示意图；
图13为器件切割工艺示意图；
图14为本发明基于小型栅极金属片的封装结构的示意图。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
如图3所示，为本发明一种金属片框架的实施例一。该金属片框架采用例如铜片等金属薄片制成。该金属片框架具体包含：位于图3左半部的第一金属片模块、位于图3右半部的第二金属片模块和位于图3中部用于连接第一金属片模块和第二金属片模块的连接模块。第一金属片模块用于连接一第一芯片的源极、栅极及其对应的引脚；第二金属片模块用于连接一第二芯片的源极、栅极及其对应的引脚。
第一金属片模块包含位于图3左上部的第一栅极金属片301（1stsetgateclip）和位于图3左下部的第一源极金属片302（1stsetsourceclip）。该第一栅极金属片301和第一源极金属片302相互平行且间隔设置，并分别与连接模块电性连接。第一源极金属片302不与连接模块连接的一边上的两顶角设为圆角。
第二金属片模块包含位于图3右上部的第二源极金属片303（2ndsetsourceclip）和位于图3右下部的第二栅极金属片304（2ndsetgateclip）。该第二栅极金属片304和第二源极金属片303相互平行且间隔设置，并分别与连接模块电性连接。第二源极金属片303不与连接模块连接的一边上的两顶角设为圆角。
本实施例一中，连接模块包含三根连接条305（tiebar），连接条305不可过粗，其宽度需小于或等于金属片的宽度。第一栅极金属片301通过第一根连接条305电性连接第二源极金属片303；第二源极金属片303通过第二根连接条305电性连接第一源极金属片302；第一源极金属片302通过第三根连接条305电性连接第二栅极金属片304。通过连接条305将金属片框架整体形状呈S形或反S形结构。
由上述可知，本实施例一中，第一金属片模块和第二金属片模块相互倒装设置，即互为二级旋转(180度)对称。第一金属片模块的栅极金属片，即第一栅极金属片301，与第二金属片模块的源极金属片，即第二源极金属片303，相对应位于图3中金属片框架整体的上半部；而第一金属片模块的源极金属片，即第一源极金属片302，与第二金属片模块的栅极金属片，即第二栅极金属片304，相对应位于图3中金属片框架整体的下半部。
另外的，第一栅极金属片301与第一源极金属片302之间相斥的一侧设有凸起。在金属片框架的量产过程中，该凸起即为相邻两个金属片框架之间的连接点。同样，第二源极金属片303与第二栅极金属片304相斥的一侧也设有凸起，作为金属片框架量产过程中，相邻两个金属片框架之间的连接点。
如图4并结合图3所示，第一源极金属片302通过一根连接条305与第二栅极金属片304电性连接。
在第一源极金属片302与连接条305连接的一端设有用于连接引线框架引脚的第一源极引脚凹槽309，由图3中可见，第一源极引脚凹槽309沿着第一源极金属片302与连接条305连接的一条边设置。在第一源极金属片302与连接条305相反的一端设有用于连接第一芯片的源极（source）的第一源极凹槽308。同样图3中显示，第一源极凹槽308沿着第一源极金属片302与连接条305相反的边设置。
在第二栅极金属片304与连接条305连接的一端设有用于连接引线框架引脚的第二栅极引脚凹槽312，由图3中可见，第二栅极引脚凹槽312沿着第二栅极金属片304与连接条305连接的一条边设置。在第二栅极金属片304与连接条305相反的一端设有用于连接第二芯片的栅极（gate）的第二栅极凹槽313。同样图3中显示，第二栅极凹槽313沿着第二栅极金属片304与连接条305相反的一条边设置。
其中，第一源极凹槽308与第二栅极凹槽313的水平高度相同，第一源极引脚凹槽309与第二栅极引脚凹槽312的水平高度相同，第一源极凹槽308与第二栅极凹槽313的水平高度高于第一源极引脚凹槽309与第二栅极引脚凹槽312的水平高度。第一源极凹槽308和第一源极引脚凹槽309分别提供凹槽底部作为与第一芯片的源极和引线框架第一芯片的源极引脚的接触区域，第二栅极凹槽313和第二栅极引脚凹槽312分别提供凹槽底部作为与第二芯片的栅极和引线框架第二芯片的栅极引脚的接触区域。
结合图4中第一源极金属片302与第二栅极金属片304的结构特征，可知第一栅极金属片301与第二源极金属片303的结构特征具体如下：
在第一栅极金属片301与连接条305连接的一端设有用于连接引线框架引脚的第一栅极引脚凹槽307，由图3中可见，第一栅极引脚凹槽307沿着第一栅极金属片301与连接条305连接的一条边设置。在第一栅极金属片301与连接条305相反的一端设有用于连接第一芯片的栅极（gate）的第一栅极凹槽306。同样图3中显示，第一栅极凹槽306沿着第一栅极金属片301与连接条305相反的边设置。
在第二源极金属片303与连接条305连接的一端设有用于连接引线框架引脚的第二源极引脚凹槽310，由图3中可见，第二源极引脚凹槽310沿着第二源极金属片303与连接条305连接的一条边设置。在第二源极金属片303与连接条305相反的一端设有用于连接第二芯片的源极（source）的第二源极凹槽311。同样图3中显示，第二源极凹槽311沿着第二源极金属片303与连接条305相反的一条边设置。第二源极凹槽311和第二源极引脚凹槽310分别提供凹槽底部作为与第二芯片的源极和引线框架第二芯片的源极引脚的接触区域，第一栅极凹槽306和第一栅极引脚凹槽307分别提供凹槽底部作为与第一芯片的栅极和引线框架第一芯片的栅极引脚的接触区域。
如图5所示，为本发明一种金属片框架的实施例二。该金属片框架采用例如铜片等金属薄片制成。该金属片框架具体包含：位于图5左半部的第一金属片模块、位于图5右半部的第二金属片模块和位于图5中部用于连接第一金属片模块和第二金属片模块的连接模块。第一金属片模块用于连接一第一芯片的源极、栅极及其对应的引脚；第二金属片模块用于连接一第二芯片的源极、栅极及其对应的引脚。
第一金属片模块包含位于图5左上部的第一栅极金属片501（1stsetgateclip）和位于图5左下部的第一源极金属片502（1stsetsourceclip）。该第一栅极金属片501和第一源极金属片502相互平行且间隔设置，并分别与连接模块电性连接。其中第一栅极金属片501呈条状；而第一源极金属片502呈方形，第一源极金属片502不与连接模块连接的一边上的两顶角设为圆角。
第二金属片模块包含位于图5右上部的第二源极金属片503（2ndsetsourceclip）和位于图5右下部的第二栅极金属片504（2ndsetgateclip）。该第二栅极金属片504和第二源极金属片503相互平行且间隔设置，并分别与连接模块电性连接。其中第二栅极金属片504呈条状；而第二源极金属片503呈方形，第二源极金属片503不与连接模块连接的一边上的两顶角设为圆角。
其中，第一栅极金属片501或第二栅极金属片504的本体设为任意弯曲的形状，弯曲形状根据工艺要求设置。
在实际半导体器件制备工艺中，芯片上可能会铺设有其他任意电路器件，该些电路器件可能会位于金属片所在路径上，由此金属片需要绕过该些电路器件，所以根据铺设的电路器件所在的位置，按照工艺要求将金属片设置为任意弯曲的形状结构。本实施例中，第一栅极金属片501或第二栅极金属片504上分别设有两个缺口、使其形成S形结构，该两缺口中即可安装工艺要求的电路器件。
同样的，根据工艺要求，源极金属片同样可以设置为任意指定曲形结构。
本实施例二中，连接模块包含三根连接条505（tiebar），连接条505不可过粗，其宽度需小于或等于金属片（clip）的宽度。第一栅极金属片501通过第一根连接条505电性连接第二源极金属片503；第二源极金属片503通过第二根连接条505电性连接第一源极金属片502；第一源极金属片502通过第三根连接条505电性连接第二栅极金属片504。通过连接条505将金属片框架整体形状呈S形或反S形结构。
由上述可知，本实施例二中，第一金属片模块和第二金属片模块相互倒装设置，即互为二级旋转(180度)对称。第一金属片模块的栅极金属片，即第一栅极金属片501，与第二金属片模块的源极金属片，即第二源极金属片503，相对应的位于图5中金属片框架整体的上半部；而第一金属片模块的源极金属片，即第一源极金属片502，与第二金属片模块的栅极金属片，即第二栅极金属片504，相对应的位于图5中金属片框架整体的下半部。
另外的，第一栅极金属片501与第一源极金属片502之间相斥的一侧分别设有凸起。在金属片框架的量产过程中，该凸起即为相邻两个金属片框架之间的连接点。同样，第二源极金属片503与第二栅极金属片504相斥的一侧也分别设有凸起，作为金属片框架量产过程中，相邻两个金属片框架之间的连接点。
如图6并结合图5所示，第一源极金属片502通过一根连接条505与第二栅极金属片504电性连接。
在第一源极金属片502与连接条505连接的一端设有用于连接引线框架引脚的第一源极引脚凹槽509，由图5中可见，第一源极引脚凹槽509沿着第一源极金属片502与连接条505连接的一条边设置。在第一源极金属片502与连接条505相反的一端设有用于连接第一芯片的源极（source）的第一源极凹槽508。同样图5中显示，第一源极凹槽508沿着第一源极金属片502与连接条505相反的边设置。
在第二栅极金属片504与连接条505连接的一端设有用于连接引线框架引脚的第二栅极引脚凹槽512，由图5中可见，第二栅极引脚凹槽512沿着第二栅极金属片504与连接条505连接的一条边设置。在第二栅极金属片504与连接条505相反的一端设有用于连接第二芯片的栅极（gate）的第二栅极凹槽513。同样图5中显示，第二栅极凹槽513沿着第二栅极金属片504与连接条505相反的一条边设置。
其中，第一源极凹槽508与第二栅极凹槽513的水平高度相同，第一源极引脚凹槽509与第二栅极引脚凹槽512的水平高度相同，第一源极凹槽508与第二栅极凹槽513的水平高度高于第一源极引脚凹槽509与第二栅极引脚凹槽512的水平高度。
结合图6中第一源极金属片502与第二栅极金属片504的结构特征，可知第一栅极金属片501与第二源极金属片503的结构特征具体如下：
在第一栅极金属片501与连接条505连接的一端设有用于连接引线框架引脚的第一栅极引脚凹槽507，由图5中可见，第一栅极引脚凹槽507沿着第一栅极金属片501与连接条505连接的一条边设置。在第一栅极金属片501与连接条505相反的一端设有用于连接第一芯片的栅极（gate）的第一栅极凹槽506。同样图5中显示，第一栅极凹槽506沿着第一栅极金属片501与连接条505相反的边设置。
在第二源极金属片503与连接条505连接的一端设有用于连接引线框架引脚的第二源极引脚凹槽510，由图5中可见，第二源极引脚凹槽510沿着第二源极金属片503与连接条505连接的一条边设置。在第二源极金属片503与连接条505相反的一端设有用于连接第二芯片的源极（source）的第二源极凹槽511。同样图5中显示，第二源极凹槽511沿着第二源极金属片503与连接条505相反的一条边设置。
如图7所示，为本发明一种金属片框架的实施例三。该金属片框架采用例如铜片等金属薄片制成。该金属片框架具体包含：位于图7左半部的第一金属片模块、位于图7右半部的第二金属片模块和位于图7中部用于连接第一金属片模块和第二金属片模块的连接模块。第一金属片模块用于连接一第一芯片的源极、栅极及其对应的引脚；第二金属片模块用于连接一第二芯片的源极、栅极及其对应的引脚。
第一金属片模块包含位于图7左上部的第一栅极金属片701（1stsetgateclip）和位于图7左下部的第一源极金属片702（1stsetsourceclip）。该第一栅极金属片701和第一源极金属片702相互平行且间隔设置，并分别与连接模块电性连接。第一源极金属片702不与连接模块连接的一边上的两顶角设为圆角。
第二金属片模块包含位于图7右上部的第二源极金属片703（2ndsetsourceclip）和位于图7右下部的第二栅极金属片704（2ndsetgateclip）。该第二栅极金属片704和第二源极金属片703相互平行且间隔设置，并分别与连接模块电性连接。第二源极金属片703不与连接模块连接的一边上的两顶角设为圆角。
本实施例三中，连接模块包含两根连接条705（tiebar），连接条505不可过粗，其宽度需小于或等于金属片（clip）的宽度。第一栅极金属片701通过第一根连接条705电性连接第二源极金属片703；第一源极金属片702通过第二根连接条705电性连接第二栅极金属片704。通过连接条705将金属片框架整体形状呈两个相互对应倒置的L形结构。
由上述可知，本实施例三中，第一金属片模块和第二金属片模块相互倒装设置，即互为二级旋转(180度)对称。第一金属片模块的栅极金属片，即第一栅极金属片701，与第二金属片模块的源极金属片，即第二源极金属片703，相对应的位于图7中金属片框架整体的上半部；而第一金属片模块的源极金属片，即第一源极金属片702，与第二金属片模块的栅极金属片，即第二栅极金属片704，相对应的位于图7中金属片框架整体的下半部。
另外的，第一栅极金属片701与第一源极金属片702之间相斥的一侧分别设有凸起。在金属片框架的量产过程中，该凸起即为相邻两个金属片框架之间的连接点。同样，第二源极金属片703与第二栅极金属片704相斥的一侧也分别设有凸起，作为金属片框架量产过程中，相邻两个金属片框架之间的连接点。
如图8并结合图7所示，第一源极金属片702通过一根连接条705与第二栅极金属片704电性连接。
在第一源极金属片702与连接条705连接的一端设有用于连接引线框架引脚的第一源极引脚凹槽709，由图7中可见，第一源极引脚凹槽709沿着第一源极金属片702与连接条705连接的一条边设置。在第一源极金属片702与连接条705相反的一端设有用于连接第一芯片的源极（source）的第一源极凹槽708。同样图7中显示，第一源极凹槽708沿着第一源极金属片702与连接条705相反的边设置。
在第二栅极金属片704与连接条705连接的一端设有用于连接引线框架引脚的第二栅极引脚凹槽712，由图7中可见，第二栅极引脚凹槽712沿着第二栅极金属片704与连接条705连接的一条边设置。在第二栅极金属片704与连接条705相反的一端设有用于连接第二芯片的栅极（gate）的第二栅极凹槽713。同样图7中显示，第二栅极凹槽713沿着第二栅极金属片704与连接条705相反的一条边设置。
其中，第一源极凹槽708与第二栅极凹槽713的水平高度相同，第一源极引脚凹槽709与第二栅极引脚凹槽712的水平高度相同，第一源极凹槽708与第二栅极凹槽713的水平高度高于第一源极引脚凹槽709与第二栅极引脚凹槽712的水平高度。
结合图8中第一源极金属片702与第二栅极金属片704的结构特征，可知第一栅极金属片701与第二源极金属片703的结构特征具体如下：
在第一栅极金属片701与连接条705连接的一端设有用于连接引线框架引脚的第一栅极引脚凹槽707，由图7中可见，第一栅极引脚凹槽707沿着第一栅极金属片701与连接条705连接的一条边设置。在第一栅极金属片701与连接条705相反的一端设有用于连接第一芯片的栅极（gate）的第一栅极凹槽706。同样图7中显示，第一栅极凹槽706沿着第一栅极金属片701与连接条705相反的边设置。
在第二源极金属片703与连接条705连接的一端设有用于连接引线框架引脚的第二源极引脚凹槽710，由图7中可见，第二源极引脚凹槽710沿着第二源极金属片703与连接条705连接的一条边设置。在第二源极金属片703与连接条705相反的一端设有用于连接第二芯片的源极（source）的第二源极凹槽711。同样图7中显示，第二源极凹槽711沿着第二源极金属片703与连接条705相反的一条边设置。
本发明公开了一种基于小型栅极金属片的封装方法，该方法包含以下步骤：
步骤1、制备引线框架。在量产过程中，可制备相互连接的若干组引线框架。引线框架采用铜片，表面可经过镀镍，镀银或镀金加工。
如图9所示，每组引线框架900中制备有相互连接且相互倒置的第一框架单元901和第二框架单元902。
第一框架单元901中制备有一个第一载片台903及围绕该第一载片台903设置的若干引脚。其中部分引脚与第一载片台903相连接为一整体；部分引脚与第一载片台903分离；该些与第一载片台903分离的引脚中，部分引脚按实际应用的要求可以相互连接。
第二框架单元902中同样制备有一个第二载片台904及围绕该第二载片台904设置的若干引脚。其中部分引脚与第二载片台904相连接为一整体；部分引脚与第二载片台904分离；该些与第二载片台904分离的引脚中，部分引脚按实际应用的的要求可以相互连接。
第一载片台903或第二载片台904及围绕其的引脚的边缘部分还设有量产引线框架时用于与相邻组引线框架连接的若干突起结构，该些突起结构即为相邻引线框架间的连接点。
如图9所示，可以看到第一框架单元901的第一载片台903及其引脚与第二框架单元902的第二载片台904及其引脚相互之间倒装设置。
步骤2、如图10所示，第一芯片1001和第二芯片1002为相同电路结构的芯片。第一芯片1001和第二芯片1002可以是相同的垂直型MOSFET或IGBT。
机械臂先吸起第一芯片1001将其焊接在第一框架单元901的第一载片台903上，第一芯片1001的栅极1003和源极1004设置于其顶部，芯片底部与第一载片台903电性连接，第一芯片1001的栅极1003设置于图10中第一芯片1001的上部；源极1004设置于第一芯片1001的下部。
然后机械臂吸起第二芯片1002，最初第二芯片1002上其源极1006、栅极1005的相对位置与第一芯片1001相同。在将第二芯片1002安装第二框架单元902的第二载片台904前，机械臂带动第二芯片1002进行180度旋转，将其源极1006、栅极1005的位置颠倒后再焊接在第二载片台904上，从而将第一芯片1001和第二芯片1002相互倒装，即互为二级旋转(180度)对称设置。第二芯片1002的源极1006和栅极1005位于其顶部，芯片底部与第二载片台904电性连接。由图10可见，第二芯片1002的源极1006相对于栅极1005位于图中第二芯片1002的上部，栅极1005位于第二芯片1002的下部。使得第一芯片1001的源极1004对应第二芯片1002的栅极1005设置，而第一芯片1001的栅极1003对应第二芯片1002的源极1006设置。
步骤3、如图11所述，焊接金属片框架（clipframe），该金属片框架包含有相互倒置的第一金属片模块和第二金属片模块。
第一金属片模块上包含有位于图11左上部的第一栅极金属片1101和位于图11左下部的第一源极金属片1102。该第一栅极金属片1101和第一源极金属片1102相互平行且间隔设置。
第二金属片模块包含位于图11右上部的第二源极金属片1103和位于图11右下部的第二栅极金属片1104。该第二栅极金属片1104和第二源极金属片1103相互平行且间隔设置。
第一栅极金属片1101通过第一根（图11上方）的连接条1105电性连接第二源极金属片1103；第二源极金属片1103通过第二根（图11中部）的连接条1105电性连接第一源极金属片1102；第一源极金属片1102通过第三根（图11下方）的连接条1105电性连接第二栅极金属片1104。
在第一栅极金属片1101与连接条1105之间的连接处设有第一栅极引脚凹槽1107，该第一栅极引脚凹槽1107焊接在引线框架的第一栅极引脚1114并电性连接。而第一栅极金属片1101与连接条1105相反的一边设有第一栅极凹槽1106，该第一栅极凹槽1106焊接在第一芯片的栅极1003并电性连接。
在第一源极金属片1102与连接条1105之间的连接处设有第一源极引脚凹槽1109，该第一源极引脚凹槽1109焊接在引线框架的第一源极引脚1115并电性连接。而第一源极金属片1102与连接条1105相反的一边设有第一源极凹槽1108，该第一源极凹槽1108焊接在第一芯片的源极1004并电性连接。
在第二源极金属片1103与连接条1105之间的连接处设有第二源极引脚凹槽1110，该第二源极引脚凹槽1110焊接在引线框架的第二源极引脚1116并电性连接。而第二源极金属片1103与连接条1105相反的一边设有第二源极凹槽1111，该第二源极凹槽1111焊接在第二芯片的源极1006并电性连接。
在第二栅极金属片1104与连接条1105之间的连接处设有第二栅极引脚凹槽1112，该第二栅极引脚凹槽1112焊接在引线框架的第二栅极引脚1117并电性连接。而第二栅极金属片1104与连接条1105相反的一边设有第二栅极凹槽1113，该第二栅极凹槽1113焊接在第二芯片的栅极1005并电性连接。
完成上述金属片框架的焊接后铺设塑封层，将金属片框架，其与第一芯片、第二芯片和引线框架，及其各个焊接处塑封（mold）起来。
步骤4、如图12所示，塑封工艺完成后，通过封装层1201（package）将金属片框架，第一芯片、第二芯片和引线框架整个半导体器件进行封装（encapsulation）。
步骤5、如图13所示，封装工艺完成后，将第一芯片和第二芯片之间连接的金属片框架和引线框架，由一对引线框架之间的连接处分离开。
具体操作中，对应金属片框架中连接条所在的位置进行切割，分别将每条连接条切断。若引线框架也是相连的，也将连接条所在处的引线框架进行切割。从而使两个芯片及其所在的引线框架和所连接的金属片实现分离。
如图14所示，本发明还公开了一种通过上述金属片框架及基于小型栅极金属片的封装方法制备成的一种基于小型栅极金属片的封装结构，该封装结构包含若干相同的封装，其中相邻两个封装之间相互倒置。
每一个封装包含有预制的引线框架1401，该引线框架1401采用铜片，表面可经过镀镍，镀银或镀金加工，其包含一个载片台及围绕该载片台设置的若干引脚。引线框架1401中引脚与载片台的边缘部分有若干用于与相邻引线框架连接的突起结构。
在引线框架1401的载片台上焊接有芯片1402，该芯片1402的源极窗口1403（sourceopening）和栅极窗口1404（gateopening）设置于芯片1402的顶部。
芯片1402的源极窗口1403焊接有一源极金属片1405，该源极金属片1405的另一端焊接于预制的引线框架1401的一源极引脚1406。
芯片1402的栅极窗口1404焊接有一栅极金属片1407，该栅极金属片1407的另一端焊接于预制的引线框架1401的一栅极引脚1408。
该源极引脚1406和栅极引脚1408都与引线框架1401的载片台分离。
在引线框架1401、芯片1402、源极金属片1405和栅极金属片1407上包覆有塑封层。该塑封层外还包覆有封装层作为半导体结构整体的最外层保护。
上述各优选实施例中,引线框架的第一和第二源极引脚和栅极引脚都设置在第一和第二载片台之间。也可以选择将第一和第二载片台设置在引线框架的第一和第二源极引脚和栅极引脚之间。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (12)

1.一种基于小型栅极金属片的封装方法，其特征在于，该方法包含：
第一芯片和第二芯片相互倒置地分别焊接在预制的一对相连的引线框架上；第一芯片的源极对应第二芯片栅极设置，而第一芯片的栅极对应第二芯片源极设置；
焊接第一金属片框架和第二金属片框架；第一金属片框架电性连接所述第一芯片栅极、第二芯片的源极，以及引线框架上第一芯片栅极与第二芯片源极分别对应的引脚；第二金属片框架电性连接所述第二芯片的栅极、第一芯片的源极，以及引线框架上第二芯片栅极与第一芯片源极分别对应的引脚。
2.如权利要求1所述的基于小型栅极金属片的封装方法，其特征在于，制备引线框架包含：
每组引线框架中制备相互连接且相互倒置的第一框架单元和第二框架单元；
第一框架单元和第二框架单元中分别制备一载片台及围绕该载片台的引脚；第一框架单元的载片台及引脚与第二框架单元的载片台及引脚相互倒置。
3.如权利要求1或2所述的基于小型栅极金属片的封装方法，其特征在于，引线框架上焊接芯片包含：
第一芯片安装在引线框架的一载片台上；
与第一芯片结构相同、方向相同的第二芯片相对于第一芯片旋转180度后，安装在引线框架的另一载片台上。
4.如权利要求1所述的基于小型栅极金属片的封装方法，其特征在于，焊接金属片后铺设塑封层，塑封层包覆第一芯片、第二芯片、引线框架、第一金属片框架和第二金属片框架。
5.如权利要求4所述的基于小型栅极金属片的封装方法，其特征在于，塑封层包覆及封装工艺完成后，将第一芯片和第二芯片之间连接的第一金属片框架、第二金属片框架和引线框架，由一对引线框架之间的连接处分离开。
6.如权利要求1所述的基于小型栅极金属片的封装方法，其特征在于，所述第一芯片和第二芯片为相同电路结构的芯片。
7.一种金属片框架，其特征在于，该金属片框架包含：
第一金属片模块，其包含分离的第一栅极金属片和第一源极金属片；
第二金属片模块，其包含分离的第二栅极金属片和第二源极金属片；
连接模块，其连接所述的第一金属片模块和第二金属片模块；
所述第一金属片模块相对于第二金属片模块倒装设置。
8.如权利要求7所述的金属片框架，其特征在于，所述连接模块包含：连接第一栅极金属片与第二源极金属片的连接条；连接第二源极金属片与第一源极金属片的连接条；连接第一源极金属片与第二栅极金属片的连接条。
9.如权利要求7所述的金属片框架，其特征在于，所述连接模块包含：连接第一栅极金属片与第二源极金属片的连接条；连接第一源极金属片与第二栅极金属片的连接条。
10.如权利要求7、8或9所述的金属片框架，其特征在于，所述第一栅极金属片或第二栅极金属片连接所述连接模块的一端设有用于连接引线框架引脚的引脚凹槽；另一端设有用于连接芯片栅极的栅极凹槽。
11.如权利要求7、8或9所述的金属片框架，其特征在于，所述第一源极金属片或第二源极金属片连接所述连接模块的一端设有用于连接引线框架引脚的引脚凹槽；另一端设有用于连接芯片源极的源极凹槽。
12.如权利要求7、8或9所述的金属片框架，其特征在于，所述第一栅极金属片或第二栅极金属片设为任意弯曲形状，弯曲形状根据工艺要求设置。
CN201410725938.XA 2014-12-04 2014-12-04 基于小型栅极金属片的封装方法及封装结构及金属片框架 Active CN105720030B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410725938.XA CN105720030B (zh) 2014-12-04 2014-12-04 基于小型栅极金属片的封装方法及封装结构及金属片框架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410725938.XA CN105720030B (zh) 2014-12-04 2014-12-04 基于小型栅极金属片的封装方法及封装结构及金属片框架

Publications (2)

Publication Number Publication Date
CN105720030A true CN105720030A (zh) 2016-06-29
CN105720030B CN105720030B (zh) 2018-07-31

Family

ID=56142903

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410725938.XA Active CN105720030B (zh) 2014-12-04 2014-12-04 基于小型栅极金属片的封装方法及封装结构及金属片框架

Country Status (1)

Country Link
CN (1) CN105720030B (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110095409A1 (en) * 2009-10-27 2011-04-28 Yan Xun Xue Method of Attaching an Interconnection Plate to a Semiconductor Die within a Leadframe Package
US20110101511A1 (en) * 2009-10-29 2011-05-05 Jun Lu Power semiconductor package
US7972906B2 (en) * 2008-03-07 2011-07-05 Fairchild Semiconductor Corporation Semiconductor die package including exposed connections
US20120146202A1 (en) * 2010-12-14 2012-06-14 Yan Xun Xue Top exposed Package and Assembly Method
CN102760724A (zh) * 2011-04-29 2012-10-31 万国半导体股份有限公司 一种联合封装的功率半导体器件
CN102903692A (zh) * 2011-07-26 2013-01-30 万国半导体股份有限公司 应用双层引线框架的堆叠式功率半导体器件及其制备方法
US20130302946A1 (en) * 2010-03-18 2013-11-14 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
CN103545268A (zh) * 2012-07-09 2014-01-29 万国半导体股份有限公司 底部源极的功率器件及制备方法
CN103828044A (zh) * 2012-09-19 2014-05-28 微型模块科技株式会社 半导体器件
CN103824784A (zh) * 2010-05-05 2014-05-28 万国半导体有限公司 用连接片实现连接的半导体封装的方法
JP5589950B2 (ja) * 2011-05-06 2014-09-17 株式会社デンソー 電子装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7972906B2 (en) * 2008-03-07 2011-07-05 Fairchild Semiconductor Corporation Semiconductor die package including exposed connections
US20110095409A1 (en) * 2009-10-27 2011-04-28 Yan Xun Xue Method of Attaching an Interconnection Plate to a Semiconductor Die within a Leadframe Package
US20110101511A1 (en) * 2009-10-29 2011-05-05 Jun Lu Power semiconductor package
US20130302946A1 (en) * 2010-03-18 2013-11-14 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
CN103824784A (zh) * 2010-05-05 2014-05-28 万国半导体有限公司 用连接片实现连接的半导体封装的方法
US20120146202A1 (en) * 2010-12-14 2012-06-14 Yan Xun Xue Top exposed Package and Assembly Method
CN102760724A (zh) * 2011-04-29 2012-10-31 万国半导体股份有限公司 一种联合封装的功率半导体器件
JP5589950B2 (ja) * 2011-05-06 2014-09-17 株式会社デンソー 電子装置
CN102903692A (zh) * 2011-07-26 2013-01-30 万国半导体股份有限公司 应用双层引线框架的堆叠式功率半导体器件及其制备方法
CN103545268A (zh) * 2012-07-09 2014-01-29 万国半导体股份有限公司 底部源极的功率器件及制备方法
CN103828044A (zh) * 2012-09-19 2014-05-28 微型模块科技株式会社 半导体器件

Also Published As

Publication number Publication date
CN105720030B (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
CN102237343B (zh) 用连接片实现连接的半导体封装及其制造方法
CN101656250B (zh) 具有立体匹配互连板的紧密封装半导体芯片
CN102593108B (zh) 功率半导体封装结构及其制造方法
CN103370788B (zh) 半导体装置及其制造方法
CN100527411C (zh) 半导体器件
CN102347299B (zh) 晶圆级芯片尺寸封装
CN105405823A (zh) 具有可检查的焊接点的半导体装置
US9679833B2 (en) Semiconductor package with small gate clip and assembly method
JP2015057823A (ja) 半導体パッケージおよび方法
CN103608917A (zh) 超薄功率晶体管和具有定制占位面积的同步降压变换器
JP2019037047A5 (zh)
CN104821302A (zh) 半导体装置
CN106298722A (zh) 一种大电流功率半导体器件的封装结构及制造方法
CN103887292B (zh) 堆叠式双芯片封装结构及其制备方法
CN104821303A (zh) 连接器框架以及半导体装置
CN206116387U (zh) 一种大电流功率半导体器件的封装结构
CN105428330A (zh) 一种半导体器件及其制造方法
CN205564734U (zh) 芯片级封装
CN102222627B (zh) 具有晶圆尺寸贴片的封装方法
CN106373932A (zh) 一种封装器件及制备方法
JP2016184757A (ja) 半導体装置
CN105720030A (zh) 基于小型栅极金属片的封装方法及封装结构及金属片框架
CN103824784A (zh) 用连接片实现连接的半导体封装的方法
CN202495446U (zh) 一种新型结构晶闸管
CN102832190B (zh) 一种倒装芯片的半导体器件及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200428

Address after: Ontario, Canada

Patentee after: World semiconductor International Limited Partnership

Address before: 475 oakmead Park Road, Sunnyvale, California 94085, USA

Patentee before: Alpha and Omega Semiconductor Inc.