CN103828044A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN103828044A
CN103828044A CN201380002517.8A CN201380002517A CN103828044A CN 103828044 A CN103828044 A CN 103828044A CN 201380002517 A CN201380002517 A CN 201380002517A CN 103828044 A CN103828044 A CN 103828044A
Authority
CN
China
Prior art keywords
electrode
fet
diode
wiring pattern
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380002517.8A
Other languages
English (en)
Inventor
原园文一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MICRO MODULE TECHNOLOGY Co Ltd
Original Assignee
MICRO MODULE TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MICRO MODULE TECHNOLOGY Co Ltd filed Critical MICRO MODULE TECHNOLOGY Co Ltd
Publication of CN103828044A publication Critical patent/CN103828044A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明实现半导体器件进一步的小型化。提供一种半导体器件（10），其具备：设置于基板（18）上的开关元件（FET14）；第一电极（电极13），其与所述基板（18）夹着所述开关元件地设置在所述基板（18）的相反侧；二极管（12），其与所述开关元件夹着所述第一电极地设置在所述开关元件的相反侧；和第二电极（电极11），其与所述第一电极夹着所述二极管（12）地设置在所述第一电极的相反侧。

Description

半导体器件
技术领域
本发明涉及半导体器件（半导体装置）。本发明主张2012年9月19日申请的日本专利申请号2012-205618的优先权，对于允许通过文献的参考来包含（加进去）的指定国家，该申请中记载的内容通过参考而包含于本申请中。
背景技术
以下的专利文献1中公开了在一个基板上并排配置有MOSFET等开关元件和续流二极管（也称为整流二极管或换向二极管）的功率模块。
已有技术文献
专利文献
专利文献1：日本特开2009-105389号公报
发明内容
而随着近年来产品的多功能化、小型化，要求部件安装的高密度化。对于上述专利文献1的功率模块也要求进一步的小型化。
本发明是鉴于上述情况而完成的，本发明的目的为实现半导体器件的进一步的小型化。
用于解决技术课题的技术手段
用于解决上述课题的第一实施方式例如为一种半导体器件，其特征在于，包括：设置于基板上的FET（Field effect transistor，场效应管）；第一电极，其与上述基板夹着上述FET地设置在上述基板的相反侧；二极管，其与上述FET夹着上述第一电极地设置在上述FET的相反侧；和第二电极，其与上述第一电极夹着上述二极管地设置在上述第一电极的相反侧，其中，上述FET形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，上述源极与上述基板上的第一布线图案连接，上述栅极与上述基板上的第二布线图案连接，上述漏极与上述第一电极连接，上述第一电极的脚部与上述基板上的不同于上述第一布线图案及上述第二布线图案的布线图案相连接，上述二极管形成为板状，在一个面设置有阳极，在另一个面设置有阴极，上述阴极与上述第一电极连接；上述阳极与上述第二电极连接；上述第二电极的脚部与上述第一布线图案相连接，上述第一电极的脚部与上述第二电极的脚部夹着上述FET相对。
此外，用于解决上述问题的第二方式例如为一种半导体器件，其特征在于，包括：设置于基板上的FET（Field effect transistor，场效应管）；第一电极，其与上述基板夹着上述FET地设置在上述基板的相反侧；二极管，其与上述FET夹着上述第一电极地设置在上述FET的相反侧；和第二电极，其与上述第一电极夹着上述二极管地设置在上述第一电极的相反侧，其中，上述FET形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，上述源极与上述基板上的第一布线图案连接，上述栅极与上述基板上的第二布线图案连接，上述漏极与上述第一电极连接，上述二极管形成为板状，在一个面设置有阳极，在另一个面设置有阴极，上述阴极与上述第一电极连接；上述阳极与上述第二电极连接；上述第二电极与上述第一布线图案相连接，上述第一电极的与上述二极管相连接的面比上述FET及上述二极管大，在包含与上述FET的边平行且通过上述源极和上述栅极的线的、与上述FET的上述一个面正交的面截断上述半导体器件的剖面中，上述阴极的长度比上述源极的长度与上述栅极的长度之和更长。
此外，用于解决上述课题的第三方式例如为一种半导体器件，其特征在于，包括：设置于基板上的第一FET（Field effect transistor，场效应管）；第一电极，其与上述基板夹着上述第一FET地设置于上述基板的相反侧；第一二极管，其与上述第一FET夹着上述第一电极地设置于上述第一FET的相反侧；第二电极，其与上述第一电极夹着上述第一二极管地设置于上述第一电极的相反侧；第二二极管，其与上述第一二极管夹着上述第二电极地设置于上述第一二极管的相反侧；第三电极，其与上述第二电极夹着上述第二二极管地设置于上述第二电极的相反侧；第二FET，其与上述第二二极管夹着上述第三电极地设置于上述第二二极管的相反侧；和第四电极，其与上述第三电极夹着上述第二FET地设置于上述第三电极的相反侧，其中，上述第一FET和上述第二FET分别形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，上述第一FET的源极与设置于上述基板上的第一布线图案连接，上述第一FET的栅极与设置于上述基板上的第二布线图案连接，上述第一FET的漏极与上述第一电极连接，上述第一电极的脚部与上述基板上的不同于上述第一布线图案及上述第二布线图案的布线图案连接，上述第二FET的源极与上述第三电极连接，上述第二FET的栅极与第五电极连接，上述第二FET的漏极与上述第四电极连接，上述第一二极管和上述第二二极管各自的至少一部分形成为板状，在一个面设置有阳极，在另一个面设置有阴极，上述第一二极管的阴极与上述第一电极连接；上述第一二极管的阳极与上述第二电极连接；上述第二二极管的阴极与上述第二电极连接；上述第二二极管的阳极与上述第三电极连接；上述第二电极的脚部与上述第一布线图案相连接，上述第一电极的脚部与上述第二电极的脚部及上述第四电极的脚部夹着上述第一FET、上述第二FET、上述第一二极管和上述第二二极管相对。
此外，用于解决上述课题的第四方式例如为一种半导体器件，其特征在于，包括：设置于基板上的第一FET（Field effect transistor，场效应管）；第一电极，其与上述基板夹着上述第一FET地设置于上述基板的相反侧；第一二极管，其与上述第一FET夹着上述第一电极地设置于上述第一FET的相反侧；第二电极，其与上述第一电极夹着上述第一二极管地设置于上述第一电极的相反侧；第二二极管，其与上述第一二极管夹着上述第二电极地设置于上述第一二极管的相反侧；第三电极，其与上述第二电极夹着上述第二二极管地设置于上述第二电极的相反侧；第二FET，其与上述第二二极管夹着上述第三电极地设置于上述第二二极管的相反侧；和第四电极，其与上述第三电极夹着上述第二FET地设置于上述第三电极的相反侧，其中，上述第一FET和上述第二FET分别形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，上述第一FET的源极与设置于上述基板上的第一布线图案连接，上述第一FET的栅极与设置于上述基板上的第二布线图案连接，上述第一FET的漏极与上述第一电极连接，上述第二FET的源极与上述第三电极连接，上述第二FET的栅极与第五电极连接，上述第二FET的漏极与上述第四电极连接，上述第一二极管和上述第二二极管各自的至少一部分形成为板状，在一个面设置有阳极，在另一个面设置有阴极，上述第一二极管的阴极与上述第一电极连接；上述第一二极管的阳极与上述第二电极连接；上述第二二极管的阴极与上述第二电极连接；上述第二二极管的阳极与上述第三电极连接；上述第二电极、上述第四电极与上述第一布线图案相连接，上述第一电极的与上述第一二极管相连接的面比上述第一FET及上述第一二极管大，在包含与上述第一FET的边平行且通过上述第一FET的源极和上述第一FET的栅极的线的、与上述第一FET的上述一个面正交的面截断上述半导体器件的剖面中，上述第一二极管的阴极的长度比上述第一FET的源极的长度与上述第一FET的栅极的长度之和更长。
发明的效果
根据本发明，能够实现具有开关元件和二极管的半导体器件的进一步的小型化。
附图说明
图1是表示本发明的一个实施方式的半导体器件10的构造的一个例子的剖面图（a）和俯视图（b）。
图2是表示使用半导体器件10的电路的一个例子的电路图。
图3是表示设置于基板18上的布线图案（即，配线图案）15、布线图案16和布线图案17的一个例子的示意图。
图4是用于说明FET14的构造（结构）的一个例子的示意图。
图5是用于说明电极13的形状的一个例子的示意图。
图6是用于说明电极11的形状的一个例子的示意图。
图7是表示半导体器件10的制造过程的一个例子的流程图。
图8是用于对在布线图案15和布线图案16上配置有FET14的状态的一个例子的示意图。
图9是用于对在FET14和布线图案17上配置有电极13的状态的一个例子进行说明的示意图。
图10是用于说明在电极13上配置有二极管12的状态的一个例子的示意图。
图11是表示半导体器件10的构造的另一例子的剖面图。
图12是表示半导体模块19的构造的一个例子的剖面图（a）和底视图（b）。
图13是表示半导体模块19的构造的另一例子的剖面图。
图14是表示设置于布线图案15和布线图16上的突起和槽的一个例子的俯视图（a）和剖面图（b）。
图15是表示本发明的另一实施方式的半导体器件20的构造的一个例子的剖面图（a）和俯视图（b）。
图16是表示本发明的另一实施方式的半导体器件20的构造的一个例子的剖面图。
图17是表示半导体器件20的外观的一个例子的立体图。
图18是用于说明电极23的形状的一个例子的示意图。
具体实施方式
以下针对本发明的实施方式参照附图进行说明。
图1是表示本发明的一个实施方式的半导体器件10的构造的一个例子的剖面图（a）和俯视图（b）。图1（a）是图1（b）的半导体器件20的A-A剖面图（即，截面图）。半导体器件10具备电极11、二极管12、电极13、FET（Field effect transistor，场效应管）14、布线图案15、布线图案16、布线图案17、和基板18。FET14为开关元件的一个例子。
本实施方式所示的半导体器件10例如被使用在图2所示的电路中。图2所示的电路为包括三相PWM（Pulse Width Modulation，脉冲宽度调制）逆变器的电力转换电路，在作为高压直流电源线的P电源线与作为低压直流电源线的N电源线之间分别具有U相输出部、V相输出部和W相输出部。
U相输出部、V相输出部和W相输出部各具有两组并联连接有开关元件（FET）和二极管的半导体器件10。各半导体器件10中，FET的漏极与二极管的阴极（cathode）相连接，FET的源极与二极管的阳极（anode）相连接。
各FET的栅极通过控制电路被进行导通/断开（on/off）控制，从P电源线和N电源线供给的直流电流被转换成交流电流并供给（提供）到电动机，驱动电动机。
回到图1继续进行说明。在基板18上利用例如Cu（铜）等形成布线图案15、布线图案16和布线图案17。基板18优选利用热传导率（热传导系数）和绝缘性好的、例如氮化铝等陶瓷形成。此外，也可利用热传导率高的铜或铝等金属形成基板18，这种情况下，在基板18上利用氮化铝等形成绝缘层，在其之上设置布线图案15～17。
例如如图3所示，在布线图案15和布线图案16，分别沿着配置FET14的区域设置有凹部151和凹部160。凹部151形成得比布线图案15的其它区域更薄，凹部160形成得比布线图案16的其它区域更薄。
通过设置凹部151和凹部160，能够提高在布线图案15和布线图案16上放置FET14时的定位精度，并且在将其它部件放置在FET14之上时能够防止FET14在布线图案15和布线图案16上发生偏移（偏离）。
此外，通过设置凹部151和凹部160，在布线图案15和布线图案16之上涂敷（涂布）纳米银浆（也称为纳米银胶）等导电性粘合剂后放置FET14时，能够防止导电性粘合剂漏出到布线图案15或布线图案16上的其它区域。
如图4所示，FET14例如形成为板状，在一个面设置栅极和源极，在另一个面设置漏极。在本实施方式中，FET14优选使用SiC（碳化硅）作为材料。
而且，利用导电性粘合剂将FET14的源极固定在布线图案15的凹部151，将FET14的栅极固定在布线图案16的凹部160。作为导电性粘合剂，能够使用金属纳米浆（例如纳米银浆）或焊膏等。
电极13例如由Cu等形成为如图5所示的形状。在电极13上与二极管12相连接的面形成有例如如图5（a）所示的凹部130，在与FET14相连接的面形成有例如如图5（b）所示的凹部131。
而且，利用纳米银浆等导电性粘合剂将凹部131固定在FET14的漏极，将脚部（也称为“腿部”）132固定在布线图案17的区域170。凹部131例如在设置FET14的漏极的面（更优选为整个面）固定在FET14上。
二极管12例如形成为板状，在一个面设置阳极，在另一个面设置阴极。在本实施方式中，二极管12优选使用SiC（碳化硅）作为材料。
而且，利用纳米银浆等导电性粘合剂将二极管12的阴极固定在电极13的凹部130上。二极管12例如在设置二极管12的阴极的面（更优选为整个面）固定在凹部130上。
通过设置电极13的凹部130和凹部131，能够提高电极13与FET14的定位精度以及电极13与二极管12的定位精度，并且能够防止导电性粘合剂漏出到电极13上的其它区域。
电极11例如由Cu等形成为例如如图6所示的形状。在电极11上与二极管12相连接的面形成有例如如图6（b）所示的凹部110。
而且，利用纳米银浆等导电性粘合剂将凹部110固定在二极管12的设置阳极的面上，将脚部111固定在布线图案15的区域150上。脚部111例如优选在设置二极管12的阳极的面（更优选为整个面）固定在二极管12上。
通过设置电极11的凹部110，能够提高电极11与二极管12的定位精度，并且能够防止导电性粘合剂漏出到电极13上的其它区域。
这样，本实施方式的半导体器件10由于隔着电极13层叠二极管12和FET14而构成，相比在基板上横向并排配置二极管12和FET14的以往的功率模块的构造，能够减少安装面积，能够实现小型化。
此外，通过重叠二极管12和FET14，相比在基板上横向并排配置的情况，能够缩短布线，因此能够减少布线电阻的发热带来的损耗，能够实现电力效率的提高、减少产生的热。
此外，本实施方式中的二极管12和FET14可使用SiC（碳化硅）制造，这种情况与通常的使用硅来制造的情况相比使得在高温（例如300℃左右）下能够工作。
在此，如果使用硅制造二极管或FET，由于只能在150℃左右以下的温度范围中正常工作，因此如果使用这些二极管12和FET14构成电路，则需要设置用于将电路整体的温度上升抑制在不到150℃的冷却装置，存在装置大型化、复杂化的情况。
对此，在本实施方式的半导体器件10中，由于在二极管12和FET14中使用SiC（碳化硅），使得高温下能够工作（动作），不需要大规模的冷却装置，使得装置的小型化、简化变得可能。
此外，由于在使用由硅制造的以往的二极管和FET的电路中工作温度的范围只到150℃左右，因此能够通过引线接合（wire bonding）来对二极管和FET进行布线。但如果如本实施方式那样在二极管12和FET14中使用SiC（碳化硅），则能够使二极管12和FET14在300℃左右的温度工作。
这种情况下，如果通过引线接合进行布线，存在引线熔断的情况。对此，本实施方式的半导体器件10中不是通过引线而是通过宽度大的电极和布线图案来连接二极管12和FET14，因此即使在工作中发生二极管12或FET14达到300℃左右的情况，也能够不断线地维持连接状态。
此外，在引线接合中也可考虑通过增加引线（wire）的数目来减少每根中流过的电流，实现整体的布线电阻的减少和防止引线熔断，但减小接合器的毛细工具（capillary）存在界限（即，不能无限制地减小接合器的毛细工具），必须隔开一定程度的间隔来布线，因此引线数目无法增加太多（或者只能通过增加端子面积来增加引线数目）。此外，如果增加引线数目，则布线作业所需的时间也增大。
对此，在本实施方式的半导体器件10中，由于在物理上的本实施方式的半导体器件10中不是通过引线而是通过宽度大的电极和布线图案来连接二极管12和FET14，因此使得电阻低的布线变得可能。
此外，本实施方式中，作为开关元件的一个例子使用了FET14，但作为其它实施方式，也可使用IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）等双极型晶体管来代替FET14。在设置IGBT代替FET14的情况下，在图1中分别地在布线图案16上连接基极，在布线图案15上连接发射极，在电极13上连接集电极。
图7是表示半导体器件10的制造过程的一个例子的流程图。
首先，例如如图3所示，利用Cu等通过例如电镀或溅射等，在基板18上形成布线图案15、布线图案16和布线图案17，通过例如蚀刻等形成凹部151和凹部160（S100）。
接着，在布线图案15、布线图案16和布线图案17上涂敷纳米银浆等导电性粘合剂（S101）。更具体而言，在布线图案15的区域150和凹部151、布线图案16的凹部160、和布线图案17的区域170涂敷纳米银浆等导电性粘合剂。
接着，将FET14放置在涂敷了导电性粘合剂的布线图案15和布线图案16上（S102）。更具体而言，将FET14的源极放置在布线图案15的凹部151上，将FET14的栅极放置在布线图案16的区域160上，成为例如如图8所示的状态。
接着，在FET14的漏极的面上涂敷纳米银浆等导电性粘合剂（S103）。
接着，将电极13放置在FET14和布线图案17上（S104）。更具体而言，将电极13的凹部131放置在FET14的漏极的面上，电极13的脚部132放置在布线图案17的区域170上，成为例如如图9所示的状态。
接着，在电极13的凹部130涂敷纳米银浆等导电性粘合剂（S105）。
接着，将二极管12放置在电极13的凹部130上（S106）。更具体而言，将二极管12的阴极的面放置在电极13的凹部130上，成为例如如图10所示的状态。
接着，在二极管12的阳极的面上涂敷纳米银浆等导电性粘合剂（S107）。
接着，将电极11放置在二极管12和布线图案15上（S108）。更具体而言，将电极11的凹部110放置在二极管12的阳极的面上，将电极11的脚部111放置在布线图案15的区域150上，成为例如如图1（b）所示的状态。
接着，对半导体器件10整体进行热处理，使纳米银浆等导电性粘合剂硬化（固化）（S109），本流程所示的半导体器件10的制造工序结束。
以上针对本发明的实施方式进行了说明。
从以上说明可知，根据本实施方式的半导体器件10，能够实现具有开关元件和二极管的半导体器件的进一步的小型化。
此外，上述实施方式中的半导体器件也可将FET14的源极和漏极设置于相反的面上，将二极管12反向地安装来构成例如如图11所示的半导体器件10。
此外，例如如图12所示，半导体器件10也可如下地作为半导体模块19而构成：在电极11上设置绝缘性高的树脂等绝缘层192，在其上设置散热板191，用塑模树脂（molding resin）190将整体封装（密封）。图12（b）是半导体模块19的底面图（底视图），图12（a）是图12（b）的B-B剖面图。
此外，在散热板191，与绝缘层192相接的面的相反侧的面露出到半导体模块19的外部。因此，通过使散热板191与安装有半导体模块19的装置的金属壳体等接触，能够效率更高地将半导体模块19的热释放到外部。此外，在散热板191，通过在与绝缘层192相接的面的相反侧的面设置凹凸或翅片（fin，散热片），增加表面积，能够效率更高地将半导体模块19的热释放到外部。
图12所例示的半导体模块19中，在基板18设置多个通孔180，在设置布线图案的基板18的面的相反侧的面设置用于与各通孔180连接的焊球181。
在区域182配置与布线图案15连接的通孔180的焊球181，在区域183配置与布线图案16连接的通孔180的焊球181，在区域184配置与布线图案17连接的通孔180的焊球181。通过这样的结构，能够将半导体模块19简单地表面安装到其它电路基板上。
此外，例如如图13所示，半半导体器件10也可如下地作为半导体模块19而构成：在电极11上隔着绝缘层192设置散热板191，用塑模树脂190将整体封装，设置与基板18上的布线图案连接的引线40和引线41。图13的例子中，还设置了与FET14的栅极的布线图案16连接的引线。
此外，在上述实施方式中，通过在电极11、电极13、布线图案15和布线图案16设置凹部，能够提高二极管12和FET14的定位精度，防止制造过程中的位置偏移，阻止纳米银浆等导电性粘合剂漏出到其它区域，但本发明并不限定于此。
例如如图14所示，可在布线图案和电极设置槽和/或突起。图14（a）为布线图案15、布线图案16和布线图案17的俯视图，图14（b）为图14（a）的C-C剖面图。
图14所示的实施例中，在布线图案15沿着配置FET14的源极的区域153设有槽152，在布线图案16上沿着配置FET14的栅极的区域162设有突起161。
通过设置这样的槽，也能够实现防止纳米银浆等导电性粘合剂漏出到其它区域。此外，槽不必完全包围配置FET14的源极的区域153和配置FET14的栅极的区域162，可针对与其它信号线的距离较短等担心因导电性粘合剂的漏出而导致短路等的影响的部分设置槽。
此外，如图14所示，可在布线图案15上沿着配置FET14的源极的区域153设置突起154～156，在布线图案16上沿着配置FET14的栅极的区域162设置突起161。
图14的突起154～156中，展示了沿着区域153的方向的长度比从布线图案15起的高度更大的例子，但沿着区域153的方向的长度也可与从布线图案15起的高度相等或者更短。
通过设置这样的突起，能够实现二极管12和FET14的定位精度的提高，防止制造过程中的位置偏差。此外，在电极11和电极13中也可同样地设置上述槽、突起或者两者来代替凹部。
此外，上述实施方式中例示了将FET14和二极管12逐个重叠的半导体器件10，但本发明并不限定于此，也可将FET和二极管逐一各两个以上地重叠来构成半导体器件10。
图15～17是表示将FET和二极管两个两个地（逐一各两个地）重叠而构成时的半导体器件20的构造的一个例子。图15（b）是半导体器件20的俯视图，图15（a）是图15（b）的半导体器件20的D-D剖面图，图16是图15（b）的半导体器件20的E-E剖面图。
半导体器件20具备电极21、FET22、电极23、二极管24、电极25、二极管26、电极27、FET28、布线图案29、布线图案30、布线图案31、基板32、布线图案33、和布线图案34。
在利用热传导率和绝缘性高的氮化铝等陶瓷形成的基板32上，利用例如Cu等形成布线图案29、布线图案30、布线图案31、布线图案33和布线图案34。
FET28例如形成为板状，通过纳米银浆等导电性粘合剂将FET28的源极固定在布线图案29的凹部上，将FET28的栅极固定在布线图案30的凹部上。
电极27例如利用Cu等形成为例如如图5所示的形状，通过纳米银浆等导电性粘合剂将一个凹部固定在FET28的漏极上，将另一个凹部固定在二极管26的阴极上，将脚部固定在布线图案31上。
二极管26例如形成为板状，通过纳米银浆等导电性粘合剂将设置于一个面上的阴极固定在电极27的凹部上，将设置于另一个面上的阳极固定在电极25的凹部上。
电极25例如利用Cu等形成为例如如图5所示的形状，通过纳米银浆等导电性粘合剂将一个凹部固定在二极管26的阳极上，将另一个凹部固定在二极管24的阴极上，将脚部固定在布线图案29上。
二极管24例如形成为板状，通过纳米银浆等导电性粘合剂将设置于一个面上的阴极固定在电极25的凹部上，将设置于另一个面上的阳极固定在电极23的凹部上。
电极23例如利用Cu等形成为例如如图18所示的形状。电极23具有源极电极230、绝缘部231和栅极电极232。在电极23上与FET22相连接的面上形成了例如如图18（a）所示的凹部233，在与二极管24相连接的面上形成了例如如图18（b）所示的凹部234。
源极电极230在凹部234的面上与二极管24的阳极连接，在凹部233的一部分的面与FET22的源极连接。栅极电极232在凹部233的一部分的面上与FET22的栅极连接。绝缘部231使源极电极230与绝缘部231绝缘。
电极23的源极电极230在源极脚部235与布线图案33连接，栅极电极232在栅极脚部236与布线图案34连接（参考图17（b））。
FET22例如形成为板状，通过纳米银浆等导电性粘合剂将FET22的源极固定在电极23的绝缘部231上，将FET22的栅极固定在栅极电极232上。
电极21例如利用Cu等形成为例如如图6所示的形状，通过纳米银浆等导电性粘合剂将凹部固定在FET22的漏极上，将脚部固定在电极25上。
通过采用这样的构造，在图2所示的电路中，能够以一个半导体器件20构成各自具有两个半导体器件10的各相的输出部。由此，能够实现图2所示的电路的进一步的小型化。
以上，利用实施方式对本发明进行了说明，但本发明的技术范畴并不限定于上述实施方式中记载的范围。可对上述实施方式进行多种变更或改良，对本领域技术人员而言是显而易见的。此外，进行这样的变更或改良后的实施方式也包含在本发明的技术范畴中，这从权利要求的范围的记载可知。
附图标记的说明：
10……半导体器件
11……电极
12……二极管
13……电极
14……FET
15……布线图案
16……布线图案
17……布线图案
18……基板
19……半导体模块
20……半导体器件
21……电极
22……FET
23……二极管
24……电极
25……电极
26……二极管
27……电极
28……FET
29……布线图案
30……布线图案
31……基板
32……布线图案
33……布线图案
34……基板

Claims (9)

1.一种半导体器件，其特征在于，包括：
设置于基板上的FET（Field effect transistor，场效应管）；
第一电极，其与所述基板夹着所述FET地设置在所述FET的与所述基板的相反侧；
二极管，其与所述FET夹着所述第一电极地设置在所述第一电极的与所述FET的相反侧；和
第二电极，其与所述第一电极夹着所述二极管地设置在所述二极管的与所述第一电极的相反侧，其中，
所述FET形成为板状，
在一个面设置有源极和栅极，在另一个面设置有漏极，
所述源极与所述基板上的第一布线图案连接，
所述栅极与所述基板上的第二布线图案连接，
所述漏极与所述第一电极连接，
所述第一电极的脚部与所述基板上的不同于所述第一布线图案及所述第二布线图案的布线图案相连接，
所述二极管形成为板状，
在一个面设置有阳极，在另一个面设置有阴极，
所述阴极与所述第一电极连接；
所述阳极与所述第二电极连接；
所述第二电极的脚部与所述第一布线图案相连接，
所述第一电极的脚部与所述第二电极的脚部隔着所述FET相对。
2.一种半导体器件，其特征在于，包括：
设置于基板上的FET（Field effect transistor，场效应管）；
第一电极，其与所述基板夹着所述FET地设置在所述FET的与所述基板的相反侧；
二极管，其与所述FET夹着所述第一电极地设置在所述第一电极的与所述FET的相反侧；和
第二电极，其与所述第一电极夹着所述二极管地设置在所述二极管的与所述第一电极的相反侧，其中，
所述FET形成为板状，
在一个面设置有源极和栅极，在另一个面设置有漏极，
所述源极与所述基板上的第一布线图案连接，
所述栅极与所述基板上的第二布线图案连接，
所述漏极与所述第一电极连接，
所述二极管形成为板状，
在一个面设置有阳极，在另一个面设置有阴极，
所述阴极与所述第一电极连接；
所述阳极与所述第二电极连接；
所述第二电极与所述第一布线图案相连接，
所述第一电极的与所述二极管相连接的面比所述FET及所述二极管大，
在包含与所述FET的边平行且通过所述源极和所述栅极的线的、与所述FET的所述一个面正交的面截断所述半导体器件的剖面中，所述阴极的长度比所述源极的长度与所述栅极的长度之和更长。
3.如权利要求1或2所述的半导体器件，其特征在于：
在包含与所述FET的边平行且通过所述源极和所述栅极的线的、与所述FET的所述一个面正交的面截断所述半导体器件的剖面中，所述第一电极和所述第二电极为L字形状，
所述第一电极和所述第二电极设置成，相当于所述L字形状中的长边的部分与所述基板平行、并且相当于所述L字形状中的短边的部分的前端与所述基板上的图案抵接。
4.如权利要求1至3中任一项所述的半导体器件，其特征在于：
所述第一电极和所述第二电极的至少一部分为板状的电极，
所述第一电极在所述FET的所述漏极的面与所述FET相连接，在所述二极管的所述阴极的面与所述二极管相连接，
所述第二电极在所述二极管的所述阳极的面与所述二极管相连接，
所述第一布线图案在所述FET的所述源极的面与所述FET相连接。
5.如权利要求1至4中任一项所述的半导体器件，其特征在于：
所述第一电极，在与所述FET相连接的面设置有用于使所述第一电极与所述FET对准位置的凹部或突起，在与所述二极管相连接的面设置有用于使所述第一电极与所述二极管对准位置的凹部或突起，
所述第二电极，在与所述二极管相连接的面设置有用于使所述第二电极与所述二极管对准位置的凹部或突起，
所述第一布线图案，在与所述FET相连接的面设置有用于使所述第一布线图案与所述FET对准位置的凹部或突起。
6.如权利要求1至5中任一项所述的半导体器件，其特征在于：
所述第一电极与所述FET通过导电性的粘合剂连接，所述第一电极与所述二极管通过导电性的粘合剂连接，所述第二电极与所述二极管通过导电性的粘合剂连接，所述第一布线图案与所述FET通过导电性的粘合剂连接，
在所述第一电极的连接所述FET的一侧和连接所述二极管的一侧、在所述第二电极的连接所述二极管的一侧、以及在所述第一布线图案的连接所述FET的一侧，分别设置有用于抑制所述导电性的粘合剂的扩散的阻塞部。
7.如权利要求1至6中任一项所述的半导体器件，其特征在于，还包括：
绝缘层，其与所述二极管夹着所述第二电极地设置于所述第二电极的与所述二极管的相反侧；和
散热板，其与所述第二电极夹着所述绝缘层地设置于所述绝缘层的与所述第二电极的相反侧，
将所述半导体器件树脂密封，使所述散热板的与所述绝缘层相接的面的相反侧的部分露出到外部。
8.一种半导体器件，其特征在于，包括：
设置于基板上的第一FET（Field effect transistor，场效应管）；
第一电极，其与所述基板夹着所述第一FET地设置于所述第一FET的与所述基板的相反侧；
第一二极管，其与所述第一FET夹着所述第一电极地设置于所述第一电极的与所述第一FET的相反侧；
第二电极，其与所述第一电极夹着所述第一二极管地设置于所述第一二极管的与所述第一电极的相反侧；
第二二极管，其与所述第一二极管夹着所述第二电极地设置于所述第二电极的与所述第一二极管的相反侧；
第三电极，其与所述第二电极夹着所述第二二极管地设置于所述第二二极管的与所述第二电极的相反侧；
第二FET，其与所述第二二极管夹着所述第三电极地设置于所述第三电极的与所述第二二极管的相反侧；和
第四电极，其与所述第三电极夹着所述第二FET地设置于所述第二FET的与所述第三电极的相反侧，其中，
所述第一FET和所述第二FET分别形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，
所述第一FET的源极与设置于所述基板上的第一布线图案连接，
所述第一FET的栅极与设置于所述基板上的第二布线图案连接，
所述第一FET的漏极与所述第一电极连接，
所述第一电极的脚部与所述基板上的不同于所述第一布线图案及所述第二布线图案的布线图案连接，
所述第二FET的源极与所述第三电极连接，
所述第二FET的栅极与第五电极连接，
所述第二FET的漏极与所述第四电极连接，
所述第一二极管和所述第二二极管各自的至少一部分形成为板状，在一个面设置有阳极，在另一个面设置有阴极，
所述第一二极管的阴极与所述第一电极连接；
所述第一二极管的阳极与所述第二电极连接；
所述第二二极管的阴极与所述第二电极连接；
所述第二二极管的阳极与所述第三电极连接；
所述第二电极的脚部与所述第一布线图案相连接，
所述第一电极的脚部与所述第二电极的脚部及所述第四电极的脚部隔着所述第一FET、所述第二FET、所述第一二极管和所述第二二极管相对。
9.一种半导体器件，其特征在于，包括：
设置于基板上的第一FET（Field effect transistor，场效应管）；
第一电极，其与所述基板夹着所述第一FET地设置于所述第一FET的与所述基板的相反侧；
第一二极管，其与所述第一FET夹着所述第一电极地设置于所述第一电极的与所述第一FET的相反侧；
第二电极，其与所述第一电极夹着所述第一二极管地设置于所述第一二极管的与所述第一电极的相反侧；
第二二极管，其与所述第一二极管夹着所述第二电极地设置于所述第二电极的与所述第一二极管的相反侧；
第三电极，其与所述第二电极夹着所述第二二极管地设置于所述第二二极管的与所述第二电极的相反侧；
第二FET，其与所述第二二极管夹着所述第三电极地设置于所述第三电极的与所述第二二极管的相反侧；和
第四电极，其与所述第三电极夹着所述第二FET地设置于所述第二FET的与所述第三电极的相反侧，其中，
所述第一FET和所述第二FET分别形成为板状，在一个面设置有源极和栅极，在另一个面设置有漏极，
所述第一FET的源极与设置于所述基板上的第一布线图案连接，
所述第一FET的栅极与设置于所述基板上的第二布线图案连接，
所述第一FET的漏极与所述第一电极连接，
所述第二FET的源极与所述第三电极连接，
所述第二FET的栅极与第五电极连接，
所述第二FET的漏极与所述第四电极连接，
所述第一二极管和所述第二二极管各自的至少一部分形成为板状，在一个面设置有阳极，在另一个面设置有阴极，
所述第一二极管的阴极与所述第一电极连接；
所述第一二极管的阳极与所述第二电极连接；
所述第二二极管的阴极与所述第二电极连接；
所述第二二极管的阳极与所述第三电极连接；
所述第二电极、所述第四电极与所述第一布线图案相连接，
所述第一电极的与所述第一二极管相连接的面比所述第一FET及所述第一二极管大，
在包含与所述第一FET的边平行且通过所述第一FET的源极和所述第一FET的栅极的线的、与所述第一FET的所述一个面正交的面截断所述半导体器件的剖面中，所述第一二极管的阴极的长度比所述第一FET的源极的长度与所述第一FET的栅极的长度之和更长。
CN201380002517.8A 2012-09-19 2013-08-30 半导体器件 Pending CN103828044A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-205618 2012-09-19
JP2012205618A JP5357315B1 (ja) 2012-09-19 2012-09-19 半導体装置
PCT/JP2013/073335 WO2014045842A1 (ja) 2012-09-19 2013-08-30 半導体装置

Publications (1)

Publication Number Publication Date
CN103828044A true CN103828044A (zh) 2014-05-28

Family

ID=49850243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380002517.8A Pending CN103828044A (zh) 2012-09-19 2013-08-30 半导体器件

Country Status (6)

Country Link
US (1) US9159715B2 (zh)
EP (1) EP2899756A4 (zh)
JP (1) JP5357315B1 (zh)
KR (1) KR20150056496A (zh)
CN (1) CN103828044A (zh)
WO (1) WO2014045842A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720030A (zh) * 2014-12-04 2016-06-29 万国半导体股份有限公司 基于小型栅极金属片的封装方法及封装结构及金属片框架
JP6997552B2 (ja) 2017-07-28 2022-01-17 日立Astemo株式会社 電力変換装置及び電力変換装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016024333A1 (ja) * 2014-08-12 2016-02-18 新電元工業株式会社 半導体モジュール
US9922970B2 (en) * 2015-02-13 2018-03-20 Qualcomm Incorporated Interposer having stacked devices
KR102563860B1 (ko) * 2015-12-02 2023-08-03 마이크로 모듈 테크놀로지 가부시키가이샤 광학 장치 및 광학 장치의 제조 방법
US11276663B2 (en) 2017-05-19 2022-03-15 Shindengen Electric Manufacturing Co., Ltd. Electronic module
JP6810279B2 (ja) * 2017-10-26 2021-01-06 新電元工業株式会社 電子部品
JP7204174B2 (ja) 2018-07-19 2023-01-16 マイクロモジュールテクノロジー株式会社 半導体装置及び半導体装置の製造方法
US11037917B1 (en) * 2019-12-11 2021-06-15 Littelfuse, Inc. Semiconductor device module and method of assembly

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050224945A1 (en) * 2004-04-09 2005-10-13 Kabushiki Kaisha Toshiba Power semiconductor device package
WO2009020061A1 (ja) * 2007-08-07 2009-02-12 Rohm Co., Ltd. 高効率モジュール
JP2012129336A (ja) * 2010-12-15 2012-07-05 Fuji Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635564B2 (ja) 2004-11-04 2011-02-23 富士電機システムズ株式会社 半導体装置
US7554188B2 (en) * 2006-04-13 2009-06-30 International Rectifier Corporation Low inductance bond-wireless co-package for high power density devices, especially for IGBTs and diodes
JP2009105389A (ja) 2007-10-02 2009-05-14 Rohm Co Ltd パワーモジュール
JP5067267B2 (ja) 2008-06-05 2012-11-07 三菱電機株式会社 樹脂封止型半導体装置とその製造方法
US8431979B2 (en) * 2011-04-01 2013-04-30 Texas Instruments Incorporated Power converter having integrated capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050224945A1 (en) * 2004-04-09 2005-10-13 Kabushiki Kaisha Toshiba Power semiconductor device package
WO2009020061A1 (ja) * 2007-08-07 2009-02-12 Rohm Co., Ltd. 高効率モジュール
JP2012129336A (ja) * 2010-12-15 2012-07-05 Fuji Electric Co Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720030A (zh) * 2014-12-04 2016-06-29 万国半导体股份有限公司 基于小型栅极金属片的封装方法及封装结构及金属片框架
CN105720030B (zh) * 2014-12-04 2018-07-31 万国半导体股份有限公司 基于小型栅极金属片的封装方法及封装结构及金属片框架
JP6997552B2 (ja) 2017-07-28 2022-01-17 日立Astemo株式会社 電力変換装置及び電力変換装置の製造方法

Also Published As

Publication number Publication date
JP5357315B1 (ja) 2013-12-04
US9159715B2 (en) 2015-10-13
EP2899756A1 (en) 2015-07-29
WO2014045842A1 (ja) 2014-03-27
US20150206864A1 (en) 2015-07-23
KR20150056496A (ko) 2015-05-26
JP2014060325A (ja) 2014-04-03
EP2899756A4 (en) 2016-11-02

Similar Documents

Publication Publication Date Title
CN103828044A (zh) 半导体器件
US10490494B2 (en) Semiconductor device
US20240030177A1 (en) Double-sided cooling type power module and manufacturing method therefor
US8115294B2 (en) Multichip module with improved system carrier
US8324726B2 (en) Semiconductor device, electrode member and electrode member fabrication method
US10242961B2 (en) Semiconductor device
US20200013703A1 (en) Semiconductor device
JP6610568B2 (ja) 半導体装置
JP5895220B2 (ja) 半導体装置の製造方法
US11271352B2 (en) Power semiconductor device and manufacturing method thereof, and power conversion device
CN1619799A (zh) 具有一对散热片的半导体装置
CN106972001A (zh) 半导体模块以及半导体装置
JP7050732B2 (ja) 半導体装置
JP2005236108A (ja) 半導体装置
JP6787118B2 (ja) 半導体装置、電力変換装置、リードフレーム、および半導体装置の製造方法
JP5194693B2 (ja) 半導体素子モジュール及び電力変換装置
US11217514B2 (en) Power semiconductor device, method for manufacturing power semiconductor device, and power conversion device
US10930616B2 (en) Semiconductor module, method for manufacturing semiconductor module, and power conversion apparatus
CN219553614U (zh) 一种半导体电路和散热器
WO2023195325A1 (ja) パワーモジュールおよび電力変換装置
WO2023100980A1 (ja) 半導体モジュール、電力変換装置および電力変換装置の製造方法
JP2022091899A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140528