JP5357315B1 - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の更なる小型化を実現する。
【解決手段】半導体装置１０であって、基板１８上に設けられたスイッチング素子（ＦＥＴ１４）と、スイッチング素子を挟んで基板１８と反対側に設けられた第１の電極（電極１３）と、第１の電極を挟んでスイッチング素子と反対側に設けられたダイオード１２と、ダイオード１２を挟んで第１の電極と反対側に設けられた第２の電極（電極１１）とを備える。
【選択図】図１

Description

本発明は、半導体装置、半導体モジュール、および半導体装置の製造方法に関する。
下記の特許文献１には、ＭＯＳＦＥＴ等のスイッチング素子と、転流ダイオードとを、１つの基板上に並べて配置したパワーモジュールが開示されている。
特開２００９−１０５３８９号公報
ところで、近年の製品の多機能化、小型化により、部品実装の高密度化が求められている。上記特許文献１のパワーモジュールにおいても、更なる小型化が求められている。
本発明は上記事情を鑑みてなされたものであり、本発明の目的は、半導体装置の更なる小型化を実現することにある。
上記課題を解決するための第一の態様は、例えば、半導体装置であって、基板上に設けられたＦＥＴ（Field effect transistor）と、前記ＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、前記第１の電極を挟んで前記ＦＥＴと反対側に設けられたダイオードと、前記ダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極とを備え、前記ＦＥＴは、板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、前記ソースが前記基板上の第１の配線パターンに接続され、
前記ゲートが前記基板上の第２の配線パターンに接続され、前記ドレインが前記第１の電極に接続され、前記第１の電極の脚部と、前記基板上の前記第１の配線パターン及び前記第２の配線パターンとは異なる配線パターンとが接続され、前記ダイオードは、板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、前記カソードが前記第１の電極に接続され、前記アノードが前記第２の電極に接続され、前記第２の電極の脚部と、前記第１の配線パターンとが接続され、前記第１の電極の脚部と、前記第２の電極の脚部とは、前記ＦＥＴを挟んで対向していることを特徴とする。
また、上記課題を解決するための第二の態様は、例えば、半導体装置であって、基板上に設けられたＦＥＴ（Field effect transistor）と、前記ＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、前記第１の電極を挟んで前記ＦＥＴと反対側に設けられたダイオードと、前記ダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と備え、前記ＦＥＴは、板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、前記ソースが前記基板上の第１の配線パターンに接続され、前記ゲートが前記基板上の第２の配線パターンに接続され、前記ドレインが前記第１の電極に接続され、前記ダイオードは、板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、前記カソードが前記第１の電極に接続され、前記アノードが前記第２の電極に接続され、前記第２の電極と前記第１の配線パターンとが接続され、前記第１の電極の前記ダイオードと接続する面は、前記ＦＥＴ及び前記ダイオードより大きく、前記ＦＥＴの辺と平行かつ前記ソース及び前記ゲートを通る線を含み、前記ＦＥＴの前記一方の面に直交する面で前記半導体装置を切断した断面において、前記カソードの長さは、前記ソースの長さと前記ゲートの長さの和よりも長いことを特徴とする。
また、上記課題を解決するための第三の態様は、例えば、半導体装置であって、基板上に設けられた第１のＦＥＴ（Field effect transistor）と、前記第１のＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、前記第１の電極を挟んで前記第１のＦＥＴと反対側に設けられた第１のダイオードと、前記第１のダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と、前記第２の電極を挟んで前記第１のダイオードと反対側に設けられた第２のダイオードと、前記第２のダイオードを挟んで前記第２の電極と反対側に設けられた第３の電極と、前記第３の電極を挟んで前記第２のダイオードと反対側に設けられた第２のＦＥＴと、前記第２のＦＥＴを挟んで前記第３の電極と反対側に設けられた第４の電極とを備え、前記第１および第２のＦＥＴは、それぞれ板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、前記第１のＦＥＴのソースが前記基板上に設けられた第１の配線パターンに接続され、前記第１のＦＥＴのゲートが前記基板上に設けられた第２の配線パターンに接続され、前記第１のＦＥＴのドレインが前記第１の電極に接続され、前記第１の電極の脚部と、前記基板上の前記第１の配線パターン及び前記第２の配線パターンとは異なる配線パターンとが接続され、前記第２のＦＥＴのソースが前記第３の電極に接続され、前記第２のＦＥＴのゲートが第５の電極に接続され、前記第２のＦＥＴのドレインが前記第４の電極に接続され、前記第１および第２のダイオードは、それぞれ、少なくとも一部が板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、前記第１のダイオードのカソードが前記第１の電極に接続され、前記第１のダイオードのアノードが前記第２の電極に接続され、前記第２のダイオードのカソードが前記第２の電極に接続され、前記第２のダイオードのアノードが前記第３の電極に接続され、前記第２の電極の脚部と前記第１の配線パターンとが接続され、前記第１の電極の脚部と、前記第２の電極の脚部及び前記第４の電極の脚部とは、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第１のダイオード及び前記第２のダイオードを挟んで対向していることを特徴とする。
また、上記課題を解決するための第四の態様は、例えば、半導体装置であって、基板上に設けられた第１のＦＥＴ（Field effect transistor）と、前記第１のＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、前記第１の電極を挟んで前記第１のＦＥＴと反対側に設けられた第１のダイオードと、前記第１のダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と、前記第２の電極を挟んで前記第１のダイオードと反対側に設けられた第２のダイオードと、前記第２のダイオードを挟んで前記第２の電極と反対側に設けられた第３の電極と、前記第３の電極を挟んで前記第２のダイオードと反対側に設けられた第２のＦＥＴと、前記第２のＦＥＴを挟んで前記第３の電極と反対側に設けられた第４の電極とを備え、前記第１および第２のＦＥＴは、それぞれ板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、前記第１のＦＥＴのソースが前記基板上に設けられた第１の配線パターンに接続され、前記第１のＦＥＴのゲートが前記基板上に設けられた第２の配線パターンに接続され、前記第１のＦＥＴのドレインが前記第１の電極に接続され、前記第２のＦＥＴのソースが前記第３の電極に接続され、前記第２のＦＥＴのゲートが第５の電極に接続され、前記第２のＦＥＴのドレインが前記第４の電極に接続され、前記第１および第２のダイオードは、それぞれ、少なくとも一部が板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、前記第１のダイオードのカソードが前記第１の電極に接続され、前記第１のダイオードのアノードが前記第２の電極に接続され、前記第２のダイオードのカソードが前記第２の電極に接続され、前記第２のダイオードのアノードが前記第３の電極に接続され、前記第２の電極と前記第４の電極と前記第１の配線パターンとが接続され、前記第１の電極の前記第１のダイオードと接続する面は、前記第１のＦＥＴ及び前記第１のダイオードより大きく、前記第１のＦＥＴの辺と平行かつ前記第１のＦＥＴのソース及び前記第１のＦＥＴのゲートを通る線を含み、前記第１のＦＥＴの前記一方の面に直交する面で前記半導体装置を切断した断面において、前記第１のダイオードのカソードの長さは、前記第１のＦＥＴのソースの長さと前記第１のＦＥＴのゲートの長さの和よりも長いことを特徴とする。
本発明によれば、スイッチング素子とダイオードとを有する半導体装置の更なる小型化を実現することができる。
本発明の一実施形態に係る半導体装置１０の構造の一例を示す断面図（ａ）および平面図（ｂ）である。 半導体装置１０が用いられる回路の一例を示す回路図である。 基板１８上に設けられた配線パターン１５、配線パターン１６、および配線パターン１７の一例を示す概念図である。 ＦＥＴ１４の構造の一例を説明するための概念図である。 電極１３の形状の一例を説明するための概念図である。 電極１１の形状の一例を説明するための概念図である。 半導体装置１０の製造過程の一例を示すフローチャートである。 配線パターン１５および配線パターン１６上にＦＥＴ１４が配置された状態の一例を説明するための概念図である。 ＦＥＴ１４および配線パターン１７上に電極１３が配置された状態の一例を説明するための概念図である。 電極１３上にダイオード１２が配置された状態の一例を説明するための概念図である。 半導体装置１０の構造の他の例を示す断面図である。 半導体モジュール１９の構造の一例を示す断面図（ａ）および底面図（ｂ）である。 半導体モジュール１９の構造の他の例を示す断面図である。 配線パターン１５および配線パターン１６上に設けられた突起および溝の一例を示す平面図（ａ）および断面図（ｂ）である。 本発明の他の実施形態に係る半導体装置２０の構造の一例を示す断面図（ａ）および平面図（ｂ）である。 本発明の他の実施形態に係る半導体装置２０の構造の一例を示す断面図である。 半導体装置２０の外観の一例を示す斜視図である。 電極２３の形状の一例を説明するための概念図である。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置１０の構造の一例を示す断面図（ａ）および平面図（ｂ）である。図１（ａ）は、図１（ｂ）の半導体装置２０のＡ−Ａ断面図である。半導体装置１０は、電極１１、ダイオード１２、電極１３、ＦＥＴ（Field effect transistor）１４、配線パターン１５、配線パターン１６、配線パターン１７、および基板１８を備える。ＦＥＴ１４は、スイッチング素子の一例である。
本実施形態に示す半導体装置１０は、例えば図２に示すような回路に用いられる。図２に例示した回路は、３相ＰＷＭ（Pulse Width Modulation）インバータから構成される電力変換回路であり、高圧直流電源線であるＰ電源線と低圧直流電源線であるＮ電源線と間にそれぞれＵ相出力部、Ｖ相出力部、およびＷ相出力部を有する。
Ｕ相出力部、Ｖ相出力部、およびＷ相出力部は、それぞれスイッチング素子（ＦＥＴ）とダイオードとが並列に接続された半導体装置１０を２組ずつ有する。それぞれの半導体装置１０では、ＦＥＴのドレインとダイオードのカソードが接続され、ＦＥＴのソースとダイオードのアノードが接続されている。
それぞれのＦＥＴのゲートは、制御回路によってオン／オフ制御され、Ｐ電源線およびＮ電源線から供給される直流電流が交流電流に変換されてモータに供給され、モータが駆動する。
図１に戻って説明を続ける。基板１８上には、例えばＣｕ（銅）等を用いて配線パターン１５、配線パターン１６、および配線パターン１７が形成される。基板１８は、熱伝導率および絶縁性が高い、例えば窒化アルミニウム等のセラミックスで形成されることが好ましい。また、基板１８を熱伝導率の高い銅やアルミニウム等の金属で形成してもよいが、その場合には、基板１８上に窒化アルミ等で絶縁層を形成し、その上に配線パターン１５〜１７を設ける。
配線パターン１５および配線パターン１６には、例えば図３に示すように、ＦＥＴ１４が配置される領域に沿って、凹部１５１および凹部１６０がそれぞれ設けられている。凹部１５１は、配線パターン１５の他の領域よりも薄く形成されており、凹部１６０は、配線パターン１６の他の領域よりも薄く形成されている。
凹部１５１および凹部１６０が設けられていることにより、配線パターン１５および配線パターン１６の上にＦＥＴ１４を載せる際の位置決めの精度を向上させることができると共に、他の部品をＦＥＴ１４の上にさらに載せた場合に、配線パターン１５上や配線パターン１６上でＦＥＴ１４がずれることを防止することができる。
また、凹部１５１および凹部１６０が設けられていることにより、配線パターン１５および配線パターン１６の上に銀ナノペースト等の導電性接合剤を塗布してからＦＥＴ１４を載せた場合に、導電性接合剤が配線パターン１５または配線パターン１６上の他の領域に漏れ出るのを防止することができる。
ＦＥＴ１４は、例えば板状に形成され、図４に示すように、一方の面にゲートおよびソースが設けられ、他方の面にドレインが設けられる。本実施形態において、ＦＥＴ１４は、材料としてＳｉＣ（炭化ケイ素）を用いることが好ましい。
そして、導電性接合剤により、ＦＥＴ１４のソースが配線パターン１５の凹部１５１に固着され、ＦＥＴ１４のゲートが配線パターン１６の凹部１６０に固着される。導電性接合剤としては、金属ナノペースト（例えば銀ナノペースト）やハンダペーストを用いることができる。
電極１３は、例えばＣｕ等により、例えば図５に示す形状に形成される。電極１３においてダイオード１２と接続する面には、例えば図５（ａ）に示すような凹部１３０が形成され、ＦＥＴ１４と接続する面には、例えば図５（ｂ）に示すような凹部１３１が形成される。
そして、銀ナノペースト等の導電性接合剤により、凹部１３１がＦＥＴ１４のドレインに固着され、脚部１３２が配線パターン１７の領域１７０に固着される。凹部１３１は、例えばＦＥＴ１４のドレインが設けられた面（より好ましくは面全体）でＦＥＴ１４に固着される。
ダイオード１２は、例えば板状に形成され、一方の面にアノードが設けられ、他方の面にカソードが設けられる。本実施形態において、ダイオード１２は、材料としてＳｉＣ（炭化ケイ素）を用いることが好ましい。
そして、銀ナノペースト等の導電性接合剤により、ダイオード１２のカソードが電極１３の凹部１３０に固着される。ダイオード１２は、例えばダイオード１２のカソードが設けられた面（より好ましくは面全体）で凹部１３０に固着される。
電極１３の凹部１３０や凹部１３１が設けられていることにより、電極１３とＦＥＴ１４との位置決め精度、および、電極１３とダイオード１２との位置決め精度を向上させることができると共に、導電性接合剤が電極１３上の他の領域に漏れ出るのを防止することができる。
電極１１は、例えばＣｕ等により、例えば図６に示す形状に形成される。電極１１においてダイオード１２と接続する面には、例えば図６（ｂ）に示すような凹部１１０が形成される。
そして、銀ナノペースト等の導電性接合剤により、凹部１１０がダイオード１２のアノードが設けられた面に固着され、脚部１１１が配線パターン１５の領域１５０に固着される。脚部１１１は、例えばダイオード１２のアノードが設けられた面（より好ましくは、面全体）でダイオード１２に固着されことが好ましい。
電極１１の凹部１１０が設けられていることにより、電極１１とダイオード１２との位置決め精度を向上させることができると共に、導電性接合剤が電極１３上の他の領域に漏れ出るのを防止することができる。
このように、本実施形態の半導体装置１０は、電極１３を介してダイオード１２とＦＥＴ１４とを積み重ねて構成するため、ダイオード１２とＦＥＴ１４とを基板上に横に並べて配置する従来のパワーモジュールの構造よりも実装面積を削減することができ、小型化することができる。
また、ダイオード１２とＦＥＴ１４とを積み重ねることにより、基板上に横に並べて配置する場合よりも、配線を短くすることができるため、配線抵抗の熱による損失を低減することができ、電力効率の向上、発生する熱の低減を実現することができる。
また、本実施形態におけるダイオード１２およびＦＥＴ１４は、ＳｉＣ（炭化ケイ素）を用いて作成されてもよく、その場合には、通常のシリコンを用いて作成された場合に比べて、高温（例えば３００℃程度）での動作が可能となる。
ここで、ダイオードやＦＥＴをシリコンを用いて作成したとすれば、１５０℃程度までの温度範囲でしか正常な動作ができないため、これらのダイオード１２およびＦＥＴ１４を用いて回路を構成すると、回路全体の温度上昇を１５０℃未満とするための冷却装置を設けなければならず、装置が大型化・複雑化する場合がある。
これに対して、本実施形態の半導体装置１０では、ダイオード１２およびＦＥＴ１４にＳｉＣ（炭化ケイ素）を用いるため、高温での動作が可能となり、大掛かりな冷却装置が不要となり、装置の小型化・簡略化が可能となる。
また、シリコンで作成された従来のダイオードやＦＥＴを用いた回路では動作温度の範囲が１５０℃程度までであったため、ダイオードやＦＥＴをワイヤボンディングで配線することが可能である。しかし、本実施形態のように、ダイオード１２およびＦＥＴ１４にＳｉＣ（炭化ケイ素）を用いると、３００℃程度の温度でダイオード１２やＦＥＴ１４を動作させることも可能となる。
そのような場合には、配線をワイヤボンディングで行うとすれば、ワイヤが溶断してしまう場合がある。これに対して、本実施形態の半導体装置１０では、ダイオード１２やＦＥＴ１４をワイヤではなく、幅の広い電極や配線パターンで接続するため、動作中にダイオード１２やＦＥＴ１４が３００℃程度に達する場合であっても、断線することなく接続状態を維持することができる。
また、ワイヤボンディングであっても、ワイヤの本数を増やすことで、１本当たりに流れる電流を減らして、全体として配線抵抗の減少やワイヤの溶断を防止することも考えられるが、ボンダのキャピラリを小さくすることには限界があり、ある程度の距離をあけて配線せざるを得ないため、ワイヤの本数をあまり増やすことができない（あるいは、端子の面積を増やすことで、ワイヤの本数を増加させるしかない）。また、ワイヤの本数を増やすと、配線作業にかかる時間も増大する。
これに対して、本実施形態の半導体装置１０では、物理的な本実施形態の半導体装置１０では、ダイオード１２やＦＥＴ１４を、ワイヤではなく幅の広い電極や配線パターンで接続するため、抵抗の低い配線が可能となる。
また、本実施形態では、スイッチング素子の一例としてＦＥＴ１４を用いたが、他の形態として、ＦＥＴ１４に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）等のバイポーラトランジスタを用いてもよい。ＦＥＴ１４に代えてＩＧＢＴを設けた場合、図１において、配線パターン１６にはベースが、配線パターン１５にはエミッタが、電極１３にはコレクタが、それぞれ接続される。
図７は、半導体装置１０の製造過程の一例を示すフローチャートである。
まず、例えば図３に示すように、基板１８上にＣｕ等を用いて、配線パターン１５、配線パターン１６、および配線パターン１７が、例えばメッキやスパッタリング等により形成され、凹部１５１および凹部１６０が、例えばエッチング等により形成される（Ｓ１００）。
次に、配線パターン１５、配線パターン１６、および配線パターン１７に、銀ナノペースト等の導電性接合剤が塗布される（Ｓ１０１）。より詳細には、配線パターン１５の領域１５０および凹部１５１、配線パターン１６の凹部１６０、ならびに配線パターン１７の領域１７０に、銀ナノペースト等の導電性接合剤が塗布される。
次に、ＦＥＴ１４が、導電性接合剤が塗布された配線パターン１５および配線パターン１６上に載せられる（Ｓ１０２）。より詳細には、ＦＥＴ１４のソースが配線パターン１５の凹部１５１上に、ＦＥＴ１４のゲートが配線パターン１６の凹部１６０上に載せられて、例えば図８に示すような状態になる。
次に、ＦＥＴ１４のドレインの面に銀ナノペースト等の導電性接合剤が塗布される（Ｓ１０３）。
次に、電極１３がＦＥＴ１４および配線パターン１７の上に載せられる（Ｓ１０４）。より詳細には、電極１３の凹部１３１がＦＥＴ１４のドレインの面上に、電極１３の脚部１３２が配線パターン１７の領域１７０上に載せられて、例えば図９に示すような状態になる。
次に、電極１３の凹部１３０に銀ナノペースト等の導電性接合剤が塗布される（Ｓ１０５）。
次に、ダイオード１２が電極１３の凹部１３０上に載せられる（Ｓ１０６）。より詳細には、ダイオード１２のカソードの面が電極１３の凹部１３０上に載せられて、例えば図１０に示すような状態になる。
次に、ダイオード１２のアノードの面に銀ナノペースト等の導電性接合剤が塗布される（Ｓ１０７）。
次に、電極１１がダイオード１２および配線パターン１５の上に載せられる（Ｓ１０８）。より詳細には、電極１１の凹部１１０がダイオード１２のアノードの面上に、電極１１の脚部１１１が配線パターン１５の領域１５０上に載せられて、例えば図１（ｂ）に示したような状態になる。
次に、半導体装置１０全体が熱処理されて、銀ナノペースト等の導電性接合剤が固化し（Ｓ１０９）、本フローチャートに示した半導体装置１０の製造工程が終了する。
以上、本発明の実施の形態について説明した。
上記説明から明らかなように、本実施形態の半導体装置１０によれば、スイッチング素子とダイオードとを有する半導体装置の更なる小型化を実現することができる。
なお、上記した実施形態における半導体装置は、ＦＥＴ１４のソースとドレインを反対の面に設け、ダイオード１２を反対に取り付けることにより、例えば図１１に示すように半導体装置１０を構成してもよい。
また、半導体装置１０は、例えば図１２に示すように、電極１１上に絶縁性の高い樹脂等の絶縁層１９２を設け、その上に放熱板１９１を設け、全体をモールド樹脂１９０で封止した半導体モジュール１９として構成されてもよい。図１２（ｂ）は、半導体モジュール１９の底面図であり、図１２（ａ）は、図１２（ｂ）のＢ−Ｂ断面図である。
なお、放熱板１９１において、絶縁層１９２に接する面と反対側の面は、半導体モジュール１９の外部に露出している。そのため、半導体モジュール１９が取り付けられた装置の金属筐体などに放熱板１９１を接触させることで、より効率よく半導体モジュール１９の熱を外部へ放出することができる。また、放熱板１９１において、絶縁層１９２に接する面と反対側の面に、凹凸やフィンを設けて表面積を増加させることにより、より効率よく半導体モジュール１９の熱を外部へ放出することができる。
図１２に例示した半導体モジュール１９では、基板１８に複数のスルーホール１８０を設け、配線パターンが設けられた基板１８の面と反対側の面にそれぞれのスルーホール１８０に接続するためのハンダボール１８１が設けられる。
領域１８２には、配線パターン１５に接続するスルーホール１８０のハンダボール１８１が配置され、領域１８３には、配線パターン１６に接続するスルーホール１８０のハンダボール１８１が配置され、領域１８４には、配線パターン１７に接続するスルーホール１８０のハンダボール１８１が配置される。このような構成により、半導体モジュール１９を、他の回路基板上に容易に表面実装することができる。
また、半導体装置１０は、例えば図１３に示すように、電極１１上に絶縁層１９２を介して放熱板１９１を設け、全体をモールド樹脂１９０で封止し、基板１８上の配線パターンに接続するリード４０およびリード４１を設けた半導体モジュール１９として構成されてもよい。図１３の例では、ＦＥＴ１４のゲートの配線パターン１６に接続されたリードも設けられている。
また、上記した実施形態において、電極１１、電極１３、配線パターン１５、および配線パターン１６には、凹部を設けることにより、ダイオード１２やＦＥＴ１４の位置決め精度の向上や製造過程での位置ずれの防止、銀ナノペースト等の導電性接合剤の他の領域へ漏れ出るのを堰き止めることができるが、本発明はこれに限られない。
例えば、図１４に示すように、配線パターンや電極に溝や突起を設けるようにしてもよい。図１４（ａ）は、配線パターン１５、配線パターン１６、および配線パターン１７の平面図であり、図１４（ｂ）は、図１４（ａ）のＣ−Ｃ断面図である。
図１４に示す例では、配線パターン１５において、ＦＥＴ１４のソースが配置される領域１５３に沿って溝１５２が設けられ、配線パターン１６において、ＦＥＴ１４のゲートが配置される領域１６２に沿って突起１６１が設けられている。
このような溝を設けることでも、銀ナノペースト等の導電性接合剤の他の領域への漏れ出しの防止を実現することができる。なお、溝は、ＦＥＴ１４のソースが配置される領域１５３や、ＦＥＴ１４のゲートが配置される領域１６２を完全に囲む必要はなく、他の信号線との距離が短いなど、導電性接合剤の漏れ出しにより短絡等の影響が懸念される部分について溝を設けるようにしてもよい。
また、図１４に示すように、配線パターン１５において、ＦＥＴ１４のソースが配置される領域１５３に沿って突起１５４〜１５６が設けられ、配線パターン１６において、ＦＥＴ１４のゲートが配置される領域１６２に沿って突起１６１が設けられるようにしてもよい。
図１４の突起１５４〜１５６では、配線パターン１５からの高さよりも領域１５３に沿う方向の長さが長いものを例示しているが、配線パターン１５からの高さよりも領域１５３に沿う方向の長さが同じか短いものであてもよい。
このような突起を設けることでも、ダイオード１２やＦＥＴ１４の位置決め精度の向上や製造過程での位置ずれの防止を実現することができる。なお、電極１１および電極１３においても、同様に、凹部に代えて、上述の溝、突起、またはその両方を設けるようにしてもよい。
また、上記した実施形態では、ＦＥＴ１４とダイオード１２とを１つずつ重ねた半導体装置１０を例示したが、本発明はこれに限られず、ＦＥＴとダイオードとを２つずつ以上重ねて半導体装置１０を構成してもよい。
図１５〜１７は、ＦＥＴとダイオードとを２つずつ重ねて構成した場合の半導体装置２０の構造の一例を示す概念図である。図１５（ｂ）は、半導体装置２０の平面図であり、図１５（ａ）は、図１５（ｂ）の半導体装置２０のＤ−Ｄ断面図であり、図１６は、図１５（ｂ）の半導体装置２０のＥ−Ｅ断面図である。
半導体装置２０は、電極２１、ＦＥＴ２２、電極２３、ダイオード２４、電極２５、ダイオード２６、電極２７、ＦＥＴ２８、配線パターン２９、配線パターン３０、配線パターン３１、基板３２、配線パターン３３、および配線パターン３４を備える。
熱伝導率および絶縁性の高い窒化アルミニウムなどのセラミックスを用いて形成された基板３２上には、例えばＣｕ等を用いて配線パターン２９、配線パターン３０、配線パターン３１、配線パターン３３、および配線パターン３４が形成される。
ＦＥＴ２８は、例えば板状に形成され、銀ナノペースト等の導電性接合剤により、ＦＥＴ２８のソースが配線パターン２９の凹部に固着され、ＦＥＴ２８のゲートが配線パターン３０の凹部に固着される。
電極２７は、例えばＣｕ等により、例えば図５に示した形状に形成され、銀ナノペースト等の導電性接合剤により、一方の凹部がＦＥＴ２８のドレインに固着され、他方の凹部がダイオード２６のカソードに固着され、脚部が配線パターン３１に固着される。
ダイオード２６は、例えば板状に形成され、一方の面に設けられたカソードが電極２７の凹部に、他方の面に設けられたアノードが電極２５の凹部に、銀ナノペースト等の導電性接合剤により固着される。
電極２５は、例えばＣｕ等により、例えば図５に示した形状に形成され、銀ナノペースト等の導電性接合剤により、一方の凹部がダイオード２６のアノードに固着され、他方の凹部がダイオード２４のカソードに固着され、脚部が配線パターン２９に固着される。
ダイオード２４は、例えば板状に形成され、一方の面に設けられたカソードが電極２５の凹部に、他方の面に設けられたアノードが電極２３の凹部に、銀ナノペースト等の導電性接合剤により固着される。
電極２３は、例えばＣｕ等により、例えば図１８に示す形状に形成される。電極２３は、ソース電極２３０、絶縁部２３１、およびゲート電極２３２を有する。電極２３においてＦＥＴ２２と接続する面には、例えば図１８（ａ）に示すような凹部２３３が形成され、ダイオード２４と接続する面には、例えば図１８（ｂ）に示すような凹部２３４が形成される。
ソース電極２３０は、凹部２３４の面でダイオード２４のアノードに接続し、凹部２３３の一部の面でＦＥＴ２２のソースに接続する。ゲート電極２３２は、凹部２３３の一部の面でＦＥＴ２２のゲートに接続する。絶縁部２３１は、ソース電極２３０と絶縁部２３１とを絶縁する。
電極２３のソース電極２３０は、ソース脚部２３５で配線パターン３３に接続し、ゲート電極２３２は、ゲート脚部２３６で配線パターン３４に接続し（図１７（ｂ）参照）。
ＦＥＴ２２は、例えば板状に形成され、銀ナノペースト等の導電性接合剤により、ＦＥＴ２２のソースが電極２３の絶縁部２３１に固着され、ＦＥＴ２２のゲートがゲート電極２３２に固着される。
電極２１は、例えばＣｕ等により、例えば図６に示した形状に形成され、銀ナノペースト等の導電性接合剤により、凹部がＦＥＴ２２のドレインに固着され、脚部が電極２５に固着される。
このような構造とすることにより、図２に示した回路において、例えば、半導体装置１０を２つずつ有する各相の出力部を１つの半導体装置２０で構成することができる。これにより、図２に示した回路のさらなる小型化を実現することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に多様な変更または改良を加えることが可能であることが当業者には明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・・半導体装置、１１・・・電極、１２・・・ダイオード、１３・・・電極、１４・・・ＦＥＴ、１５・・・配線パターン、１６・・・配線パターン、１７・・・配線パターン、１８・・・基板、１９・・・半導体モジュール、２０・・・半導体装置、２１・・・電極、２２・・・ＦＥＴ、２３・・・ダイオード２４・・・電極、２５・・・電極、２６・・・ダイオード、２７・・・電極、２８・・・ＦＥＴ、２９・・・配線パターン、３０・・・配線パターン、３１・・・基板３２・・・配線パターン、３３・・・配線パターン、３４・・・基板

Claims (9)

  1. 半導体装置であって、
    基板上に設けられたＦＥＴ（Field effect transistor）と、
    前記ＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、
    前記第１の電極を挟んで前記ＦＥＴと反対側に設けられたダイオードと、
    前記ダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と
    を備え、
    前記ＦＥＴは、板状に形成されており、
    一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、
    前記ソースが前記基板上の第１の配線パターンに接続され、
    前記ゲートが前記基板上の第２の配線パターンに接続され、
    前記ドレインが前記第１の電極に接続され、
    前記第１の電極の脚部と、前記基板上の前記第１の配線パターン及び前記第２の配線パターンとは異なる配線パターンとが接続され、
    前記ダイオードは、板状に形成されており、
    一方の面にアノードが設けられ、他方の面にカソードが設けられ、
    前記カソードが前記第１の電極に接続され、
    前記アノードが前記第２の電極に接続され、
    前記第２の電極の脚部と、前記第１の配線パターンとが接続され、
    前記第１の電極の脚部と、前記第２の電極の脚部とは、前記ＦＥＴを挟んで対向している
    ことを特徴とする半導体装置。
  2. 半導体装置であって、
    基板上に設けられたＦＥＴ（Field effect transistor）と、
    前記ＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、
    前記第１の電極を挟んで前記ＦＥＴと反対側に設けられたダイオードと、
    前記ダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と
    を備え、
    前記ＦＥＴは、板状に形成されており、
    一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、
    前記ソースが前記基板上の第１の配線パターンに接続され、
    前記ゲートが前記基板上の第２の配線パターンに接続され、
    前記ドレインが前記第１の電極に接続され、
    前記ダイオードは、板状に形成されており、
    一方の面にアノードが設けられ、他方の面にカソードが設けられ、
    前記カソードが前記第１の電極に接続され、
    前記アノードが前記第２の電極に接続され、
    前記第２の電極と前記第１の配線パターンとが接続され、
    前記第１の電極の前記ダイオードと接続する面は、前記ＦＥＴ及び前記ダイオードより大きく、
    前記ＦＥＴの辺と平行かつ前記ソース及び前記ゲートを通る線を含み、前記ＦＥＴの前記一方の面に直交する面で前記半導体装置を切断した断面において、前記カソードの長さは、前記ソースの長さと前記ゲートの長さの和よりも長い
    ことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、
    前記ＦＥＴの辺と平行かつ前記ソース及び前記ゲートを通る線を含み、前記ＦＥＴの前記一方の面に直交する面で前記半導体装置を切断した断面において、前記第１の電極及び前記第２の電極はＬ字形状であり、
    前記第１の電極及び前記第２の電極は、前記Ｌ字形状のうちの長辺に相当する部分が前記基板と平行、かつ前記Ｌ字形状のうちの短辺に相当する部分の先端が前記基板上のパターンと当接するように設けられる
    ことを特徴とする半導体装置。
  4. 請求項１から３のいずれかに記載の半導体装置であって、
    前記第１および第２の電極は、少なくとも一部が板状の電極であり、
    前記第１の電極は、
    前記ＦＥＴにおける前記ドレインの面で前記ＦＥＴと接続し、前記ダイオードにおける前記カソードの面で前記ダイオードと接続し、
    前記第２の電極は、
    前記ダイオードにおける前記アノードの面で前記ダイオードと接続し、
    前記第１の配線パターンは、
    前記ＦＥＴにおける前記ソースの面で前記ＦＥＴと接続していることを特徴とする半導体装置。
  5. 請求項１から４のいずれかに記載の半導体装置であって、
    前記第１の電極には、
    前記ＦＥＴと接続される面に、前記第１の電極と前記ＦＥＴとの位置を合わせるための窪みまたは突起が設けられ、
    前記ダイオードと接続される面に、前記第１の電極と前記ダイオードとの位置を合わせるための窪みまたは突起が設けられており、
    前記第２の電極には、
    前記ダイオードと接続される面に、前記第２の電極と前記ダイオードとの位置を合わせるための窪みまたは突起が設けられており、
    前記１の配線パターンには、
    前記ＦＥＴと接続される面に、前記第１の配線パターンと前記ＦＥＴとの位置を合わせるための窪みまたは突起が設けられていることを特徴とする半導体装置。
  6. 請求項１から５のいずれか一項に記載の半導体装置であって、
    前記第１の電極と前記ＦＥＴ、前記第１の電極と前記ダイオード、前記第２の電極と前記ダイオード、前記第１の配線パターンと前記ＦＥＴは、それぞれ導電性の接合剤で接続され、
    前記第１の電極における前記ＦＥＴが接続される側および前記ダイオードが接続される側、前記第２の電極における前記ダイオードが接続される側、ならびに、前記第１の配線パターンにおける前記ＦＥＴが接続される側には、それぞれ、前記導電性の接合剤の広がりを抑えるための堰き止め部が設けられていることを特徴とする半導体装置。
  7. 請求項１から６のいずれか一項に記載の半導体装置において、
    前記第２の電極を挟んで前記ダイオードと反対側に設けられ絶縁層と、
    前記絶縁層を挟んで前記第２の電極と反対側に設けられた放熱板と
    をさらに備え、
    前記半導体装置を樹脂封止し、前記放熱板において前記絶縁層に接する面と反対側の部分を外部に露出させたことを特徴とする半導体装置。
  8. 半導体装置であって、
    基板上に設けられた第１のＦＥＴ（Field effect transistor）と、
    前記第１のＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、
    前記第１の電極を挟んで前記第１のＦＥＴと反対側に設けられた第１のダイオードと、
    前記第１のダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と、
    前記第２の電極を挟んで前記第１のダイオードと反対側に設けられた第２のダイオードと、
    前記第２のダイオードを挟んで前記第２の電極と反対側に設けられた第３の電極と、
    前記第３の電極を挟んで前記第２のダイオードと反対側に設けられた第２のＦＥＴと、
    前記第２のＦＥＴを挟んで前記第３の電極と反対側に設けられた第４の電極と
    を備え、
    前記第１および第２のＦＥＴは、それぞれ板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、
    前記第１のＦＥＴのソースが前記基板上に設けられた第１の配線パターンに接続され、
    前記第１のＦＥＴのゲートが前記基板上に設けられた第２の配線パターンに接続され、
    前記第１のＦＥＴのドレインが前記第１の電極に接続され、
    前記第１の電極の脚部と、前記基板上の前記第１の配線パターン及び前記第２の配線パターンとは異なる配線パターンとが接続され、
    前記第２のＦＥＴのソースが前記第３の電極に接続され、
    前記第２のＦＥＴのゲートが第５の電極に接続され、
    前記第２のＦＥＴのドレインが前記第４の電極に接続され、
    前記第１および第２のダイオードは、それぞれ、少なくとも一部が板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、
    前記第１のダイオードのカソードが前記第１の電極に接続され、
    前記第１のダイオードのアノードが前記第２の電極に接続され、
    前記第２のダイオードのカソードが前記第２の電極に接続され、
    前記第２のダイオードのアノードが前記第３の電極に接続され、
    前記第２の電極の脚部と前記第１の配線パターンとが接続され、
    前記第１の電極の脚部と、前記第２の電極の脚部及び前記第４の電極の脚部とは、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第１のダイオード及び前記第２のダイオードを挟んで対向している
    ことを特徴とする半導体装置。
  9. 半導体装置であって、
    基板上に設けられた第１のＦＥＴ（Field effect transistor）と、
    前記第１のＦＥＴを挟んで前記基板と反対側に設けられた第１の電極と、
    前記第１の電極を挟んで前記第１のＦＥＴと反対側に設けられた第１のダイオードと、
    前記第１のダイオードを挟んで前記第１の電極と反対側に設けられた第２の電極と、
    前記第２の電極を挟んで前記第１のダイオードと反対側に設けられた第２のダイオードと、
    前記第２のダイオードを挟んで前記第２の電極と反対側に設けられた第３の電極と、
    前記第３の電極を挟んで前記第２のダイオードと反対側に設けられた第２のＦＥＴと、
    前記第２のＦＥＴを挟んで前記第３の電極と反対側に設けられた第４の電極と
    を備え、
    前記第１および第２のＦＥＴは、それぞれ板状に形成されており、一方の面にソースおよびゲートが設けられ、他方の面にドレインが設けられ、
    前記第１のＦＥＴのソースが前記基板上に設けられた第１の配線パターンに接続され、
    前記第１のＦＥＴのゲートが前記基板上に設けられた第２の配線パターンに接続され、
    前記第１のＦＥＴのドレインが前記第１の電極に接続され、
    前記第２のＦＥＴのソースが前記第３の電極に接続され、
    前記第２のＦＥＴのゲートが第５の電極に接続され、
    前記第２のＦＥＴのドレインが前記第４の電極に接続され、
    前記第１および第２のダイオードは、それぞれ、少なくとも一部が板状に形成されており、一方の面にアノードが設けられ、他方の面にカソードが設けられ、
    前記第１のダイオードのカソードが前記第１の電極に接続され、
    前記第１のダイオードのアノードが前記第２の電極に接続され、
    前記第２のダイオードのカソードが前記第２の電極に接続され、
    前記第２のダイオードのアノードが前記第３の電極に接続され、
    前記第２の電極と前記第４の電極と前記第１の配線パターンとが接続され、
    前記第１の電極の前記第１のダイオードと接続する面は、前記第１のＦＥＴ及び前記第１のダイオードより大きく、
    前記第１のＦＥＴの辺と平行かつ前記第１のＦＥＴのソース及び前記第１のＦＥＴのゲートを通る線を含み、前記第１のＦＥＴの前記一方の面に直交する面で前記半導体装置を切断した断面において、前記第１のダイオードのカソードの長さは、前記第１のＦＥＴのソースの長さと前記第１のＦＥＴのゲートの長さの和よりも長い
    ことを特徴とする半導体装置。
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