JP5171199B2 - パワーモジュール - Google Patents
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Description
以下、図面を参照して本発明を三相式のインテリジェントパワーモジュール(以下、IPM)に適用した第1実施形態を説明する。図1は、第1実施形態によるIPMの平面図である。図2は、第1実施形態によるIPMの回路図である。図3は、高圧部の側面図である。図4は、スイッチング素子の平面図である。図5は、図4のV−V線に沿った、MOSFETセルの断面図である。図6は、電極を省略したMOSFETセルの平面図である。図7は、整流素子の平面図である。図8は、図7におけるVIII−VIII線に沿った、整流素子の断面図である。尚、図7は、図8における矢印VII方向から見た平面図である。
次に、第1実施形態の一部を変更した第2実施形態について説明する。尚、第1実施形態と同じ構成には、同じ符号をつけて説明を省略する。図9は、第2実施形態による高圧部の側面図である。図10は、スイッチング素子の平面図である。図11は、電極を省略したMOSFETセルの平面図である。
次に、第1実施形態の一部を変更した第3実施形態について説明する。尚、第1実施形態と同じ構成には、同じ符号をつけて説明を省略する。図12は、第3実施形態による高圧部及び低圧部の側面図である。
2 U相出力部
3 V相出力部
4 W相出力部
5 ゲートドライブ部
6 基板
11、11A、11B 高圧部
12、12B 低圧部
21 Al配線
22 絶縁膜
22a 開口部
23、23A スイッチング素子
24 整流素子
25 接合材
31 Al配線
32 絶縁膜
32a 開口部
33 スイッチング素子
34 整流素子
41、41A MOSFETセル
43 基板
44 半導体素子層
44a、44Aa p−型well領域
44b、44Ab n+型型領域
44c、44Ac p+型領域
45、45A ソース電極
46、46A ゲート電極
47 ドレイン電極
48 絶縁層
51 基板
52 半導体素子層
52a p型領域
53 アノード電極
54 カソード電極
55 絶縁層
Claims (5)
- 電極を有する第1スイッチング素子と、前記第1スイッチング素子に積層されるとともに、前記第1スイッチング素子の電極と接合材を介して接合された電極を有する第1整流素子とを有する第1素子群と、
電極を有する第2スイッチング素子と、前記第2スイッチング素子に積層されるとともに、前記第2スイッチング素子の電極と接合材を介して接合された電極を有する第2整流素子とを有する第2素子群を備え、
前記第1素子群と前記第2素子群は、接合材を介して電気的に接続された状態で積層されていることを特徴とするパワーモジュール。 - 前記第1素子群が複数並列接続されるとともに、
電極を有する第2スイッチング素子と、前記第2スイッチング素子に積層されるとともに、前記第2スイッチング素子の電極と接合材を介して接合された電極を有する第2整流素子とを備えた複数の第2素子群が並列接続されていることを特徴とする請求項1に記載のパワーモジュール。 - 電極を有する第1スイッチング素子と、前記第1スイッチング素子に積層されるとともに、前記第1スイッチング素子の電極と接合材を介して接合された電極を有する第1整流素子とを有する第1素子群を備えた、
前記第1素子群が接合材を介して電気的に接続される金属配線と、
前記金属配線上に形成されるとともに、前記第1素子群が配置される領域に開口部が形成された絶縁膜とを備え、
前記絶縁膜の厚みが、前記第1素子群と前記金属配線とを接合する前記接合材の厚みよりも大きく、
前記絶縁膜により、前記第1素子と前記金属配線の間の接合材料を全て覆っていることを特徴とするパワーモジュール。 - 前記第1スイッチング素子および前記第2スイッチング素子の矩形状に形成されたソース電極の端部に、前記第1整流素子および前記第2整流素子が接続されていることを特徴とする請求項3に記載のパワーモジュール。
- 前記第1素子群が複数並列接続されるとともに、
電極を有する第2スイッチング素子と、前記第2スイッチング素子に積層されるとともに、前記第2スイッチング素子の電極と接合材を介して接合された電極を有する第2整流素子とを備えた複数の第2素子群が並列接続され、
前記第1スイッチング素子、前記第2スイッチング素子、前記第1整流素子および前記第2整流素子は、SiCからなる半導体素子で構成されていることを特徴とする請求項3または請求項4に記載のパワーモジュール。
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