JP2019029457A - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP2019029457A
JP2019029457A JP2017145786A JP2017145786A JP2019029457A JP 2019029457 A JP2019029457 A JP 2019029457A JP 2017145786 A JP2017145786 A JP 2017145786A JP 2017145786 A JP2017145786 A JP 2017145786A JP 2019029457 A JP2019029457 A JP 2019029457A
Authority
JP
Japan
Prior art keywords
main
main terminal
switching elements
current path
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017145786A
Other languages
English (en)
Other versions
JP2019029457A5 (ja
JP6717270B2 (ja
Inventor
俊介 荒井
Shunsuke Arai
俊介 荒井
真二 平光
Shinji Hiramitsu
真二 平光
拓生 長瀬
Takuo Nagase
拓生 長瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2017145786A priority Critical patent/JP6717270B2/ja
Priority to EP18837416.9A priority patent/EP3660899A1/en
Priority to PCT/JP2018/024482 priority patent/WO2019021731A1/ja
Priority to CN201880048851.XA priority patent/CN110998838B/zh
Publication of JP2019029457A publication Critical patent/JP2019029457A/ja
Publication of JP2019029457A5 publication Critical patent/JP2019029457A5/ja
Priority to US16/731,244 priority patent/US11270984B2/en
Application granted granted Critical
Publication of JP6717270B2 publication Critical patent/JP6717270B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

【課題】スイッチング時における電流アンバランスを抑制できる半導体モジュールを提供すること。【解決手段】半導体モジュール１０において、複数のＩＧＢＴ１２，１３が並列接続されている。コレクタ電極のそれぞれと第１主端子２１との間に第１電流経路２５，２６が形成され、エミッタ電極のそれぞれと第２主端子２２との間に第２電流経路２７，２８が形成されている。任意のＩＧＢＴにおける第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各ＩＧＢＴのインダクタンス和Ｌｎが互いに等しくなるように、複数のＩＧＢＴ及び電流経路が配置されている。【選択図】図６

Description

この明細書における開示は、互いに並列接続された複数のスイッチング素子を備える半導体モジュールに関する。
特許文献１には、互いに並列接続された複数のスイッチング素子を備える半導体モジュールが開示されている。スイッチング素子は、ゲート電極と、主電流が流れる第１主電極及び第２主電極を有している。半導体モジュールは、スイッチング素子に加えて、外部接続端子としての第１主端子及び第２主端子を備えている。
特開２００９−１８８３４６号公報
上記した半導体モジュールは、たとえばスイッチング素子を２つ内蔵している。２つのスイッチング素子は、１つのドライバにより同時に駆動する。以下、２つのスイッチング素子の一方を第１スイッチング素子、他方を第２スイッチング素子と示す。
半導体モジュールは、第１主端子及び第２主端子をそれぞれ１つずつ備えている。そして、２つのスイッチング素子の並び方向に沿って第１主端子及び第２主端子が横並びで配置されている。上記した並び方向において、第１主端子が第１スイッチング素子側に偏って配置され、第２主端子が第２スイッチング素子側に偏って配置されている。
このため、第１スイッチング素子と第２スイッチング素子とで、第２主電極（たとえばエミッタ電極）と第２主端子（たとえばエミッタ端子）との間に形成される電流経路の自己インダクタンスに差異が生じる。このような自己インダクタンスの差異は、上記した電流経路の寄生インダクタンスの差異につながる。寄生インダクタンスが異なると、スイッチング時において寄生インダクタンスに異なる電圧が誘起されるため、第１スイッチング素子と第２スイッチング素子とでゲート電圧がアンバランスとなる。すなわち、２つのスイッチング素子に流れる電流にアンバランス（偏り）が生じる。
本開示はこのような課題に鑑みてなされたものであり、スイッチング時における電流アンバランスを抑制できる半導体モジュールを提供することを目的とする。
本開示は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。
本開示のひとつである半導体モジュールは、
ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｂ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
スイッチング素子を通じた第１主端子と第２主端子との間の電流経路としての、第１主電極のそれぞれと第１主端子との間に形成される第１電流経路（２５，２６）及び第２主電極のそれぞれと第２主端子との間に形成される第２電流経路（２７，２８）と、
を備え、
任意のスイッチング素子における第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数のスイッチング素子及び電流経路が配置されている。
本発明者が鋭意検討したところ、第２電流経路の自己インダクタンスの差異だけでなく、第２電流経路と他の電流経路との相互インダクタンスの差異も、寄生インダクタンスの差異の要因であることが明らかとなった。
この半導体モジュールでは、上記知見を活かし、第２電流経路の自己インダクタンスＬｓｎだけでなく、第２電流経路と他の電流経路との相互インダクタンスＭｎも考慮して、スイッチング素子及び電流経路が配置されている。したがって、スイッチング時における複数のスイッチング素子におけるゲート電圧のアンバランス、ひいては電流アンバランスを抑制することができる。
第１実施形態の半導体モジュールが適用される電力変換装置の概略構成を示す図である。 第１実施形態の半導体モジュールを示す平面図である。 図２のIII-III線に沿う断面図である。 図２のIV-IV線に沿う断面図である。 主端子側から見た平面図である。 インダクタンスを考慮した等価回路図である。 ＩＧＢＴと主端子の位置関係を示す平面図である。 第１変形例を示す平面図である。 第２変形例を示す平面図である。 第２実施形態に係る半導体モジュールにおけるＩＧＢＴと主端子の位置関係を示す平面図であり、図７に対応している。 第３実施形態に係る半導体モジュールにおけるＩＧＢＴと主端子の位置関係を示す平面図であり、図７に対応している。 第３変形例を示す平面図である。 第４実施形態に係る半導体モジュールを示す平面図である。 第４変形例を示す平面図である。 第５変形例を示す平面図である。 その他の第６変形例を示す平面図である。
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、スイッチング素子の厚み方向をＺ方向、Ｚ方向に直交し、２つのスイッチング素子の並び方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。
（第１実施形態）
先ず、図１に基づき、半導体モジュールが適用される電力変換装置について説明する。
図１に示す電力変換装置１は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置１は、車両に搭載された直流電源２から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。モータ３は、車両の走行駆動源として機能する。電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２に充電することもできる。このように、電力変換装置１は、双方向の電力変換が可能となっている。
電力変換装置１は、平滑コンデンサ４及びインバータ５を有している。平滑コンデンサ４の正極側端子は、直流電源２の高電位側の電極である正極に接続され、負極側端子は、直流電源２の低電位側の電極である負極に接続されている。インバータ５は、入力された直流電力を所定周波数の三相交流に変換し、モータ３に出力する。インバータ５は、モータ３により発電された交流電力を、直流電力に変換する。
インバータ５は、６つのアームよりなる。各アームは、半導体モジュール１０により構成されている。すなわち、６つの半導体モジュール１０により、インバータ５が構成されている。６つのアームのうち、３つが上アーム５Ｈであり、残りの３つが下アーム５Ｌである。上アーム５Ｈと下アーム５Ｌが直列接続されて、一相分の上下アームが構成されている。上アーム５Ｈと下アーム５Ｌとの接続点は、モータ３への出力ライン８に接続されている。そして、三相分の上下アームによってインバータ５が構成されている。
本実施形態では、インバータ５を構成するスイッチング素子として、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）を採用している。半導体モジュール１０は、互いに並列接続された２つのＩＧＢＴ１２，１３を備えている。ＩＧＢＴ１２，１３のそれぞれには、還流用のダイオード１２ａ，１３ａが逆並列に接続されている。図１に示す符号１４ａは、ＩＧＢＴ１２，１３のゲート電極である。このように、スイッチング素子はゲート電極１４ａを有している。並列接続された２つのＩＧＢＴ１２，１３は、１つドライバにより同時に駆動する。換言すれば、２つのＩＧＢＴ１２，１３のゲート電極１４ａは、互いに同じドライバに電気的に接続される。
また、ＩＧＢＴ１２，１３としてｎチャネル型を採用している。上アーム５Ｈにおいて、ＩＧＢＴ１２，１３のコレクタ電極１４ｂが、高電位電源ライン６と電気的に接続されている。下アーム５Ｌにおいて、ＩＧＢＴ１２，１３のエミッタ電極１４ｃが、低電位電源ライン７と電気的に接続されている。そして、上アーム５ＨにおけるＩＧＢＴ１２，１３のエミッタ電極１４ｃと、下アーム５ＬにおけるＩＧＢＴ１２，１３のコレクタ電極１４ｂが相互に接続されている。
電力変換装置１は、上記したインバータ５に加えて、直流電源２から供給される直流電圧を昇圧する昇圧コンバータ、インバータ５や昇圧コンバータを構成するスイッチング素子の動作を制御するゲート駆動回路などを有してもよい。
次に、図２〜図５に基づき、半導体モジュール１０の概略構成について説明する。
図２〜図５に示すように、半導体モジュール１０は、封止樹脂体１１、ＩＧＢＴ１２，１３、第１ヒートシンク１５、ターミナル１７、第２ヒートシンク１９、第１主端子２１、第２主端子２２、及び信号端子２３を備えている。
封止樹脂体１１は、たとえばエポキシ系樹脂からなる。封止樹脂体１１は、たとえばトランスファモールド法により成形されている。図２〜図４に示すように、封止樹脂体１１は、Ｚ方向に直交する一面１１ａと、一面１１ａと反対の裏面１１ｂと、一面１１ａと裏面１１ｂとをつなぐ側面と、を有している。一面１１ａ及び裏面１１ｂは、たとえば平坦面となっている。
半導体素子としてのＩＧＢＴ１２，１３は、シリコンやシリコンカーバイドなどの半導体基板（半導体チップ）に構成されている。ＩＧＢＴ１２，１３が、互いに並列接続されたスイッチング素子に相当する。また、ＩＧＢＴ１２が第１スイッチング素子に相当し、ＩＧＢＴ１３が第２スイッチング素子に相当する。ＩＧＢＴ１２，１３は、回路を構成する素子としての意味合いと、チップとしての意味合いをもつ。
本実施形態では、上記したようにＩＧＢＴ１２，１３がいずれもｎチャネル型とされている。ＩＧＢＴ１２，１３には、上記した還流用のダイオード１２ａ，１３ａも一体的に形成されている。詳しくは、ＩＧＢＴ１２にダイオード１２ｂが形成され、ＩＧＢＴ１３にダイオード１３ａが形成されている。このように、ＩＧＢＴ１２，１３として、ＲＣ（Reverse Conducting）−ＩＧＢＴを採用している。
ＩＧＢＴ１２，１３は、Ｚ方向に電流が流れるように縦型構造をなしている。図示を省略するが、ＩＧＢＴ１２，１３には、上記したゲート電極１４ａもそれぞれ形成されている。ゲート電極１４ａはトレンチ構造をなしている。また、図３に示すように、ＩＧＢＴ１２，１３の素子の板厚方向、すなわちＺ方向において、ＩＧＢＴ１２，１３の一面にコレクタ電極１４ｂがそれぞれ形成され、一面と反対の裏面にエミッタ電極１４ｃがそれぞれ形成されている。コレクタ電極１４ｂはダイオード１２ａ，１３ａのカソード電極も兼ねており、エミッタ電極１４ｃはダイオード１２ａ，１３ａのアノード電極も兼ねている。コレクタ電極１４ｂが第１主電極に相当し、エミッタ電極１４ｃが第２主電極に相当する。
ＩＧＢＴ１２，１３は、互いにほぼ同じ平面形状、具体的には平面略矩形状をなすとともに、互いにほぼ同じ大きさとほぼ同じ厚みを有している。ＩＧＢＴ１２，１３は、互いに同じ構成となっている。ＩＧＢＴ１２，１３は、お互いのコレクタ電極１４ｂがＺ方向における同じ側となり、お互いのエミッタ電極１４ｃがＺ方向における同じ側となるように配置されている。ＩＧＢＴ１２，１３は、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向において横並びで配置されている。ＩＧＢＴ１２，１３の配置の詳細については後述する。
図２及び図４に示すように、ＩＧＢＴ１２，１３の裏面、すなわちエミッタ電極形成面には、信号用の電極であるパッド１４ｄも形成されている。パッド１４ｄは、エミッタ電極１４ｃとは別の位置に形成されている。パッド１４ｄは、エミッタ電極１４ｃと電気的に分離されている。パッド１４ｄは、Ｙ方向において、エミッタ電極１４ｃの形成領域とは反対側の端部に形成されている。
本実施形態では、各ＩＧＢＴ１２，１３が、それぞれ５つのパッド１４ｄを有している。具体的には、５つのパッド１４ｄとして、ゲート電極用、エミッタ電極１４ｃの電位を検出するケルビンエミッタ用、電流センス用、ＩＧＢＴ１２，１３の温度を検出する温度センサ（感温ダイオード）のアノード電位用、同じくカソード電位用を有している。５つのパッド１４ｄは、平面略矩形状のＩＧＢＴ１２において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。
第１ヒートシンク１５は、ＩＧＢＴ１２，１３の熱を半導体モジュール１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。このため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。第１ヒートシンク１５は、放熱板とも称される。第１ヒートシンク１５が、第１導体板に相当する。本実施形態では、第１ヒートシンク１５が、Ｚ方向からの投影視において、ＩＧＢＴ１２，１３を内包するように設けられている。第１ヒートシンク１５は、Ｚ方向において、ＩＧＢＴ１２，１３に対し、封止樹脂体１１の一面１１ａ側に配置されている。第１ヒートシンク１５は、Ｘ方向を長手方向にして平面略矩形状をなしている。第１ヒートシンク１５の厚みはほぼ一定とされ、その板厚方向はＺ方向に略平行となっている。
第１ヒートシンク１５の同一面には、ＩＧＢＴ１２，１３のコレクタ電極１４ｂが、それぞれ個別にはんだ１６を介して接続されている。第１ヒートシンク１５の大部分は封止樹脂体１１によって覆われている。第１ヒートシンク１５の表面のうち、ＩＧＢＴ１２，１３とは反対の面である放熱面１５ａが、封止樹脂体１１から露出されている。放熱面１５ａは、一面１１ａと略面一となっている。第１ヒートシンク１５の表面のうち、はんだ１６との接続部及び放熱面１５ａを除く部分は、封止樹脂体１１によって覆われている。
ターミナル１７は、ＩＧＢＴ１２と第２ヒートシンク１９との間、及び、ＩＧＢＴ１３と第２ヒートシンク１９との間にそれぞれ介在している。ターミナル１７は、ＩＧＢＴ１２，１３ごとに設けられている。ターミナル１７は、ＩＧＢＴ１２，１３と第２ヒートシンク１９との熱伝導、電気伝導経路の途中に位置するため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。ターミナル１７は、対応するＩＧＢＴ１２，１３のエミッタ電極１４ｃに対向配置され、はんだ１８を介してエミッタ電極１４ｃと電気的に接続されている。
第２ヒートシンク１９も、第１ヒートシンク１５同様、ＩＧＢＴ１２，１３の熱を半導体モジュール１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。第２ヒートシンク１９は、放熱板とも称される。第２ヒートシンク１９が、第２導体板に相当する。本実施形態では、第２ヒートシンク１９も、Ｚ方向からの投影視において、ＩＧＢＴ１２，１３を内包するように設けられている。第２ヒートシンク１９は、Ｚ方向において、ＩＧＢＴ１２，１３に対し、封止樹脂体１１の裏面１１ｂ側に配置されている。第２ヒートシンク１９も、Ｘ方向を長手方向にして平面略矩形状をなしている。矩形の四隅が切り欠かれている。第２ヒートシンク１９は、Ｚ方向からの投影視において、第１ヒートシンク１５とほぼ一致する。第２ヒートシンク１９も厚みがほぼ一定とされ、その板厚方向はＺ方向に略平行となっている。
第２ヒートシンク１９の同一面には、ＩＧＢＴ１２，１３のエミッタ電極１４ｃが、それぞれ個別にはんだ２０を介して電気的に接続されている。具体的には、エミッタ電極１４ｃと第２ヒートシンク１９とは、はんだ１８、ターミナル１７、及びはんだ２０を介して、電気的に接続されている。第２ヒートシンク１９の大部分は封止樹脂体１１によって覆われている。第２ヒートシンク１９の表面のうち、ＩＧＢＴ１２，１３とは反対の面である放熱面１９ａが、封止樹脂体１１から露出されている。放熱面１９ａは、裏面１１ｂと略面一となっている。第２ヒートシンク１９の表面のうち、はんだ２０との接続部及び放熱面１９ａを除く部分は、封止樹脂体１１によって覆われている。
第１主端子２１及び第２主端子２２は、半導体モジュール１０と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる主端子である。第１主端子２１は、ＩＧＢＴ１２，１３のコレクタ電極１４ｂと電気的に接続されている。このため、第１主端子２１は、コレクタ端子とも称される。第１主端子２１は、第１ヒートシンク１５に連なっており、第１ヒートシンク１５からＹ方向に延設されている。第１主端子２１は、第１ヒートシンク１５及びはんだ１６を介して、コレクタ電極１４ｂと電気的に接続されている。
図２などに示すように、本実施形態では、半導体モジュール１０が、２本の第１主端子２１を備えている。また、同一の金属板を加工することで、第１主端子２１が第１ヒートシンク１５と一体的に設けられている。図２に示す符号２１ａは、第１主端子２１が第１ヒートシンク１５に連なる部分である第１連結部を示す。第１主端子２１の一端が第１連結部２１ａとされている。
第１主端子２１は、第１ヒートシンク１５よりも厚みが薄くされ、第１ヒートシンク１５の放熱面１５ａと反対の面に略面一で連なっている。第１主端子２１は、封止樹脂体１１内に屈曲部を有している。第１主端子２１は、図５に示すように、封止樹脂体１１の側面１１ｃのうち、Ｚ方向における中央付近から外部に突出している。第１主端子２１の配置の詳細については後述する。
第２主端子２２は、ＩＧＢＴ１２，１３のエミッタ電極１４ｃと電気的に接続されている。このため、第２主端子２２は、エミッタ端子とも称される。第２主端子２２は、第２ヒートシンク１９に連なっており、第２ヒートシンク１９からＹ方向であって、第１主端子２１と同じ方向に延設されている。第２主端子２２は、第２ヒートシンク１９、はんだ２０、ターミナル１７、及びはんだ１８を介して、エミッタ電極１４ｃと電気的に接続されている。
図２などに示すように、本実施形態では、半導体モジュール１０が、１本の第２主端子２２を備えている。また、同一の金属板を加工することで、第２主端子２２が第２ヒートシンク１９と一体的に設けられている。図２及び図４に示す符号２２ａは、第２主端子２２が第２ヒートシンク１９に連なる部分である第２連結部を示す。第２主端子２２の一端が第２連結部２２ａとされている。
図４に示すように、第２主端子２２は、第２ヒートシンク１９よりも厚みが薄くされ、第２ヒートシンク１９の放熱面１９ａと反対の面に略面一で連なっている。第２主端子２２は、封止樹脂体１１内に屈曲部を有している。第２主端子２２は、図５に示すように、第１主端子２１が突出する側面１１ｃから外部に突出している。第１主端子２１同様、第２主端子２２も、Ｚ方向における中央付近から外部に突出している。第２主端子２２の配置の詳細については後述する。
信号端子２３は、対応するＩＧＢＴ１２，１３のパッド１４ｄに、ボンディングワイヤ２４を介して電気的に接続されている。本実施形態では、アルミニウム系のボンディングワイヤ２４を採用している。信号端子２３は、封止樹脂体１１の内部でボンディングワイヤ２４と接続されており、封止樹脂体１１の側面、詳しくは側面１１ｃと反対の面から外部に突出している。ＩＧＢＴ１２，１３のそれぞれに対応する信号端子２３は、Ｙ方向に延設されている。
以上のように構成される半導体モジュール１０では、封止樹脂体１１により、ＩＧＢＴ１２，１３、第１ヒートシンク１５の一部、ターミナル１７、第２ヒートシンク１９の一部、第１主端子２１の一部、第２主端子２２の一部、及び信号端子２３の一部が、一体的に封止されている。封止樹脂体１１によって、ＩＧＢＴ１２，１３が封止されている。すなわち、１つのアームを構成する要素が封止されている。このため、半導体モジュール１０は、１ｉｎ１パッケージとも称される。
また、第１ヒートシンク１５の放熱面１５ａが、封止樹脂体１１の一面１１ａと略面一とされている。また、第２ヒートシンク１９の放熱面１９ａが、封止樹脂体１１の裏面１１ｂと略面一とされている。このように、半導体モジュール１０は、放熱面１５ａ，１９ａがともに封止樹脂体１１から露出された両面放熱構造をなしている。このような半導体モジュール１０は、たとえば、第１ヒートシンク１５及び第２ヒートシンク１９を、封止樹脂体１１とともに切削加工することで形成することができる。また、放熱面１５ａ，１９ａが、封止樹脂体１１を成形する型のキャビティ壁面に接触するようにして、封止樹脂体１１を成形することによっても形成することができる。
次に、図５〜図７に基づき、半導体モジュール１０における電流経路、及び、ＩＧＢＴ１２，１３、第１主端子２１、第２主端子２２の配置について説明する。なお、図７は、図２に対して封止樹脂体１１を省略した図となっている。
図６は、インダクタンスを考慮した半導体モジュール１０の等価回路図である。第１主端子２１と第２主端子２２との間の主電流が流れる電流経路は、第１電流経路２５，２６及び第２電流経路２７，２８を含んでいる。第１電流経路２５は、第１主端子２１の第１連結部２１ａとＩＧＢＴ１２のコレクタ電極１４ｂとの間に形成されている。第１電流経路２６は、第１連結部２１ａとＩＧＢＴ１３のコレクタ電極１４ｂとの間に形成されている。
一方、第２電流経路２７は、第２主端子２２の第２連結部２２ａとＩＧＢＴ１２のエミッタ電極１４ｃとの間に形成されている。第２電流経路２８は、第２連結部２２ａとＩＧＢＴ１３のエミッタ電極１４ｃとの間に形成されている。第１電流経路２５，２６はコレクタ電流の経路であり、第２電流経路２７，２８はエミッタ電流の経路である。
ここで、第１電流経路２５，２６の自己インダクタンスをＬｃ１，Ｌｃ２と示し、第２電流経路２７，２８の自己インダクタンスをＬｓ１，Ｌｓ２と示す。また、第１電流経路２５と第２電流経路２７との間の相互インダクタンスをＭ１１、第２電流経路２７と第１電流経路２６との間の相互インダクタンスをＭ１２、第２電流経路２８と第１電流経路２５との間の相互インダクタンスをＭ２１、第１電流経路２６と第２電流経路２８との間の相互インダクタンスをＭ２２と示す。
並列接続されるＩＧＢＴ１２，１３において、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２に差異が生じると、第２電流経路２７，２８の寄生インダクタンスの差異につながる。寄生インダクタンスが異なると、スイッチング時において寄生インダクタンスに異なる電圧が誘起されるため、エミッタ電位が異なることとなり、ＩＧＢＴ１２のゲート電圧ＶｇｅとＩＧＢＴ１３のゲート電圧Ｖｇｅがアンバランスとなる。すなわち、２つのＩＧＢＴ１２，１３に流れる電流にアンバランス（偏り）が生じる。
さらに、本発明者がシミュレーション等により鋭意検討したところ、自己インダクタンスＬｓ１，Ｌｓ２の差異だけでなく、第２電流経路２７，２８のそれぞれと他の電流経路との相互インダクタンスの差異も、寄生インダクタンスの差異の要因、すなわちゲート電圧Ｖｇｅのアンバランスの要因であることが明らかとなった。
そこで、本実施形態では、複数のＩＧＢＴが並列接続される構成において、任意のＩＧＢＴにおける第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、自己インダクタンスＬｓｎと相互インダクタンスＭｎとの和（インダクタンス和）をＬｎとすると、各ＩＧＢＴのインダクタンス和Ｌｎが互いに等しくなるように、複数のＩＧＢＴ及び電流経路が配置されている。なお、自己インダクタンスＬｓｎを弱めるように作用するときの相互インダクタンスＭｎを負、自己インダクタンスＬｓｎを強めるように作用するときの相互インダクタンスＭｎを正とする。
具体的には、２つのＩＧＢＴ１２，１３が並列接続される構成において、ＩＧＢＴ１２のインダクタンス和Ｌ１とＩＧＢＴ１３のインダクタンス和Ｌ２とが互いに等しくなるように、ＩＧＢＴ１２，１３と電流経路（第１電流経路２５，２６及び第２電流経路２７，２８）とが配置されている。
なお、ＩＧＢＴ１２側の第２電流経路２７と他の電流経路との間の相互インダクタンスＭ１は、上記した相互インダクタンスＭ１１，Ｍ１２の和、すなわちＭ１＝Ｍ１１＋Ｍ１２となる。ＩＧＢＴ１３側の第２電流経路２８と他の電流経路との間の相互インダクタンスＭ２は、上記した相互インダクタンスＭ２１，Ｍ２２の和、すなわちＭ２＝Ｍ２１＋Ｍ２２となる。また、ＩＧＢＴ１２のインダクタンス和Ｌ１は、自己インダクタンスＬｓ１と相互インダクタンスＭ１との和、すなわちＬ１＝Ｌｓ１＋Ｍ１となる。ＩＧＢＴ１３のインダクタンス和Ｌ２は、自己インダクタンスＬｓ２と相互インダクタンスＭ２との和、すなわちＬ２＝Ｌｓ２＋Ｍ２、となる。したがって、Ｌ１＝Ｌ２の場合、下記式の関係を満たすこととなる。
（式１）Ｌｓ１＋Ｍ１１＋Ｍ１２＝Ｌｓ２＋Ｍ２１＋Ｍ２２
Ｌ１＝Ｌ２の関係、すなわち数式１の関係を満たすため、図７に示すように、本実施形態では、半導体モジュール１０が、主端子として、上記したように２本の第１主端子２１及び１本の第２主端子２２を備えている。第２主端子２２は、平面略矩形状をなす第２ヒートシンク１９においてＹ方向の一端に連なっている。第２主端子２２の第２連結部２２ａは、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２の中心１２ｃとＩＧＢＴ１３の中心１３ｃとの間に設けられている。第２主端子２２の幅方向における第２連結部２２ａの中心は、Ｘ方向において、ＩＧＢＴ１２，１３間の中心を通るＹ方向に平行な中心線ＣＬ上にある。
上記したように、２つのＩＧＢＴ１２，１３の構成は同じであり、各ＩＧＢＴ１２，１３と第１ヒートシンク１５及び第２ヒートシンク１９との接続構造も同じである。よって、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２の差異は、それぞれのエミッタ電極１４ｃと第２連結部２２ａとの位置関係、換言すればＩＧＢＴ１２，１３と第２連結部２２ａとの位置関係によりほぼ決定される。本実施形態では、上記したように、第２連結部２２ａの中心が中心線ＣＬ１上に設けられているため、自己インダクタンスＬｓ１，Ｌｓ２が互いにほぼ等しい。
また、２本の第１主端子２１は、平面略矩形状をなす第１ヒートシンク１５においてＹ方向の一端、詳しくは、第２主端子２２が連なる第２ヒートシンク１９の端部と同じ側の端部に連なっている。第１主端子２１は、Ｘ方向において、間に第２主端子２２を挟むように設けられている。図５に示すように、板厚方向と直交するＸ方向において、第１主端子２１、第２主端子２２、第１主端子２１の順に並んで配置されている。２つの第１連結部２１ａは、第２連結部２２ａに対して、Ｘ方向の両側に設けられている。
第１主端子２１は、第１ヒートシンク１５におけるＸ方向の両端付近にそれぞれ連なっている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、２本の第１主端子２１、及び１本の第２主端子２２の配置が中心線ＣＬに対して線対称となっている。したがって、相互インダクタンスＭ１，Ｍ２が互いにほぼ等しい。なお、第１ヒートシンク１５及び第２ヒートシンク１９も、中心線ＣＬに対してそれぞれ線対称となっている。このようにして、半導体モジュール１０において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。
以上のように、本実施形態の半導体モジュール１０によれば、相互インダクタンスもスイッチング時の電流アンバランスの要因であるとの知見を活かしている。具体的には、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２だけでなく、第２電流経路２７，２８と他の電流経路との相互インダクタンスＭ１，Ｍ２も考慮して、ＩＧＢＴ１２，１３と、各電流経路２５，２６，２７，２８を決定する要素である第１主端子２１及び第２主端子２２とが配置されている。したがって、スイッチング時におけるＩＧＢＴ１２，１３のゲート電圧Ｖｇｅのアンバランス、ひいては電流アンバランスを効果的に抑制することができる。
図７に示す一点鎖線の矢印はコレクタ電流Ｉｃを示し、二点鎖線の矢印はエミッタ電流Ｉｅを示している。矢印の方向は電流の流れ方向である。また、符号１００は、２本の第１主端子２１を繋ぐバスバー１００である。上記した配置により、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
また、本実施形態では、半導体モジュール１０が２本の第１主端子２１及び１本の第２主端子２２を備えており、第２主端子２２の第２連結部２２ａが、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。また、第１連結部２１ａが、第２連結部２２ａに対して、Ｘ方向の両側にそれぞれ設けられている。
間に第２主端子２２を挟むように２本の第１主端子２１が配置されているため、第１主端子と第２主端子を１本ずつ備え、第１主端子及び第２主端子がその板厚方向にと直交する方向に並んで配置された従来の構成に較べて、主端子の配置の偏りを抑制でき、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
本実施形態では、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例を示したが、これに限定されない。
たとえば、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＞Ｌｓ２とされ、且つ、相互インダクタンスＭ１，Ｍ２がＭ１＜Ｍ２とされることで、インダクタンス和Ｌ１，Ｌ２がＬ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されてもよい。図８に示す第１変形例では、第２主端子２２がＩＧＢＴ１２，１３間の中心線ＣＬに対してＩＧＢＴ１３側に偏って配置され、これによりＬｓ１＞Ｌｓ２となっている。また、Ｌ１＝Ｌ２となるようにＭ１＜Ｍ２を満たすべく、第１主端子２１が第２主端子２２の両側に配置されている。
また、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＜Ｌｓ２とされ、且つ、相互インダクタンスＭ１，Ｍ２がＭ１＞Ｍ２とされることで、インダクタンス和Ｌ１，Ｌ２がＬ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されてもよい。図９に示す第２変形例では、第２主端子２２がＩＧＢＴ１２，１３間の中心線ＣＬに対してＩＧＢＴ１２側に偏って配置され、これによりＬｓ１＜Ｌｓ２とされている。また、Ｌ１＝Ｌ２となるようにＭ１＞Ｍ２を満たすべく、第１主端子２１が第２主端子２２の両側に配置されている。
（第２実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
本実施形態の半導体モジュール１０は、図１０に示すように、主端子として、１本の第１主端子２１及び２本の第２主端子２２を備えている。図１０は、図７に対応しており、封止樹脂体１１を省略して図示している。第１主端子２１及び第２主端子２２の本数、連結位置が異なる点を除けば、第１実施形態（図７参照）とほぼ同じ構成となっている。
図１０では、Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２によって、Ｌ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されている。具体的には、第１主端子２１の第１連結部２１ａの幅方向の中心が中心線ＣＬ上となるように、第１主端子２１がＸ方向においてＩＧＢＴ１２，１３の間に設けられている。第２主端子２２は、第２ヒートシンク１９におけるＸ方向の両端付近にそれぞれ連なっている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び２本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。
このようにして、１本の第１主端子２１及び２本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
図１０に示す符号１０１は、２本の第２主端子２２を繋ぐバスバーである。上記配置により、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
また、本実施形態では、半導体モジュール１０が１本の第１主端子２１及び２本の第２主端子２２を備えており、第１主端子２１の第１連結部２１ａが、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。また、第２連結部２２ａが、第１連結部２１ａに対して、Ｘ方向の両側にそれぞれ設けられている。
間に第１主端子２１を挟むように２本の第２主端子２２が配置されているため、第１主端子と第２主端子を１本ずつ備え、第１主端子及び第２主端子がその板厚方向にと直交する方向に並んで配置された従来の構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
なお、本実施形態でも、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び２本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
（第３実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
本実施形態の半導体モジュール１０は、図１１に示すように、第１主端子２１及び第２主端子２２をそれぞれ１本ずつ備えている。図１１は、図７に対応しており、封止樹脂体１１を省略して図示している。図１１では、説明の都合上、第１主端子２１を少しずらして図示している。第１主端子２１及び第２主端子２２の本数、連結位置が異なる点を除けば、第１実施形態（図７参照）とほぼ同じ構成となっている。
図１１では、Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２によって、Ｌ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されている。具体的には、第１主端子２１及び第２主端子２２がＹ方向における同じ側に延設されている。第１主端子２１の第１連結部２１ａの幅方向の中心及び第２主端子２２の第２連結部２２ａの幅方向の中心がともに中心線ＣＬ上となるように、第１主端子２１及び第２主端子２２が、Ｘ方向においてＩＧＢＴ１２，１３の間に設けられている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び１本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。
このようにして、１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。特に、主端子の本数を低減しつつ、ＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
上記配置により、図１１に示すように、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
また、本実施形態では、半導体モジュール１０が１本の第１主端子２１及び１本の第２主端子２２を備えており、第１主端子２１の第１連結部２１ａ及び第２主端子２２の第２連結部２２ａが、ともにＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。なお、第１ヒートシンク１５が第１導体部に相当し、第２ヒートシンク１９が第２導体部に相当する。
第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられているため、第１主端子と第２主端子を１本ずつ備え、第１連結部及び第２連結部の少なくとも一方が２つのＩＧＢＴの間よりも外に設けられる構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、主端子の本数を低減しつつ、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
なお、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
特に言及しなかったが、第１主端子２１及び第２主端子２２がＺ方向の投影視において少なからず重なる配置の場合、第１主端子２１と第２主端子２２との間に配置される電気絶縁性のスペーサをさらに備えてもよい。このスペーサは、封止樹脂体１１の側面１１ｃに密着している。スペーサにより、封止樹脂体１１の成形時において、第１主端子２１と第２主端子２２の間から樹脂が漏れるのを抑制することができる。なお、成形後にスペーサを除去することで、半導体モジュール１０がスペーサを備えない構成とすることもできる。
第１連結部２１ａ及び第２連結部２２ａが、Ｘ方向においてＩＧＢＴ１２，１３の間に設けられる構成は、上記例に限定されない。たとえば図１２に示す第３変形例のように、第１主端子２１及び第２主端子２２がＹ方向において互いに反対側に延設されてもよい。特に図１２では、図１１同様、第１連結部２１ａの幅方向の中心及び第２連結部２２ａの幅方向の中心がともに中心線ＣＬ上となっている。このため、ＩＧＢＴ１２，１３の電流アンバランスをより効果的に抑制することができる。なお、図１２では、便宜上、信号端子２３及びボンディングワイヤ２４の図示を省略している。
（第４実施形態）
本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
第３実施形態では、両面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられる例を示した。これに対し、本実施形態では、図１３に示すように、片面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられている。
図１３に示す半導体モジュール１０は、２つのＩＧＢＴ１２，１３、第１主端子２１、第２主端子２２に加えて、絶縁板２９、導体層３０，３１、及びボンディングワイヤ３２を備えている。絶縁板２９は、セラミックスなどを電気絶縁性の材料を用いて形成されている。絶縁板２９の一面上に、銅などの金属材料からなる導体層３０，３１が設けられている。導体層３０，３１は同じ一面上に設けられるとともに、互いに電気的に分離されている。
導体層３０上には、ＩＧＢＴ１２，１３が実装されている。ＩＧＢＴ１２，１３は、コレクタ電極形成面が導体層３０と対向するように配置され、図示しないコレクタ電極１４ｂと導体層３０とが、はんだ等を介して電気的に接続されている。ＩＧＢＴ１２，１３は、Ｘ方向に並んで配置されている。
導体層３０には、第１主端子２１が接続されている。たとえば第１主端子２１は、図示しないはんだを介して導体層３０に接続されている。導体層３０との接続部分が、第１主端子２１の第１連結部２１ａとなっている。第１連結部２１ａは、Ｘ方向において、ＩＧＢＴ１２の中心とＩＧＢＴ１３の中心との間に設けられている。導体層３０が、第１導体部に相当する。
ＩＧＢＴ１２，１３の図示しないエミッタ電極１４ｃは、ボンディングワイヤ３２を介して導体層３１とそれぞれ電気的に接続されている。導体層３１及びボンディングワイヤ３２が、第２導体部に相当する。導体層３１には、第２主端子２２が接続されている。たとえば第２主端子２２は、図示しないはんだを介して導体層３１に接続されている。導体層３１との接続部分が、第２主端子２２の第２連結部２２ａとなっている。第２連結部２２ａも、Ｘ方向において、ＩＧＢＴ１２の中心とＩＧＢＴ１３の中心との間に設けられている。
このように本実施形態では、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられているため、第１主端子と第２主端子を１本ずつ備え、第１連結部及び第２連結部の少なくとも一方が２つのＩＧＢＴの間よりも外に設けられる構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、主端子の本数を低減しつつ、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
さらに本実施形態では、導体層３０が、平面コの字状（換言すれば略Ｕ字状）をなしている。導体層３０は、すなわち１８０度の屈曲部を１つ有している。そして、導体層３０の一端側にＩＧＢＴ１２が実装され、他端側にＩＧＢＴ１３が実装されている。第１主端子２１は、第１連結部２１ａの幅方向の中心が中心線ＣＬ上となるように、導体層３０の中央付近に連なっている。第１主端子２１は、Ｙ方向に延設されている。導体層３１は、導体層３０の対向領域の間に配置されている。導体層３１は、ＩＧＢＴ１２，１３の間に配置されている。導体層３１は、中心線ＣＬ上に設けられている。第２主端子２２は、第２連結部２２ａの幅方向の中心が中心線ＣＬ上となるように、導体層３１に連なっている。第２主端子２２は屈曲部を有しており、Ｚ方向の投影視において第１主端子２１と重なるように配置されている。
これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び１本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。このようにして、１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
上記配置により、図１３に示すように、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
なお、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
片面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａがＩＧＢＴ１２，１３の間に設けられる構成は、上記例に限定されない。たとえば図１４に示す第４変形例のように、第１主端子２１及び第２主端子２２がＺ方向に延設された構造としてもよい。図１４では、第１主端子２１及び第２主端子２２が、いずれも略９０度の屈曲部を有してＬ字状をなしている。それ以外の構成は、図１３と同じである。このような構成としても、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の図示しない中心線ＣＬに対して線対称となるように流れる。よって、電流アンバランスを効果的に抑制することができる。
図１５に示す第５変形例では、導体層３１及びボンディングワイヤ３２の代わりに、金属製のリード３３を採用している。リード３３が、第２導体部に相当する。リード３３は、Ｘ方向に延設されている。リード３３は屈曲部を２箇所有し、ＩＧＢＴ１２，１３の図示しないエミッタ電極１４ｃを架橋している。リード３３に第２主端子２２が連なっている。第２主端子２２及びリード３３は、同じ金属板を加工することで、一体化されている。第２主端子２２は、平面Ｌ字状をなしている。これにより、第２連結部２２ａが図示しない中心線ＣＬ上に設けられ、且つ、Ｚ方向の投影視において第１主端子２１と重ならないようになっている。このような構成としても、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の図示しない中心線ＣＬに対して線対称となるように流れる。よって、電流アンバランスを効果的に抑制することができる。
半導体モジュール１０は、ヒートシンクなどの放熱部材や封止樹脂体をさらに備えてもよい。放熱部材は、絶縁板２９における導体層３０，３１とは反対の面に接続される。封止樹脂体は、ＩＧＢＴ１２，１３などを封止する。
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
半導体モジュール１０をインバータ５に適用する例を示したが、これに限定されない。たとえば昇圧コンバータに適用することもできる。また、インバータ５及び昇圧コンバータの両方に適用することもできる。
ＩＧＢＴ１２，１３と一体的に還流用のダイオード１２ａ，１３ａが形成される例を示したが、これに限定されない。還流用のダイオード１２ａ，１３ａを別チップとしてもよい。
スイッチング素子としてＩＧＢＴ１２，１３の例を示したが、これに限定されない。ゲート電極と、主電流が流れる第１主電極及び第２主電極を有するスイッチング素子であればよい。たとえばＭＯＳＦＥＴを採用することもできる。また、縦型のスイッチング素子に限定されず、横型のスイッチング素子（たとえばＬＤＭＯＳ）にも適用できる。
両面放熱構造の半導体モジュール１０として、ターミナル１７を備える例を示したが、これに限定されない。ターミナル１７を備えない構成としてもよい。たとえば、ターミナル１７の代わりに、第２ヒートシンク１９に、エミッタ電極１４ｃに向けて突出する凸部を設けてもよい。また、放熱面１５ａ，１９ａが、封止樹脂体１１から露出される例を示したが、封止樹脂体１１から露出されない構成としてもよい。さらには、封止樹脂体１１を備えない構成としてもよい。
半導体モジュール１０が、並列接続される２つのＩＧＢＴ１２，１３を備える例を示したが、これに限定されない。３つ以上のＩＧＢＴが並列接続される構成にも適用できる。たとえば図１６に示す第６変形例では、３つのＩＧＢＴ１２，１３，３４を備えている。そして、ＩＧＢＴ１２，１３，３４のコレクタ電極１４ｂが互いに同じ第１ヒートシンク１５に接続され、ＩＧＢＴ１２，１３，３４のエミッタ電極１４ｃが互いに同じ第２ヒートシンク１９に接続されている。
このように、３つ以上のＩＧＢＴ２１，１３，３４が並列接続される構成においても、任意のＩＧＢＴにおける第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、自己インダクタンスＬｓｎと相互インダクタンスＭｎとの和をＬｎとすると、各ＩＧＢＴのインダクタンス和Ｌｎが互いに等しくなるように、複数のＩＧＢＴ及び電流経路を配置すればよい。
１…電力変換装置、２…直流電源、３…モータ、４…平滑コンデンサ、５…インバータ、５Ｈ…上アーム、５Ｌ…下アーム、６…高電位電源ライン、７…低電位電源ライン、８…出力ライン、１０…半導体モジュール、１１…封止樹脂体、１１ａ…一面、１１ｂ…裏面、１１ｃ…側面、１２，１３…ＩＧＢＴ、１２ａ，１３ａ…ダイオード、１４ａ…コレクタ電極、１４ｂ…エミッタ電極、１４ｃ…ゲート電極、１４ｄ…パッド、１５…第１ヒートシンク、１５ａ…放熱面、１６…はんだ、１７…ターミナル、１８…はんだ、１９…第２ヒートシンク、１９ａ…放熱面、２０…はんだ、２１…第１主端子、２１ａ…第１連結部、２２…第２主端子、２２ａ…第２連結部、２３…信号端子、２４…ボンディングワイヤ、２５，２６…第１電流経路、２７，２８…第２電流経路、２９…絶縁板、３０，３１…導体層、３２…ボンディングワイヤ、３３…リード、３４…ＩＧＢＴ、１００，１０１…バスバー

Claims (10)

  1. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
    外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、
    を備え、
    任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置されている半導体モジュール。
  2. 前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    Ｌｓ１＝Ｌｓ２の場合に、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  3. 前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    Ｌｓ１＞Ｌｓ２の場合に、Ｍ１＜Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  4. 前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    Ｌｓ１＜Ｌｓ２の場合に、Ｍ１＞Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  5. ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    前記第１主端子が２本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられている請求項２〜４いずれか１項に記載の半導体モジュール。
  6. ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている請求項２〜４いずれか１項に記載の半導体モジュール。
  7. ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    前記第１主端子と前記第１導体板との連結部分である第１連結部、及び、前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にそれぞれ設けられている請求項２〜４いずれか１項に記載の半導体モジュール。
  8. 一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    前記第１主端子が２本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、
    を備え、
    前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられている半導体モジュール。
  9. 一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    前記第１主端子が１本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、
    を備え、
    前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている半導体モジュール。
  10. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体部（１５，３０）と、
    前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体部（１９，３１，３２，３３）と、
    を備え、
    前記第１主端子と前記第１導体部との連結部分である第１連結部、及び、前記第２主端子と前記第２導体部との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にそれぞれ設けられている半導体モジュール。
JP2017145786A 2017-07-27 2017-07-27 半導体モジュール Active JP6717270B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017145786A JP6717270B2 (ja) 2017-07-27 2017-07-27 半導体モジュール
EP18837416.9A EP3660899A1 (en) 2017-07-27 2018-06-28 Semiconductor module
PCT/JP2018/024482 WO2019021731A1 (ja) 2017-07-27 2018-06-28 半導体モジュール
CN201880048851.XA CN110998838B (zh) 2017-07-27 2018-06-28 半导体模块
US16/731,244 US11270984B2 (en) 2017-07-27 2019-12-31 Semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017145786A JP6717270B2 (ja) 2017-07-27 2017-07-27 半導体モジュール

Publications (3)

Publication Number Publication Date
JP2019029457A true JP2019029457A (ja) 2019-02-21
JP2019029457A5 JP2019029457A5 (ja) 2019-09-05
JP6717270B2 JP6717270B2 (ja) 2020-07-01

Family

ID=65041072

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017145786A Active JP6717270B2 (ja) 2017-07-27 2017-07-27 半導体モジュール

Country Status (5)

Country Link
US (1) US11270984B2 (ja)
EP (1) EP3660899A1 (ja)
JP (1) JP6717270B2 (ja)
CN (1) CN110998838B (ja)
WO (1) WO2019021731A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110228A (ja) * 2017-12-19 2019-07-04 株式会社デンソー 電力変換装置
JP2020170827A (ja) * 2019-04-05 2020-10-15 株式会社デンソー 半導体装置
JP2021040074A (ja) * 2019-09-04 2021-03-11 株式会社デンソー パワーモジュール
JP2021072293A (ja) * 2019-10-29 2021-05-06 三菱電機株式会社 半導体パワーモジュール
WO2022118633A1 (ja) * 2020-12-03 2022-06-09 ローム株式会社 半導体装置
JP7411849B2 (ja) 2020-10-14 2024-01-11 ローム株式会社 半導体モジュール
US11955451B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11961790B2 (en) 2020-10-14 2024-04-16 Rohm Co., Ltd. Semiconductor module

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7124769B2 (ja) * 2019-03-06 2022-08-24 株式会社デンソー 半導体モジュール
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
JP7118204B1 (ja) * 2021-04-12 2022-08-15 三菱電機株式会社 半導体装置
CN114123812A (zh) * 2021-10-29 2022-03-01 西安交通大学 一种基于逆导igbt的mmc钳位双子模块

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738013A (ja) * 1993-07-22 1995-02-07 Origin Electric Co Ltd 複合ベース部材及び電力用半導体装置
JPH07297362A (ja) * 1992-08-26 1995-11-10 Eupec Europ G Fur Leistungshalbleiter Mbh & Co Kg 電力用半導体モジュール
JP2008091809A (ja) * 2006-10-05 2008-04-17 Mitsubishi Electric Corp 半導体モジュール
JP2010027710A (ja) * 2008-07-16 2010-02-04 Mitsubishi Electric Corp 半導体モジュール
JP2015185834A (ja) * 2014-03-26 2015-10-22 株式会社デンソー 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270491A (ja) 1996-04-01 1997-10-14 Fuji Electric Co Ltd パワートランジスタモジュール
JP4506848B2 (ja) 2008-02-08 2010-07-21 株式会社デンソー 半導体モジュール
JP4988665B2 (ja) * 2008-08-06 2012-08-01 日立オートモティブシステムズ株式会社 半導体装置および半導体装置を用いた電力変換装置
JP5947537B2 (ja) * 2011-04-19 2016-07-06 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5555206B2 (ja) * 2011-07-11 2014-07-23 株式会社 日立パワーデバイス 半導体パワーモジュール
JP6065771B2 (ja) * 2013-07-03 2017-01-25 株式会社デンソー 半導体装置
JP6096614B2 (ja) * 2013-07-11 2017-03-15 株式会社 日立パワーデバイス パワー半導体モジュールおよびそれを用いた電力変換装置
JP2015198188A (ja) * 2014-04-02 2015-11-09 トヨタ自動車株式会社 半導体モジュール
JP6597549B2 (ja) * 2016-10-20 2019-10-30 トヨタ自動車株式会社 半導体モジュール
JP6640701B2 (ja) 2016-12-07 2020-02-05 三菱日立パワーシステムズ株式会社 地熱発電用蒸気性状監視装置、地熱発電システム、地熱発電用蒸気性状監視方法、及び、地熱発電システム制御方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297362A (ja) * 1992-08-26 1995-11-10 Eupec Europ G Fur Leistungshalbleiter Mbh & Co Kg 電力用半導体モジュール
JPH0738013A (ja) * 1993-07-22 1995-02-07 Origin Electric Co Ltd 複合ベース部材及び電力用半導体装置
JP2008091809A (ja) * 2006-10-05 2008-04-17 Mitsubishi Electric Corp 半導体モジュール
JP2010027710A (ja) * 2008-07-16 2010-02-04 Mitsubishi Electric Corp 半導体モジュール
JP2015185834A (ja) * 2014-03-26 2015-10-22 株式会社デンソー 半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110228A (ja) * 2017-12-19 2019-07-04 株式会社デンソー 電力変換装置
JP2020170827A (ja) * 2019-04-05 2020-10-15 株式会社デンソー 半導体装置
JP7259655B2 (ja) 2019-09-04 2023-04-18 株式会社デンソー パワーモジュール
WO2021044898A1 (ja) * 2019-09-04 2021-03-11 株式会社デンソー パワーモジュール
JP2021040074A (ja) * 2019-09-04 2021-03-11 株式会社デンソー パワーモジュール
JP2021072293A (ja) * 2019-10-29 2021-05-06 三菱電機株式会社 半導体パワーモジュール
US11728251B2 (en) 2019-10-29 2023-08-15 Mitsubishi Electric Corporation Semiconductor power module with temperature sensors and shaped top plate to equalize current paths
JP7411849B2 (ja) 2020-10-14 2024-01-11 ローム株式会社 半導体モジュール
US11955414B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955413B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955451B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955452B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11961790B2 (en) 2020-10-14 2024-04-16 Rohm Co., Ltd. Semiconductor module
WO2022118633A1 (ja) * 2020-12-03 2022-06-09 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20200135702A1 (en) 2020-04-30
CN110998838A (zh) 2020-04-10
WO2019021731A1 (ja) 2019-01-31
EP3660899A4 (en) 2020-06-03
EP3660899A1 (en) 2020-06-03
US11270984B2 (en) 2022-03-08
CN110998838B (zh) 2023-05-23
JP6717270B2 (ja) 2020-07-01

Similar Documents

Publication Publication Date Title
JP6717270B2 (ja) 半導体モジュール
US11545419B2 (en) Semiconductor package having an additional material with a comparative tracking index (CTI) higher than that of encapsulant resin material formed between two terminals
JP7153649B2 (ja) ゲートパスインダクタンスが低いパワー半導体モジュール
US9762140B2 (en) Semiconductor device
JP5798412B2 (ja) 半導体モジュール
US9116532B2 (en) Power semiconductor device module
JP6750514B2 (ja) 半導体装置
JP6708066B2 (ja) 半導体装置
US11456238B2 (en) Semiconductor device including a semiconductor chip connected with a plurality of main terminals
CN112166500B (zh) 半导体装置
US10535577B2 (en) Semiconductor device
WO2018131276A1 (ja) 半導体装置
US20210407875A1 (en) Semiconductor device
US20200211954A1 (en) Semiconductor module
JP2009148077A (ja) 電圧駆動型半導体モジュール及びこれを用いた電力変換器
US11887905B2 (en) Semiconductor device
JP6123722B2 (ja) 半導体装置
JP2023044542A (ja) パワー半導体モジュールおよび電力変換装置
JP2012169349A (ja) 回路装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200525

R151 Written notification of patent or utility model registration

Ref document number: 6717270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250