JP2019029457A5 - - Google Patents

Description

本開示のひとつである半導体モジュールは、
ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｂ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
スイッチング素子を通じた第１主端子と第２主端子との間の電流経路としての、第１主電極のそれぞれと第１主端子との間に形成される第１電流経路（２５，２６）及び第２主電極のそれぞれと第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
任意のスイッチング素子における第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数のスイッチング素子及び電流経路が配置され、
スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
第１スイッチング素子における第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、第２スイッチング素子における第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２となるように複数のスイッチング素子及び電流経路が配置され、
２つのスイッチング素子は、一面側に第１主電極が形成され、一面と反対の裏面側に第２主電極及びゲート電極が形成されるとともに、それぞれの一面が同じ側となるように並んで配置され、
第１主端子が２本連なり、２つのスイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、第２主端子が１本連なり、２つのスイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
第２主端子と第２導体板との連結部分である第２連結部は、２つのスイッチング素子の並び方向において、２つのスイッチング素子の間に設けられ、
第１主端子と第１導体板との連結部分である第１連結部は、第２連結部に対して並び方向における両側に設けられ、
２本の第１主端子と第１導体板とが、一体的に設けられている。

Claims (8)

1. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
   任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置され、
   前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
   前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
   Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置され、
   ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
   前記第１主端子が２本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられ、
   ２本の前記第１主端子と前記第１導体板とが、一体的に設けられている半導体モジュール。
2. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
   任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置され、
   前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
   前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
   Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置され、
   ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
   前記第１主端子が２本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられ、
   前記第２主端子と前記第２導体板とが、一体的に設けられている半導体モジュール。
3. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
   任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置され、
   前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
   前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
   Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置され、
   ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
   前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている半導体モジュール。
4. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
   任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置され、
   前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
   前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
   Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置され、
   ２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
   前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
   前記第１主端子と前記第１導体板との連結部分である第１連結部、及び、前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にのみそれぞれ設けられている半導体モジュール。
5. 一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記第１主端子が２本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、を備え、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられ、
   ２本の前記第１主端子は、前記第１導体板と一体的に設けられている半導体モジュール。
6. 一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記第１主端子が２本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、を備え、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられ、
   前記第２主端子と前記第２導体板とが、一体的に設けられている半導体モジュール。
7. 一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記第１主端子が１本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、を備え、
   前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
   前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている半導体モジュール。
8. ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された２つのスイッチング素子（１２，１３）と、
   外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
   前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体部（１５，３０）と、
   前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体部（１９，３１，３２，３３）と、を備え、
   前記第１主端子と前記第１導体部との連結部分である第１連結部、及び、前記第２主端子と前記第２導体部との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にのみそれぞれ設けられている半導体モジュール。