JP6252293B2 - 半導体装置 - Google Patents

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Description

本発明は、主端子及び同一の半導体チップに対応する複数の制御端子が封止部の一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において主端子が信号経路に並んで配置された半導体装置に関する。
従来、主端子及び同一の半導体チップに対応する複数の制御端子が封止部の一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において主端子が信号経路に並んで配置された半導体装置として、特許文献１に記載のものが知られている。
特許文献１に記載の半導体装置は、三相インバータを構成するための６つの半導体素子（半導体チップ）を有している。この半導体チップのコレクタ電極及びエミッタ電極には、配線部材（主端子）が接続されている。一方、ゲート電極には、ボンディングワイヤ（中継部材）を介して配線部材（制御端子）が接続されている。これら主端子及び制御端子は、樹脂モールド部（封止部）から突出している。
また、例えば各相の出力用の主端子と各相の制御端子とが、封止部の同一面から突出しており、制御端子が並ぶ第１方向において、相ごとに、制御端子と主端子が並んで配置されている。
特開２０１２−１４６９１９号公報
上記したように、制御端子は、中継部材を介して制御電極と電気的に接続されており、中継部材及び制御端子を含んで信号経路が形成されている。すなわち、第１方向において、複数の信号経路と主端子が並んで配置されている。
このような構成では、短絡が生じて、制御端子に並設された主端子と、別の主端子との間に瞬間的に大電流が流れると、並設された主端子と信号経路との磁気結合によってノイズが発生し、信号経路をノイズが伝搬して誤動作が生じる虞がある。
そこで、本発明は上記問題点に鑑み、主端子及び同一の半導体チップに対応する複数の制御端子が封止部の一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において主端子が信号経路に並んで配置された半導体装置において、短絡発生時のノイズによる誤動作を抑制することを目的とする。
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
開示された発明のひとつは、スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０〜１５）と、半導体チップを封止する封止部（５０）と、主電極に電気的に接続され、封止部から突出する複数の主端子（２０，２１，２２〜２４）と、制御電極にそれぞれ接続された複数の中継部材（７０）と、中継部材を介して制御電極に電気的に接続され、対応する中継部材とともに信号経路をなし、封止部から突出する複数の制御端子（３０〜３５）と、を備えている。複数の主端子は、封止部の一面（５０ｃ）から突出する第１主端子と、一面とは別の面から突出する第２主端子と、を有している。また、同一の半導体チップに対応する複数の制御端子が一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において第１主端子が信号経路に並んで配置されている。
そして、第１主端子に並んで配置された複数の信号経路において、同じ機能の中継部材がそれぞれ対で設けられ、対をなす中継部材の一方を含む第１中継群（７１）と、他方を含む第２中継群（７２）とが、第１方向において隣り合って配置されるとともに、第１中継群と第２中継群との並び順がミラー反転の関係となっていることを特徴とする。
ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。本発明によれば、対をなす中継部材の一方と第１主端子の相互インダクタンスと、中継部材の他方と第１主端子の相互インダクタンスとを合成した相互インダクタンスが、各信号経路でほぼ等しくなる。したがって、短絡が生じて第１主端子と第２主端子との間に瞬間的に大電流が流れても、ノイズによる誤動作を抑制することができる。
開示された他の発明のひとつは、スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０〜１５）と、半導体チップを封止する封止部（５０）と、主電極に電気的に接続され、封止部から突出する複数の主端子（２０，２１，２２〜２４）と、制御電極にそれぞれ接続された複数の中継部材（７０）と、中継部材を介して制御電極に電気的に接続され、対応する中継部材とともに信号経路をなし、封止部から突出する複数の制御端子（３０〜３５）と、を備えている。複数の主端子は、封止部の一面（５０ｃ）から突出する第１主端子と、一面とは別の面から突出する第２主端子と、を有している。また、同一の半導体チップに対応する複数の制御端子が一面から突出し、該制御端子を含む信号経路が第１方向に並んで配置されるとともに、第１方向において第１主端子が信号経路に並んで配置されている。そして、同じ機能の第１主端子が対で設けられ、対をなす第１主端子（２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ）が、第１方向において、複数の信号経路を間に挟むように、複数の信号経路の両側に配置されていることを特徴とする。
上記したように、ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。本発明によれば、対をなす第１主端子の一方と信号経路の相互インダクタンスと、第１主端子の他方と信号経路の相互インダクタンスとを合成した相互インダクタンスが、各信号経路でほぼ等しくなる。したがって、短絡が生じて第１主端子と第２主端子との間に瞬間的に大電流が流れても、ノイズによる誤動作を抑制することができる。
第１実施形態に係る半導体装置の回路図である。 図１に示す半導体装置の概略構成を示す斜視図である。 図２において、封止部及び絶縁シートを省略した図である。 図３において、ヒートシンクの一部を省略した図である。 図４に破線で示す領域Vを拡大した図である。 図５においてボンディングワイヤ周辺を拡大した図である。 誤動作抑制の効果を説明するための等価回路図であり、図５に対応している。 第１変形例を示す図であり、図６に対応している。 第２変形例を示す斜視図であり、図２に対応している。 第３変形例を示す平面図である。 第４変形例を示す平面図である。 第５変形例を示す平面図である。 第６変形例を示す平面図である。 第７変形例を示す平面図である。 第２実施形態に係る半導体装置の概略構成を示す平面図である。 図１５において、封止部、絶縁シート、及びヒートシンクの一部を省略した図である。 図１６に破線で示す領域XVIIを拡大した図である。 誤動作抑制の効果を説明するための等価回路図であり、図１７に対応している。 第８変形例を示す平面図である。 第９変形例を示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。なお、以下の各図相互において互いに同一もしくは均等である部分に、同一符号を付与する。また、半導体チップの厚み方向をＺ方向と示す。また、Ｚ方向に直交し、制御端子の延設方向をＹ方向と示す。また、Ｙ方向及びＺ方向の両方向に直交する方向をＸ方向と示す。また、平面形状とは、特に断わりのない限り、Ｘ方向及びＹ方向により規定される面に沿う形状を示す。
（第１実施形態）
先ず、図１〜図６に基づき、本実施形態に係る半導体装置１００の構成について説明する。
図１に示すように、半導体装置１００は、負荷としてのモータ２００を駆動するために、直流電源２０１の正極（高電位側）と負極（低電位側）との間に接続された上下アームを三相分有している。このように、半導体装置１００は三相インバータとして構成されており、直流電力を三相交流に変換し、モータ２００に出力する。このような半導体装置１００は、例えば電気自動車やハイブリッド車に搭載される。なお、図１に示す符号２０２は、平滑用のコンデンサである。
各アームを構成する半導体チップは、ＩＧＢＴやＭＯＳＦＥＴなどのパワー系スイッチング素子と該スイッチング素子に逆並列に接続されたＦＷＤ素子とを有している。なお、パワー系スイッチング素子とＦＷＤ素子とを別チップに構成することもできる。本実施形態では、半導体装置１００が、スイッチング素子としてｎチャネル型のＩＧＢＴ素子を採用した６つの半導体チップ１０〜１５を備えている。そして、半導体チップ１０を上アーム側、半導体チップ１１を下アーム側として、Ｕ相の上下アームが構成されている。同じく、半導体チップ１２を上アーム側、半導体チップ１３を下アーム側として、Ｖ相の上下アームが構成されている。半導体チップ１４を上アーム側、半導体チップ１５を下アーム側として、Ｗ相の上下アームが構成されている。
また、半導体装置１００は、外部接続用の端子として、Ｐ端子２０、Ｎ端子２１、出力端子２２〜２４、及び制御端子３０〜３５を備えている。このうち、Ｐ端子２０、Ｎ端子２１、及び出力端子２２〜２４が、特許請求の範囲に記載の主端子に相当する。なお、主端子はパワー端子、制御端子は信号端子とも呼ばれる。
Ｐ端子２０は、直流電源２０１の正極側に接続される端子であり、Ｎ端子２１は直流電源の負極側に接続される端子である。Ｐ端子２０は、上アーム側の半導体チップ１０，１２，１４に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。Ｎ端子２１は、下アーム側の半導体チップ１１，１３，１５に形成されたＩＧＢＴ素子のエミッタ電極に、電気的に接続されている。
モータ２００の三相線に接続される出力端子２２〜２４のうち、Ｕ相の出力端子２２は、半導体チップ１０に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１１に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。同じく、Ｖ相の出力端子２３は、半導体チップ１２に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１３に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。Ｗ相の出力端子２４は、半導体チップ１４に形成されたＩＧＢＴ素子のエミッタ電極及び半導体チップ１５に形成されたＩＧＢＴ素子のコレクタ電極に、電気的に接続されている。なお、半導体チップ１０〜１５のコレクタ電極及びエミッタ電極が特許請求の範囲に記載の主電極に相当する。
制御端子３０〜３５は、半導体チップ１０〜１５に形成された素子の駆動を制御するための各種信号を、入力または出力する端子であり、半導体チップ１０〜１５の制御電極（パッド）に電気的に接続されている。制御端子３０は半導体チップ１０に対応し、制御端子３１は半導体チップ１１に対応している。同じく、制御端子３２は半導体チップ１２に対応し、制御端子３３は半導体チップ１３に対応している。制御端子３４は半導体チップ１４に対応し、制御端子３５は半導体チップ１５に対応している。
本実施形態では、各制御端子３０〜３５が、ゲート駆動信号用、ケルビンエミッタ用（エミッタ電極の電位検出用）、半導体チップ１０〜１５に形成された感温ダイオードのアノード電位用、同じくカソード電位用、電流センス用の計５本を有している。加えて、電源用が２本、エラーチェック用、テストモード設定用、ゲート電位チェック用の計５本を有している。
また、半導体装置１００は、半導体チップに、対応する半導体チップ１０〜１５に形成された素子の駆動を制御するためのドライブ回路が形成されてなるドライバＩＣ４０〜４５を有している。このドライバＩＣ４０〜４５は、図示しないマイコンから入力される制御信号（デジタル信号）に基づいて、ゲート駆動信号などのアナログ信号を生成する。また、上記した感温ダイオードなどの検出値（アナログ値）をデジタル信号に変換して出力する。なお、ドライバＩＣ４０〜４５が、特許請求の範囲に記載のドライバチップに相当する。
図２に示すように、半導体装置１００は、半導体チップ１０〜１５を一体的に封止する封止部５０を備えている。このように、三相インバータを構成する６つの半導体チップ１０〜１５が封止部５０によって封止されてなる６ｉｎ１パッケージとなっている。
封止部５０は、例えば、樹脂材料を用いて形成されている。本実施形態では、エポキシ樹脂を用いたトランスファモールド法により形成されている。封止部５０は、平面略矩形状をなしており、Ｚ方向における一面５０ａと、図示しない一面５０ａと反対の面とがほぼ平坦となっている。そして、これらの面から、後述するヒートシンク６０〜６７の放熱面が露出されている。
一面５０ａ及びその反対の面には、各放熱面を被覆するように、絶縁シート５１が貼り付けられている。この絶縁シート５１は、Ｚ方向において半導体装置１００の両側に冷却器が配置され、半導体装置１００から両面放熱がなされる構成において、半導体装置１００と冷却器との間を電気的に分離する。
一面５０ａ及びその反対の面を繋ぐ側面のうち、側面５０ｂからは、上記したＰ端子２０（２０ａ，２０ｂ）、Ｎ端子２１（２１ａ，２１ｂ）、及び上アーム側の半導体チップ１０，１２，１４に対応する制御端子３０，３２，３４が突出している。各端子２０，２１，３０，３２，３４はＹ方向に延設されており、その一部が側面５０ｂから突出している。また、各制御端子３０，３２，３４を構成する１０本の端子は、それぞれＸ方向に並んで配置されており、側面５０ｂの中央付近に、制御端子３０，３２，３４同士がＸ方向に並んで配置されている。そして、これら制御端子３０，３２，３４を間に挟むように、Ｘ方向の一方側にＰ端子２０ａ及びＮ端子２１ａ、他方側にＰ端子２０ｂ及びＮ端子２１ｂが配置されている。すなわち、Ｘ方向の一端側から、Ｎ端子２１ａ、Ｐ端子２０ａ、制御端子３０、制御端子３２、制御端子３４、Ｐ端子２０ｂ、Ｎ端子２１ｂの順に配置されている。
一方、側面５０ｂと反対の側面５０ｃからは、上記した出力端子２２〜２４、及び、下アーム側の半導体チップ１１，１３，１５に対応する制御端子３１，３３，３５が突出している。各端子２２〜２４，３１，３３，３５はＹ方向に延設されており、その一部が側面５０ｃから突出している。また、各制御端子３１，３３，３５を構成する１０本の端子は、それぞれＸ方向に並んで配置されている。そして、Ｘ方向の一端側から、制御端子３１、出力端子２２、制御端子３３、出力端子２３、制御端子３５、出力端子２４の順に配置されている。例えば、出力端子２２〜２４が特許請求の範囲に記載の第１主端子とすると、Ｐ端子２０及びＮ端子２１が第２主端子に相当し、側面５０ｃが封止部の一面に相当する。逆に、Ｐ端子２０又はＮ端子２１が特許請求の範囲に記載の第１主端子とすると、出力端子２２〜２４が第２主端子に相当し、側面５０ｂが封止部の一面に相当する。また、Ｘ方向が、第１方向に相当する。
半導体装置１００は、図３及び図４に示すように、ヒートシンク６０〜６７を備えている。ヒートシンク６０〜６７は、対応するＰ端子２０、Ｎ端子２１、出力端子２２〜２４と半導体チップ１０〜１５との電気的な中継機能を果たすとともに、半導体チップ１０〜１５が生じた熱を放熱する機能を果たす。
ヒートシンク６０は、Ｐ端子２０（２０ａ，２０ｂ）と一体的に形成されている。ヒートシンク６０の一面には、上アーム側の半導体チップ１０，１２，１４がコレクタ電極形成面を対向させて配置され、ヒートシンク６０にそれぞれのコレクタ電極が電気的に接続されている。ヒートシンク６０はＸ方向を長手とする平面矩形状をなしており、半導体チップ１０，１２，１４は、Ｘ方向に並んで配置されている。
一方、下アーム側の半導体チップ１１，１３，１５は、それぞれヒートシンク６１〜６３上に配置されている。ヒートシンク６１は、Ｕ相の出力端子２２と一体的に形成されている。ヒートシンク６１の一面上には、半導体チップ１１がコレクタ電極形成面を対向させて配置され、ヒートシンク６１にコレクタ電極が電気的に接続されている。ヒートシンク６２は、Ｖ相の出力端子２３と一体的に形成されている。ヒートシンク６２の一面上には、半導体チップ１３がコレクタ電極形成面を対向させて配置され、ヒートシンク６２にコレクタ電極が電気的に接続されている。ヒートシンク６３は、Ｗ相の出力端子２４と一体的に形成されている。ヒートシンク６３の一面上には、半導体チップ１５がコレクタ電極形成面を対向させて配置され、ヒートシンク６３にコレクタ電極が電気的に接続されている。なお、上記したヒートシンク６０〜６３におけるチップ搭載面は、Ｚ方向において同じ側である。各ヒートシンク６０〜６３はほぼ同じ厚みを有しており、各ヒートシンク６０〜６３におけるチップ搭載面と反対の面が、封止部５０における一面５０ａと反対の面から露出する放熱面となっている。
半導体チップ１１，１３，１５におけるヒートシンク６１〜６３と反対の面上には、ヒートシンク６４が配置されている。ヒートシンク６４は、Ｎ端子２１（２１ａ，２１ｂ）に電気的に接続されている。ヒートシンク６４はＸ方向を長手とする平面矩形状をなしており、半導体チップ１１，１３，１５を跨いで配置されている。このヒートシンク６４は、半導体チップ１１，１３，１５のエミッタ電極と電気的に接続されている。
一方、上アーム側の半導体チップ１０，１２，１４におけるヒートシンク６０と反対の面上には、ヒートシンク６５〜６７が配置されている。ヒートシンク６５は、半導体チップ１０のエミッタ電極と電気的に接続されている。ヒートシンク６６は、半導体チップ１２のエミッタ電極と電気的に接続されている。ヒートシンク６７は、半導体チップ１４のエミッタ電極と電気的に接続されている。各ヒートシンク６５〜６７は、対応する相のヒートシンク６１〜６３と電気的に接続されている。本実施形態では、図示しない突出部がヒートシンク６５〜６７に設けられ、この突出部がヒートシンク６１〜６３の連結部６８に接続されている。
なお、上記したヒートシンク６４〜６７はほぼ同じ厚みを有しており、各ヒートシンク６４〜６７における半導体チップ１０〜１５と反対の面が、封止部５０における一面５０ａから露出する放熱面となっている。また、上記したように、半導体チップ１０〜１５は、一面にコレクタ電極を有し、一面と反対の面にエミッタ電極を有する両面電極構造をなしている。
図５及び図６では、Ｕ相の下アーム側を例示している。以下、Ｕ相下アームについて説明するが、他のアームについても同様の構成となっている。半導体チップ１１は、ボンディングワイヤ７０を介して、対応するドライバＩＣ４１と電気的に接続されている。このボンディングワイヤ７０が、特許請求の範囲に記載の中継部材に相当する。
ボンディングワイヤ７０は、上記した制御端子３１とともに、半導体チップ１１に形成された素子の駆動を制御するための信号経路をなしている。そして、半導体チップ１１に接続された複数の信号経路はＸ方向に並んでおり、複数の信号経路に対し、主端子であるＵ相の出力端子２２が並んで配置されている。
本実施形態では、ボンディングワイヤ７０により、第１ワイヤ群７１と、第２ワイヤ群７２と、が構成されている。この第１ワイヤ群７１が、特許請求の範囲に記載の第１中継群に相当し、第２ワイヤ群７２が、第２中継群に相当する。
第１ワイヤ群７１は、５本のボンディングワイヤ７０ａ１〜７０ｅ１を有している。ボンディングワイヤ７０ａ１は、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂ１は、アノード電位用である。ボンディングワイヤ７０ｃ１は、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄ１は、電流センス用である。ボンディングワイヤ７０ｅ１は、各信号経路の基準電位（グランド）をなすケルビンエミッタ用である。
第２ワイヤ群７２は、５本のボンディングワイヤ７０ａ２〜７０ｅ２を有している。ボンディングワイヤ７０ａ２は、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂ２は、アノード電位用である。ボンディングワイヤ７０ｃ２は、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄ２は、電流センス用である。ボンディングワイヤ７０ｅ２は、各信号経路の基準電位（グランド）をなすケルビンエミッタ電位用である。
このように、第１ワイヤ群７１と第２ワイヤ群７２とでボンディングワイヤ７０が同数とされ、且つ、同じ機能のボンディングワイヤ７０がそれぞれ設けられている。例えば、ボンディングワイヤ７０ａ１，７０ａ２が、同じ機能を有するボンディングワイヤ７０である。すなわち、半導体チップ１１に形成された感温ダイオードのカソード電位用、アノード電位用、ＩＧＢＴ素子のゲート駆動信号用、電流センス用、ケルビンエミッタ用の５つの信号経路を有している。以下、信号経路のうち、カソード電位用を第１信号経路、アノード電位用を第２信号経路、ゲート駆動信号用を第３信号経路、電流センス用を第４信号経路、ケルビンエミッタ用を第５信号経路とも示す。また、各信号経路において、ボンディングワイヤ７０の部分が２つに分岐されている。図示を省略するが、半導体チップ１１及びドライバＩＣ４１の電極（パッド）も各信号経路に２つずつ設けられている。
そして、図６に示すように、同じ機能を有するボンディングワイヤ７０のＸ方向の配置が、第１ワイヤ群７１と第２ワイヤ群７２とでミラー反転の位置関係となっている。第１ワイヤ群７１を構成するボンディングワイヤ７０ａ１〜７０ｅ１は、Ｘ方向に並んで配置されている。詳しくは、ボンディングワイヤ７０ａ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｅ１の順に配置されている。一方、第２ワイヤ群７２を構成するボンディングワイヤ７０ａ２〜７０ｅ２もＸ方向に並んで配置されている。また、第２ワイヤ群７２は第１ワイヤ群７１の隣に配置されている。ボンディングワイヤ７０ａ２は、ボンディングワイヤ７０ａ１の隣に配置されている。そして、ボンディングワイヤ７０ａ１から遠ざかる方向に、ボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の順に配置されている。
なお、図５に示すように、ボンディングワイヤ７３を介して、ドライバＩＣ４１と制御端子３１が電気的に接続されている。また、一部の制御端子３１を跨ぐように、チップ抵抗やチップコンデンサなどの受動部品７４が実装されている。
次に、図５〜図８に基づき、本実施形態に係る半導体装置１００の効果について説明する。この効果についても、Ｕ相の下アーム側を例に説明するが、他のアームについても同じである。
ところで、本実施形態では、半導体装置１００がドライバＩＣ４１を備えている。したがって、上記した信号経路のうち、制御端子３１にはデジタル信号が伝送され、ボンディングワイヤ７０にはアナログ信号が伝送される。自己インダクタンスは、アナログ信号が流れるボンディングワイヤ７０のほうが、制御端子３１に較べて十分に大きい。このため並設された出力端子２２との相互インダクタンスを考慮するうえで、ボンディングワイヤ７０の自己インダクタンスを考慮すれば良い。なお、制御端子３１のデジタル信号にノイズが重畳しても誤動作が生じにくいが、ボンディングワイヤ７０のアナログ信号にノイズが重畳すると、誤動作が生じやすい。
例えば出力端子２２が地絡し、図５に示すように、連結部６８を介して、Ｐ端子２０から出力端子２２に向けて大電流７５が瞬間的に流れた場合に、磁気結合によって形成されるノイズ電圧は、各信号経路の相互インダクタンスと通電電流の時間変化ｄｉ／ｄｔとの積により決定される。例えば、ｄｉ／ｄｔを２ｋＡ／μｓ、相互インダクタンスを１ｎＨとすると、２Ｖのノイズが発生する。
上記のように大電流７５が瞬間的に流れると、電磁結合によって各信号経路にノイズが生じる。しかしながら、ノイズによる誤動作は、各信号経路に生じるノイズ自体の絶対的な大きさによるのではなく、並設された各信号経路においてノイズ電圧の差が大きいと生じる。したがって、各信号経路にノイズが生じても、ノイズ電圧に殆ど差がなければ、誤動作は生じない。上記した５つの信号経路においては、ケルビンエミッタ電位が、各信号経路の基準電位（グランド）をなし、残りの４つの信号経路は、ケルビンエミッタ電位を基準として動く。したがって、ノイズが重畳した状態で、ケルビンエミッタ電位との電位差が殆ど変わらなければ、誤動作は生じない。しかしながら、相互インダクタンスは、相互インダクタンスを作り出す自己インダクタンス間の距離が近いほど大きく、遠いほど小さくなる。
これに対し、本実施形態では、上記したように、５つの信号経路を、ボンディングワイヤ７０の部分において２つに分岐している。すなわち、同じ機能のボンディングワイヤ７０がそれぞれ対で設けられている。そして、対をなすボンディングワイヤ７０の一方を含む第１ワイヤ群７１と、他方を含む第２ワイヤ群７２とが、Ｘ方向において隣り合って配置されるとともに、並び順がミラー反転の関係となっている。
図７は、図５及び図６に示す構成の等価回路図を示している。上記したように、Ｘ方向において、出力端子２２側から、第１ワイヤ群７１、第２ワイヤ群７２の順に並んでおり、詳しくは、ボンディングワイヤ７０ｅ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ａ１、ボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の順に並んでいる。また、図７において、Ｌ２２は、出力端子２２の自己インダクタンスを示す。Ｌ７０ａ１、Ｌ７０ｂ１、Ｌ７０ｃ１、Ｌ７０ｄ１、Ｌ７０ｅ１は、それぞれボンディングワイヤ７０ａ１、ボンディングワイヤ７０ｂ１、ボンディングワイヤ７０ｃ１、ボンディングワイヤ７０ｄ１、ボンディングワイヤ７０ｅ１の自己インダクタンスを示す。Ｌ７０ａ２、Ｌ７０ｂ２、Ｌ７０ｃ２、Ｌ７０ｄ２、Ｌ７０ｅ２は、それぞれボンディングワイヤ７０ａ２、ボンディングワイヤ７０ｂ２、ボンディングワイヤ７０ｃ２、ボンディングワイヤ７０ｄ２、ボンディングワイヤ７０ｅ２の自己インダクタンスを示す。
各信号経路の基準電位となるケルビンエミッタ用の第５信号経路を構成するボンディングワイヤ７０ｅ１は出力端子２２に最も近く、ボンディングワイヤ７０ｅ２は最も遠い。したがって、ボンディングワイヤ７０ｅ１と出力端子２２との相互インダクタンスは大きく、ボンディングワイヤ７０ｅ２と出力端子２２との相互インダクタンスは小さい。これにより、合成相互インダクタンス、すなわち第５信号経路の相互インダクタンスは、各相互インダクタンスのほぼ中間値となる。
同様にして、第４信号経路を構成するボンディングワイヤ７０ｄ１は出力端子２２に２番目に近く、ボンディングワイヤ７０ｄ２は２番目に遠い。したがって、第４信号経路の相互インダクタンス（合成相互インダクタンス）は、第５信号経路の相互インダクタンスとほぼ等しくなる。
第３信号経路を構成するボンディングワイヤ７０ｃ１は出力端子２２に３番目に近く、ボンディングワイヤ７０ｃ２は３番目に遠い。したがって、第３信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
第２信号経路を構成するボンディングワイヤ７０ｂ１は出力端子２２に４番目に近く、ボンディングワイヤ７０ｂ２は４番目に遠い。したがって、第２信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
第１信号経路を構成するボンディングワイヤ７０ａ１は出力端子２２に５番目に近く、ボンディングワイヤ７０ａ２は５番目に遠い。したがって、第１信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
このように、本実施形態では、５つの信号経路の合成インダクタンスがほぼ等しくなっている。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなる。このため、ノイズが重畳しても、ケルビンエミッタ電位を基準とする各信号経路の電位差は殆ど変わらない。したがって、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。
また、本実施形態では、Ｐ端子２０、Ｎ端子２１、及び制御端子３０，３２，３４が封止部５０の側面５０ｂから突出するとともにＺ方向に直交する方向に延設され、出力端子２２〜２４及び制御端子３１，３３，３５が反対の側面５０ｃから突出するとともにＺ方向に直交する方向に延設されている。したがって、Ｚ方向において体格を小型化することができる。また、半導体装置１００の熱をＺ方向の両面側に放熱することができる。特に本実施形態では、ヒートシンク６０〜６７の放熱面が露出されているため、ノイズによる誤動作を抑制しつつ、放熱性を向上することができる。
（変形例）
なお、本実施形態では、６つのアームすべてに対して、ボンディングワイヤ７０を、同一機能で対とする例を示した。しかしながら、６つのアームの一部のみ、例えば下アーム側のみに対して、ボンディングワイヤ７０を、同一機能で対としても良い。
ドライバＩＣ４０〜４５を備えない構成においても、上記実施形態を適用することができる。図８に示す第１変形例は、図６に対応しており、Ｕ相の下アームを示している。第１変形例では、制御端子３１にもアナログ信号が流れるため、制御端子３１も含んで自己インダクタンスを考慮することとなる。このため、制御端子３１も２つに分岐されており、第１端子群３６と第２端子群３７が構成されている。第１端子群３６は、制御端子３１ａ１，３１ｂ１，３１ｃ１，３１ｄ１，３１ｅ１を有している。第２端子群３７は、制御端子３１ａ２，３１ｂ２，３１ｃ２，３１ｄ２，３１ｅ２を有している。例えば、制御端子３１ａ１，３１ａ２は、感温ダイオードのカソード電位用であり、制御端子３１ａ１にはボンディングワイヤ７０ａ１が接続され、制御端子３１ａ２にはボンディングワイヤ７０ａ２が接続されている。その外の説明は省略する。そして、Ｘ方向における信号経路の配置は、上記したボンディングワイヤ７０の配置と同じでとなっている。また、各信号経路に対し、主端子である出力端子２２がＸ方向に並んで配置されている。したがって、第１変形例に示す構成においても、５つの信号経路の合成インダクタンスがほぼ等しくなる。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなり、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。なお、図８では、Ｕ相の下アーム側を例に説明したが、他のアームについても同様に構成できる。
図９に示す第２変形例のように、ヒートシンク６０〜６７の放熱面が封止部５０から露出されない構成、換言すれば、絶縁シート５１が貼着されない構成においても、上記実施形態を適用することができる。さらには、ヒートシンク６０〜６３の放熱面のみが露出された構成や、ヒートシンク６４〜６７の放熱面のみが露出された構成にも適用することができる。
主端子であるＰ端子２０及びＮ端子２１の配置は、上記例に限定されない。図１０に示す第３変形例のように、Ｐ端子２０及びＮ端子２１をそれぞれ１つのみ有する構成としても良い。図１１に示す第４変形例のように、Ｐ端子２０とＮ端子２１を、Ｘ方向において制御端子３０，３２，３４の一方側にまとめて配置しても良い。図１２に示す第５変形例のように、Ｐ端子２０及びＮ端子２１を、制御端子３０〜３５が設けられた側面５０ｂ，５０ｃとは別の側面５０ｄ，５０ｅに配置しても良い。図１２では、Ｐ端子２０及びＮ端子２１がそれぞれ対をなし、一方の端子２０ａ，２１ａが側面５０ｄ、他方の端子２０ｂ、２１ｂが側面５０ｄと反対の側面５０ｅに配置されている。
さらには、上記実施形態を、６ｉｎ１パッケージ以外の半導体装置１００にも適用することができる。例えば、図１３に示す第６変形例では、半導体装置１００が、上下アームを一相分のみ有する２ｉｎ１パッケージとなっている。図１３では、一例として、Ｕ相アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０及びＮ端子２１が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０，３１が突出している。そして、出力端子２２に並設する制御端子３０，３１を含んだ信号経路において、上記した構造が採用されている。それ以外にも、制御端子３０，３１を側面５０ｂ側に設けた構成を採用することもできる。
また、図１４に示す第７変形例では、半導体装置１００が、アームをひとつ分のみ有する１ｉｎ１パッケージとなっている。図１４では、一例として、Ｕ相上アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０が突出している。そして、出力端子２２に並設する制御端子３０を含んだ信号経路において、上記した構造が採用されている。それ以外にも、制御端子３０を側面５０ｂ側に設けた構成を採用することもできる。
（第２実施形態）
本実施形態において、第１実施形態に示した半導体装置１００と共通する部分についての説明は割愛する。
５つの信号経路の合成インダクタンスをほぼ等しくし、これにより、大電流７５が瞬間的に流れたときに各信号経路に生じるノイズ電圧をほぼ等しくする技術思想は、第１実施形態と同じである。
本実施形態では、図１５及び図１６に示すように、出力端子２２〜２４が、それぞれ対で設けられている。Ｕ相の出力端子２２は分岐されて、２つの出力端子２２ａ，２２ｂを有している。そして、Ｘ方向において、Ｕ相の制御端子３１、すなわち該制御端子３１を含む信号経路を間に挟むように、Ｕ相下アームの信号経路の両側に配置されている。同じく、Ｖ相の出力端子２３は分岐されて、２つの出力端子２３ａ，２３ｂを有している。そして、Ｘ方向において、Ｖ相の制御端子３３、すなわち該制御端子３３を含む信号経路を間に挟むように、Ｖ相下アームの信号経路の両側に配置されている。Ｗ相の出力端子２４は分岐されて、２つの出力端子２４ａ，２４ｂを有している。そして、Ｘ方向において、Ｗ相の制御端子３５、すなわち該制御端子３５を含む信号経路を間に挟むように、Ｗ相下アームの信号経路の両側に配置されている。各出力端子２２〜２４は略Ｕ字状をなしている。なお、Ｐ端子２０及びＮ端子２１は、第１実施形態同様、対をなしている。
ボンディングワイヤ７０については、図１７にＵ相下アームを例示するように、対で設けられておらず、各信号経路につき１本のボンディングワイヤ７０となっている。それ以外の構成は、第１実施形態と同じである。
次に、図１７及び図１８に基づき、本実施形態に係る半導体装置１００の効果について説明する。この効果についても、Ｕ相の下アーム側を例に説明するが、他のアームについても同じである。図１８は、図１７に示す構成の等価回路図を示している。
本実施形態においても、半導体装置１００がドライバＩＣ４１を備えている。したがって、第１実施形態に示したように、信号経路と出力端子２２との相互インダクタンスを考慮するうえで、ボンディングワイヤ７０の自己インダクタンスを考慮すれば良い。
例えば出力端子２２が地絡し、図１７に示すように、連結部６８を介して、Ｐ端子２０から出力端子２２に向けて大電流７５が瞬間的に流れる場合、出力端子２２ａ，２２ｂのそれぞれに電流が流れる。したがって、第１信号経路と出力端子２２ａとの相互インダクタンスと、第１信号端子と出力端子２２ｂとの相互インダクタンスとを合成した相互インダクタンスが、第１信号経路と出力端子２２との相互インダクタンスとなる。他の信号経路についても同様である。
図１８に示すように、Ｘ方向において、出力端子２２ａ側から、ボンディングワイヤ７０ａ、ボンディングワイヤ７０ｂ、ボンディングワイヤ７０ｃ、ボンディングワイヤ７０ｄ、ボンディングワイヤ７０ｅの順に並んでいる。ボンディングワイヤ７０ａは、半導体チップ１１に形成された感温ダイオードのカソード電位用であり、ボンディングワイヤ７０ｂは、アノード電位用である。ボンディングワイヤ７０ｃは、ＩＧＢＴ素子のゲート駆動信号用であり、ボンディングワイヤ７０ｄは、電流センス用である。ボンディングワイヤ７０ｅは、各信号経路の基準電位（グランド）をなすケルビンエミッタ用である。
また、図１８において、Ｌ２２ａは、出力端子２２ａの自己インダクタンスを示し、Ｌ２２ｂは、出力端子２２ｂの自己インダクタンスを示す。Ｌ７０ａ、Ｌ７０ｂ、Ｌ７０ｃ、Ｌ７０ｄ、Ｌ７０ｅは、それぞれボンディングワイヤ７０ａ、ボンディングワイヤ７０ｂ、ボンディングワイヤ７０ｃ、ボンディングワイヤ７０ｄ、ボンディングワイヤ７０ｅの自己インダクタンスを示す。
各信号経路の基準電位となるケルビンエミッタ用の第５信号経路を構成するボンディングワイヤ７０ｅは、出力端子２２ａに最も遠く、出力端子２２ｂに最も近い。したがって、ボンディングワイヤ７０ｅと出力端子２２ａとの相互インダクタンスは小さく、ボンディングワイヤ７０ｅと出力端子２２ｂとの相互インダクタンスは大きい。これにより、合成相互インダクタンス、すなわち第５信号経路の相互インダクタンスは、各相互インダクタンスのほぼ中間値となる。
同様にして、第４信号経路を構成するボンディングワイヤ７０ｄは、出力端子２２ａに２番目に遠く、出力端子２２ｂに２番目に近い。したがって、第４信号経路の相互インダクタンス（合成相互インダクタンス）は、第５信号経路の相互インダクタンスとほぼ等しくなる。
第３信号経路を構成するボンディングワイヤ７０ｃは、出力端子２２ａに３番目に遠く、出力端子２２ｂに３番目に近い。したがって、第３信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
第２信号経路を構成するボンディングワイヤ７０ｂは、出力端子２２ａに２番目に近く、出力端子２２ｂに２番目に遠い。したがって、第２信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
第１信号経路を構成するボンディングワイヤ７０ａは、出力端子２２ａに最も近く、出力端子２２ｂに最も遠い。したがって、第１信号経路の相互インダクタンス（合成相互インダクタンス）も、第５信号経路の相互インダクタンスとほぼ等しくなる。
このように、本実施形態では、５つの信号経路の合成インダクタンスがほぼ等しくなっている。これにより、大電流７５が瞬間的に流れても、各信号経路に生じるノイズ電圧がほぼ等しくなる。このため、ノイズが重畳しても、ケルビンエミッタ電位を基準とする各信号経路の電位差は殆ど変わらない。したがって、ノイズによる半導体チップ１１やドライバＩＣ４１の誤動作を抑制することができる。
なお、出力端子２２〜２４に限らず、Ｐ端子２０及びＮ端子２１もそれぞれ対となっている。そして、Ｐ端子２０ａ，２０ｂの間に、制御端子３０，３２，３４をそれぞれ含む上アーム側の信号経路が配置されている。また、Ｎ端子２１ａ，２１ｂの間に、制御端子３０，３２，３４をそれぞれ含む上アーム側の信号経路が配置されている。したがって、上アーム側の３つの半導体チップ１０，１２，１４の信号経路についても、ノイズによる誤動作を抑制することができる。第１実施形態（図２参照）でも同じ構成を採用しているため、同じ効果を奏することができる。すなわち、第１実施形態に示した上アーム側の３つの半導体チップ１０，１２，１４の信号経路では、対をなすボンディングワイヤ７０の効果と、対をなすＰ端子２０及びＮ端子２１の効果を奏することができる。
また、本実施形態においても、Ｐ端子２０、Ｎ端子２１、及び制御端子３０，３２，３４が封止部５０の側面５０ｂから突出するとともにＺ方向に直交する方向に延設され、出力端子２２〜２４及び制御端子３１，３３，３５が反対の側面５０ｃから突出するとともにＺ方向に直交する方向に延設されている。したがって、Ｚ方向において体格を小型化することができる。また、半導体装置１００の熱をＺ方向の両面側に放熱することができる。特に本実施形態では、ヒートシンク６０〜６７の放熱面が露出されているため、ノイズによる誤動作を抑制しつつ、放熱性を向上することができる。
（変形例）
本実施形態では、主端子であるＰ端子２０、Ｎ端子２１、出力端子２２〜２４の全てを対をなす構造とする例を示した。しかしながら、しかしながら、複数の主端子の一部のみについて、対をなす構造としても良い。例えば、出力端子２２〜２４のみ、対をなす構造としても良い。
出力端子２２〜２４を略Ｕ字状の分岐構造としたが、Ｐ端子２０及びＮ端子２１同様、２本に分けても良い。逆に、Ｐ端子２０及びＮ端子２１を出力端子２２〜２４同様、分岐構造としても良い。
第１実施形態同様、Ｐ端子２０及びＮ端子２１の配置は限定されない。また、ヒートシンク６０〜６７の全ての放熱面が露出されない構成、ヒートシンク６０〜６３の放熱面のみが露出される構成、ヒートシンク６４〜６７の放熱面のみが露出される構成にも適用することができる。
半導体装置１００の構成も、６ｉｎ１パッケージに限定されるものではない。２ｉｎ１パッケージや、１ｉｎ１パッケージにも適用することができる。例えば、図１９に示す第８変形例では、半導体装置１００が、上下アームを一相分のみ有する２ｉｎ１パッケージとなっている。図１９では、一例として、Ｕ相アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０及びＮ端子２１が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０，３１が突出している。そして、Ｘ方向において、制御端子３０の両側に対をなす出力端子２２ａ，２２ｂが配置され、制御端子３１の両側に対をなす出力端子２２ｂ，２２ｃが配置されている。出力端子２２ｂは、制御端子３０，３１の兼用となっている。それ以外にも、図１９において、出力端子２２ａ，２２ｃのみを有する構成とすることもできる。ただし、信号経路と出力端子２２ａ，２２ｂとの距離に偏りが生じる。したがって、Ｘ方向において、対をなす出力端子２２ａ，２２ｂの中心が、信号経路の中心と一致するようにすると良い。また、Ｐ端子２０とＮ端子２１の間に制御端子３０，３１を配置し、Ｐ端子２０及びＮ端子２１を対をなす構造としても良い。図１９では、ドライバＩＣ４０，４１を有さず、制御端子３０，３１の本数が５本の例を示した。しかしながら、ドライバＩＣ４０，４１を備える構成としても良いのは言うまでもない。
また、図２０に示す第９変形例では、半導体装置１００が、アームをひとつ分のみ有する１ｉｎ１パッケージとなっている。図２０では、一例として、Ｕ相上アームをなす半導体装置１００を示している。封止部５０の側面５０ｂからＰ端子２０が突出し、反対の側面５０ｃから出力端子２２及び制御端子３０が突出している。そして、出力端子２２が、対をなす出力端子２２ａ，２２ｂを有し、これら出力端子２２ａ，２２ｂの間に、制御端子３０を含む信号経路が配置されている。それ以外にも、制御端子３０を側面５０ｂ側に設け、Ｐ端子２０を対をなす構造としても良い。図２０では、ドライバＩＣ４０を有さず、制御端子３０の本数が５本の例を示した。しかしながら、ドライバＩＣ４０を備える構成としても良いのは言うまでもない。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
中継部材としてボンディングワイヤ７０の例を示したが、これに限定されるものではない。半導体チップ１０〜１５と対応するドライバＩＣ４０〜４５、又は、半導体チップ１０〜１５と対応する制御端子３０〜３５とを電気的に中継する部材であれば採用することができる。
封止部３０の一面として、側面５０ｂ，５０ｃの例を示したが、側面に限定されるものではない。
１０〜１５・・・半導体チップ、２０，２０ａ，２０ｂ・・・Ｐ端子、２１，２１ａ，２１ｂ・・・Ｎ端子、２２〜２４，２２ａ〜２２ｃ，２３ａ，２３ｂ，２４ａ，２４ｂ・・・出力端子、３０，３１，３１ａ１〜３１ｅ１，３１ａ２〜３１ｅ２，３３〜３５・・・制御端子、３６・・・第１端子群、３７・・・第２端子群、４０〜４５・・・ドライバＩＣ、５０・・・封止部、５０ａ・・・一面、５０ｂ〜５０ｅ・・・側面、５１・・・絶縁シート、６０〜６７・・・ヒートシンク、６８・・・連結部、７０，７０ａ〜７０ｅ，７０ａ１〜７０ｅ１，７０ａ２〜７０ｅ２・・・ボンディングワイヤ、７１・・・第１ワイヤ群、７２・・・第２ワイヤ群、７３・・・ボンディングワイヤ、７４・・・受動部品、７５，７５ａ，７５ｂ・・・大電流、１００・・・半導体装置

Claims (7)

  1. スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０〜１５）と、
    前記半導体チップを封止する封止部（５０）と、
    前記主電極に電気的に接続され、前記封止部から突出する複数の主端子（２０〜２４）と、
    前記制御電極にそれぞれ接続された複数の中継部材（７０）と、
    前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する複数の制御端子（３０〜３５）と、を備え、
    複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子と、を有し、
    同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、該制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置された半導体装置であって、
    前記第１主端子に並んで配置された複数の前記信号経路において、同じ機能の前記中継部材がそれぞれ対で設けられ、
    対をなす前記中継部材の一方を含む第１中継群（７１）と、他方を含む第２中継群（７２）とが、第１方向において隣り合って配置されるとともに、前記第１中継群と前記第２中継群との並び順がミラー反転の関係となっていることを特徴とする半導体装置。
  2. 前記主端子は、高電位側の電源ラインに接続される高電位側の電源端子と、低電位側の電源ラインに接続される低電位側の電源端子と、負荷に出力するための三相分の出力端子と、を有し、
    前記半導体チップは、前記高電位側の電源端子が接続される三相分の上アーム半導体チップと、前記低電位側の電源端子が接続される三相分の下アーム半導体チップと、を有し、
    前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の同一面から突出し、
    各相の前記出力端子が前記第１主端子とされ、対応する相のボンディングワイヤがそれぞれ対で設けられていることを特徴とする請求項１に記載の半導体装置。
  3. スイッチング素子が形成され、対をなす主電極と複数の制御電極とを有する少なくともひとつの半導体チップ（１０〜１５）と、
    前記半導体チップを封止する封止部（５０）と、
    前記主電極に電気的に接続され、前記封止部から突出する複数の主端子（２０〜２４）と、
    前記制御電極にそれぞれ接続された複数の中継部材（７０）と、
    前記中継部材を介して前記制御電極に電気的に接続され、対応する前記中継部材とともに信号経路をなし、前記封止部から突出する複数の制御端子（３０〜３５）と、を備え、
    複数の前記主端子が、前記封止部の一面から突出する第１主端子と、前記一面とは別の面から突出する第２主端子と、を有し、
    同一の前記半導体チップに対応する複数の前記制御端子が前記一面から突出し、該制御端子を含む前記信号経路が第１方向に並んで配置されるとともに、前記第１方向において前記第１主端子が前記信号経路に並んで配置された半導体装置であって、
    同じ機能の前記第１主端子が対で設けられ、
    対をなす前記第１主端子（２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ）が、前記第１方向において、複数の前記信号経路を間に挟むように、複数の前記信号経路の両側に配置されていることを特徴とする半導体装置。
  4. 前記主端子は、高電位側の電源ラインに接続される高電位側の電源端子と、低電位側の電源ラインに接続される低電位側の電源端子と、負荷に出力するための三相分の出力端子と、を有し、
    前記半導体チップは、前記高電位側の電源端子が接続される三相分の上アーム半導体チップと、前記低電位側の電源端子が接続される三相分の下アーム半導体チップと、を有し、
    前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の同一面から突出し、
    各相の前記出力端子が対をなす前記第１主端子とされて、対応する相の前記信号経路を間に挟んでいることを特徴とする請求項３に記載の半導体装置。
  5. 前記主電極は、前記半導体チップの厚み方向における両面にそれぞれ形成され、
    前記上アーム半導体チップ及び前記下アーム半導体チップの一方に接続された各相の前記制御端子と、各相の前記出力端子とが、前記封止部の前記厚み方向における両面を繋ぐ側面のひとつから突出するとともに前記厚み方向に直交する方向に延設され、
    前記上アーム半導体チップ及び前記下アーム半導体チップの他方に接続された各相の前記制御端子と、各電源端子とが、前記側面と反対の面から突出するとともに前記直交する方向に延設されていることを特徴とする請求項２又は請求項４に記載の半導体装置。
  6. 並んで配置された前記信号経路と前記第１主端子において、前記第１方向における前記信号経路と前記第１主端子との配置が、前記信号経路と前記第１主端子との相互インダクタンスが各信号経路で互いに等しくなる配置とされていることを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
  7. 前記スイッチング素子の駆動を制御するための回路が形成されたドライバチップ（４０〜４５）をさらに備え、
    前記中継部材は、前記ドライバチップと前記制御電極とを電気的に中継しており、
    前記制御端子は、前記ドライバチップを介して前記中継部材に接続されていることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
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