JP5947165B2 - 電子装置 - Google Patents

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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/838—Bonding techniques
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    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
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    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
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    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
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Description

本発明は、電子装置に関し、例えばパワートランジスタを有する半導体装置及びそれを搭載する電子装置に適用可能な技術に関する。
実装基板に半導体装置を実装する場合、半導体装置の半導体パッケージ材からダイパッドを露出させ、露出したダイパッドの下面全面と実装基板のパッドとを接続することがある。ダイパッドの下面全面と実装基板のパッドとを接続することで大きな接着力を確保している。このために、実装基板のパッドの面積はダイパッドの下面全面の面積よりもわずかに大きくなっている。特に半導体装置が使用時に大きく発熱するパワーＭＯＳＦＥＴ等を有する半導体チップを含んでいる場合、使用時の発熱を半導体チップより大きなダイパッドの下面全面と実装基板のパッドとの接着部を通して実装基板に逃がすことで放熱性を確保している。
本願発明がなされた後に先行技術調査した結果、関連技術として特開２００１−１２７２２８号公報（特許文献１）が抽出された。特許文献１は、パワー型の樹脂封止型半導体装置を実現しつつ、該半導体装置を小型化できるようにすると共に多端子化できるようにすることを課題としている。その解決手段は、次のように開示されている（特許文献１の図７参照）。樹脂フイルム（３）上にダイパッド（４）及びそれを取り囲む複数個の信号接続用リード（５）が保持されている。ダイパッド（４）上に半導体チップ（１１）が接着剤（１２）を介して保持されていると共に半導体チップ（１１）と信号接続用リード（５）とが金属細線（１３）により接続されている。樹脂フイルム（３）の上面側において該樹脂フイルム（３）、ダイパッド（４）、信号接続用リード（５）、半導体チップ（１１）及び金属細線（１３）等が樹脂パッケージ（１４）により封止されている。ダイパッド（４）に、樹脂フイルム（３）の下方に突出する放熱部（４ａ）が設けられていると共に、各信号接続用リード（５）に、樹脂フイルム（３）の下方に突出するターミナルランド部（６）が設けられている。ダイパッド（４）は半導体チップ（１１）より小さいので、半導体チップ（１１）の下にもターミナルランド部（６）を設けることができる。なお、丸括弧内の数字は特許文献１に記載されている符号である。
特開２００１−１２７２２８号公報
上記背景技術の第一段落で説明したように実装基板に半導体装置を実装した場合、温度変化に対して半導体装置の変形が抑制され、内部応力が上昇して、半導体チップとダイパッドとを接合する接続材が損傷する不具合が発生するという課題が本願発明者によって見出された。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、半導体装置の封止体から露出したダイパッドの下面の平面積よりも、実装基板とダイパッドを接続する接続材の平面積の方が小さくなっている。ここで、半導体装置はダイパッドと、ダイパッド上の半導体チップと、ダイパッドと半導体チップとを接続する接続材と、半導体チップ上部及びダイパッドの側面を覆う封止体とを有する。ダイパッドは封止体から下面が露出している。半導体装置はダイパッド下の接続材を介して実装基板と接続されている。
上記一実施の形態によれば、温度変化による、半導体チップとダイパッドとの接合箇所における不具合の発生を低減することができる。
半導体デバイスに温度サイクル試験を実施した際に、半導体デバイスに発生する熱応力を示した図である。 電子装置の構成要素と線膨張係数、曲げ剛性、及び材料との関係を表す図である。 半導体デバイスが実装基板に実装された状態にて温度サイクル試験を実施した際、半導体デバイス及び実装基板に発生する熱応力を示した図である。 図３のような電子装置において、どのような歪が第一接続材に発生しているのかを解析した図である。 実施の形態１に係る電子装置の断面図、及びこの電子装置に温度サイクル試験を実施した際に発生する熱応力を示した図である。 電子装置の第二接続材の第１形態（接続パターン１）を表した断面図及び平面図である。 電子装置の第二接続材の第２形態（接続パターン２）を表した断面図及び平面図である。 電子装置の第二接続材の第３形態（接続パターン３）を表した断面図及び平面図である。 電子装置の第二接続材の第４形態（接続パターン４）を表した断面図及び平面図である。 電子装置の第二接続材の第５形態（接続パターン５）を表した断面図及び平面図である。 電子装置の第二接続材の第６形態（接続パターン６）を表した断面図及び平面図である。 接続パターンと第二接続材の塑性ひずみとの関係を表した図である。 熱抵抗と第二接続材との関係を表した図である。 実施の形態２に係る電子装置の断面図を示した図である。 半導体チップの要部の断面図である。 半導体デバイスの上面図（平面図）である。 半導体デバイスの底面図（裏面図）である。 半導体デバイスの断面図である。 実施の形態３に係る電子装置の断面図を示した図である。 実施の形態４に係る電子装置の断面図を示した図である。
まず、本発明者は半導体装置（以下、「半導体デバイス」ともいう。）が実装されていない状態での温度サイクル試験における半導体デバイスに発生する熱応力に関して検討を行った。
図１は半導体デバイスに温度サイクル試験を実施した際に、半導体デバイスに発生する熱応力を示した図である。
図１（a）に示すように、半導体デバイスICはダイパッドDPとダイパッドDP上に配置された半導体チップCPとを有する。また、ダイパッドDPと半導体チップCPとは第一接続材AL1によって接続されている。さらに、半導体デバイスICは、半導体チップCPの上面上を覆い、半導体チップCP及びダイパッドDPの側面を覆う半導体パッケージ材（以下、「封止体」ともいう。）PKGを有する。同図（a）及び（d）に示すようにダイパッドDPは半導体チップCPより大きくなっている。
この実装されていない状態の半導体デバイスICに温度サイクル試験を実施する。この温度サイクル試験においては、１１０℃と−３０℃の間を行き来するように印加する温度を変更する。温度サイクル試験における温度条件は上記範囲には限定されないが、半導体パッケージ材PKGのガラス転移温度を上回らないものとする。
ここで、ダイパッドDP、半導体チップCP、半導体パッケージ材PKG及び半導体デバイスICに使用する材料例とその物性（線膨張係数、曲げ剛性）は図２に示すような数値とする。半導体デバイスICの曲げ剛性ΚICはダイパッドDPの曲げ剛性ΚDPと半導体チップCPの曲げ剛性ΚCPと半導体パッケージ材PKGの曲げ剛性ΚPKGとの和で表している。尚、実装基板MBは図３に記載されている電子装置ED-Tの構成要素である。
温度サイクル試験が実施された結果、図１（b）のような状態に熱応力が半導体デバイスIC内部にて発生していると発明者は考えた。同図の矢印で示すように、ダイパッドDPには熱応力TS3がダイパッドDPの中心から外側に向かう方向に発生し、半導体チップCPには熱応力TS2が半導体チップCPの中心から外側に向かう方向に発生し、半導体パッケージ材PKGには熱応力TS1が半導体パッケージ材PKGの中心から外側に向かう方向に発生する。
（１）ここで第一接続材AL1に印加される力を考える。図２より半導体チップCPの線膨張係数αCPよりもダイパッドDPの線膨張係数αDPが大きくなっている。よって、半導体チップCPに発生する熱応力TS2よりダイパッドDPに発生する熱応力TS3の方が大きくなる。このことで、半導体チップCPの端の領域であるチップエッジCE付近の第一接続材AL１において、第一接続材AL1と半導体チップCPとの接続部より、第一接続材AL１とダイパッドDPとの接続部に対して、より大きく半導体デバイスICの中心から外側に向かって広がろうとする応力が印加される。この広がりの応力の差に起因してチップエッジCE付近の第一接続材AL1が引き伸ばされるのを抑えるために、半導体デバイスICにはダイパッドDPが半導体チップCPよりもより広がるように曲がるような力（上側に反るような力）が発生する。この曲がるような力によってチップエッジCE付近の第一接続材AL1に印加される応力が緩和（開放）される。
（２）次に半導体チップCPと半導体パッケージ材PKGとの接続部に印加される力を考える。図２より半導体チップCPの線膨張係数αCPよりも半導体パッケージ材料の線膨張係数αPKGが大きくなっている。よって、半導体チップCPに発生する熱応力TS2より半導体パッケージ材PKGに発生する熱応力TS1の方が大きくなる。ここで半導体チップCPと半導体パッケージ材PKGとの間の中間接触領域IMCRを考える。中間接触領域IMCRは半導体チップCPと半導体パッケージ材PKGとの接触面を挟んで半導体チップCPの一部と半導体パッケージ材PKGの一部を含む領域で、この接触面近傍の半導体チップＣＰと半導体パッケージ材ＰＫＧである。チップエッジCE付近の第一接続材AL1において、中間接触領域IMCRと半導体チップCPとの接続部に印加される半導体デバイスICの中心から外側に向かって広がろうとする応力は、中間接触領域IMCRと半導体パッケージ材PKGとの接続部に印加される半導体デバイスICの中心から外側に向かって広がろうとする応力よりも大きい。この広がりの応力の差に起因してチップエッジCE付近の中間接触領域IMCRが引き伸ばされるのを抑えるために、半導体デバイスICには半導体パッケージ材PKGが半導体チップCPよりもより広がるように曲がるような力（下側に反るような力）が発生する。この曲がるような力によってチップエッジCE付近の中間接触領域IMCRに印加される応力が緩和（開放）される。
上記（１）と（２）の曲がる力は逆となっている。しかしながら、半導体パッケージPKGの線膨張係数αPKGよりもダイパッドDPの線膨張係数αDPが大きくなっているため、半導体パッケージ材PKGに発生する熱応力TS1よりもダイパッドDPに発生する熱応力TS3の方が大きくなる。よって半導体デバイスICにはダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力が発生する。図１（c）に示すように、この曲がるような力によって、半導体デバイスICが変形することによりチップエッジCE付近の第一接続材AL1に印加される応力がある程度は緩和される。よって温度サイクルによって第一接続材AL1におけるクラック等の損傷の発生が低減され、それによって半導体チップICとダイパッドDPがはがれるような不具合の発生が低減される。
チップエッジCE付近の中間接触領域IMCRに印加される応力は、この曲がるような力によってより大きくなる。しかしながら、半導体パッケージ材PKGは半導体チップCPの上面上を覆う形で配置されているだけでなく、半導体チップCPやダイパッドDPの側面も覆うように配置されている。よって、中間接触領域IMCRにおける半導体チップCPと半導体パッケージ材PKGとの接着力は高いと考えられ、温度サイクルによって中間接触領域IMCRにクラック等の損傷が発生する不具合と、それによって半導体チップICとダイパッドDPがはがれるような不具合が、応力がある程度大きくても発生しづらくなる。
図３は半導体デバイスが実装基板に実装された状態にて温度サイクル試験を実施した際、半導体デバイス及び実装基板に発生する熱応力を示した図である。
図３（a）に示すように、電子装置ED-Tは、半導体デバイスICに加えて実装基板MBと、実装基板MBと半導体デバイスICとを接続する第二接続材AL2とを有する。ここで第二接続材AL2がダイパッドDPと接している部分の平面積は、ダイパッドDPが半導体パッケージ材PKGから露出した部分の平面積と同じとなっている。
この電子装置ED-Tに温度サイクル試験を実施する。図１の場合と同じように、この温度サイクル試験においては、１１０℃と−３０℃の間を行き来するように印加する温度を変更する。温度サイクル試験における温度条件は上記範囲には限定されないが、半導体パッケージ材PKGのガラス転移温度を上回らないものとする。更に図１の場合と同じように、実装基板MB、ダイパッドDP、半導体チップCP、半導体パッケージ材PKG及び半導体デバイスICの材料例とその物性（線膨張係数、曲げ剛性）は図２に示すような数値とする。
温度サイクル試験が実施された結果、図３（b）のような状態に熱応力が半導体デバイスIC内部にて発生されていると発明者は考えた。同図の矢印で示すように、熱応力TS1，TS2，TS3に加えて、実装基板MBには熱応力TS4が実装基板MBの中心から外側に向かう方向に発生する。
図１で説明したような上記（１）及び（２）の力が発生する。よって、半導体デバイスICのみでは温度サイクル試験によって、半導体デバイスICにはダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力が発生するはずである。しかしながら、図２に示すように、実装基板MBの曲げ剛性ΚMBよりも、半導体デバイスICの曲げ剛性ΚICの方が小さい。さらに、同図（a）（d）に示すように、第二接続材AL2がダイパッドDPと接している部分の平面積は、ダイパッドDPが半導体パッケージ材PKGから露出した部分の平面積と同じとなっているため、広い平面積にて半導体デバイスICと実装基板MBが接続されていることとなる。よって半導体デバイスICは実装基板MBに変形することが妨げられる。その結果、高い曲げ剛性ΚMBによってこの曲がるような力によっても電子装置ED−Tが殆ど変形せず、図１のように半導体デバイスが曲がるようなことが殆どなくなる。よって図３（c）に示すように、チップエッジCE付近の第一接続材AL1に印加される応力が殆ど緩和されず、温度サイクルによって第一接続材AL1においてクラック等の損傷（不具合）が発生し、それによって半導体チップICとダイパッドDPがはがれるような不具合が発生する。なお、パッドPDの平面積はダイパッドDPの平面積よりも大きい。
図４は図３のような電子装置において、どのような歪が第一接続材AL1に発生しているのかを解析した図である。図４の上段は塑性ひずみのグラフで、下段は電子装置の断面図である。
図１や図３においては、省略されていた構成要素として以下のものがある。以下に説明する構成要素は、実装基板MB、ダイパッドDP、半導体チップCP、及び半導体パッケージ材PKGに比べて、線膨張係数や曲げ剛性に及ぼす影響が低いので省略した。省略した形態にて、半導体デバイスICや電子装置ED-TTに発生する応力について図１〜３において考案した。
半導体デバイスICは、第一リードLF1と、第二リードLF2と、めっき層PLと、ワイヤWRと、金属板CLPと、第三接続材AL3と、第四接続材AL4とを更に有する。
第一リードLF1は、その一部が半導体パッケージ材PKGの外にあり、残りの部分が半導体パッケージ材PKGの内部にある。半導体パッケージ材PKGの外にある部分はめっき層PLに覆われており、めっき層PLを介して実装基板MBに接続されている。第一リードLF1は図示されていない実装基板MBのパッドに半田等の接続材で接続されている。このパッドの平面積は第一リードLF1が実装基板MBに接続される部分の平面積よりも大きい。半導体パッケージ材PKGの内部にある部分にはワイヤWRが接続されている。
第二リードLF2は、その一部が半導体パッケージ材PKGの外にあり、残りの部分が半導体パッケージ材PKGの内部にある。半導体パッケージ材PKGの外にある部分はめっき層PLに覆われており、めっき層PLを介して実装基板MBに接続されている。第二リードLF2は図示されていない実装基板MBのパッドに半田等の接続材で接続されている。このパッドの平面積は第二リードLF2が実装基板MBに接続される部分の平面積よりも大きい。半導体パッケージ材PKGの内部にある部分には第四接続材AL4を介して金属板CLPが接続されている。
ワイヤWRは半導体パッケージ材PKG内部にあり、一端が第一リードLF1に接続され、他端が半導体チップCP上面のボンディングパッドに接続されている。金属板CLPは半導体パッケージ材PKG内部にあり、一端が第四接続材AL4を介して第二リードLF2に接続され、他端が第三接続材AL3を介して半導体チップCP上面に接続されている。
実装基板MBはパッドPDを有する。パッドPDの上面の平面積は第二接続材AL2がパッドPDの上面と接している部分の平面積と同じとなっており、平面視において、パッドPDの全面に第二接続材AL2が接続されている。また、パッドPDの上面の平面積は半導体パッケージ材PKGから露出したダイパッドDPの下面の平面積よりも大きい。
平面視において、半導体パッケージ材PKGから露出したダイパッドDPの下面をダイパッドの上面より小さくすることにより形成された段差（溝）SGがある。
この溝SGは、実装されていない単体の半導体デバイスICからダイパッドDPが抜け落ちないようにするためのものである。この溝SGがあることで、半導体パッケージ材PKGから露出したダイパッドDPの下面の面積は、ダイパッドDPの上面の面積よりも小さくなる。
図４に記載されているグラフの横軸は、第一接続材AL1の左端を原点として原点からの距離（単位：ｃｍ）を、縦軸は、塑性ひずみ率を表している。
図４に記載されているグラフにあるように、第一接続材AL1の両端の箇所（平面視で第一接続材AL1を取り囲む領域）において塑性ひずみが大きくなっている。第一接続材AL1の右側（第二リードLF2側）の端における塑性ひずみは左側（第一リードLF1側）の端における塑性ひずみよりも大きくなっている。図１のような半導体デバイスIC単体においてはこの第一接続材AL1の右端の箇所の塑性ひずみ率が、後に説明するような材料においては０．８７％となっている（図４のグラフの破線）。図３のように半導体デバイスICが実装基板MBに接続されているが、曲げ剛性ΚIC＞曲げ剛性ΚMBのような条件においては、この第一接続材AL1の右側の端の箇所の塑性ひずみ率が、後に説明するような材料においては０．９２％となっている（図４のグラフの一点破線）。図３のように半導体デバイスICが実装基板MBに接続されており、図３のように曲げ剛性ΚIC＜曲げ剛性ΚMBのような条件においては、この第一接続材AL1の右側の端の箇所の塑性ひずみ率が、後に説明するような材料においては１．１３％となっている（図４のグラフの実線）。このように図３のように半導体デバイスICが実装基板MBに接続されており、図３のように曲げ剛性ΚIC＜曲げ剛性ΚMBのような条件においては、この第一接続材AL1の端の箇所の塑性ひずみ率が高くなり、第一接続材AL1にクラック等の損傷が発生する不具合がおきやすく、それによって半導体チップCPとダイパッドDPとがはがれる不具合がおきやすいことが分かる。なお、曲げ剛性ΚIC＞曲げ剛性ΚMBのような条件においても、第一接続材AL1の右側の端の箇所の塑性ひずみ率が半導体デバイスIC単体よりも高くなり、第一接続材AL1にクラック等の損傷が発生する不具合と、それによる半導体チップCPとダイパッドDPとがはがれる不具合が半導体デバイスIC単体よりもおきやすい。
以上の事項を鑑みて、後述するような実施の形態を導き出した。
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
１．基本構成及びその原理
図５は実施の形態１に係る電子装置の断面図、要部平面図及びこの電子装置に温度サイクル試験を実施した際に発生する熱応力を示した図である。
図５（a）（d）に示すように、図３の電子装置ED-Tと電子装置EDとの違いは、第二接続材AL2-IとパッドPD-Iである。電子装置ED-Tの第二接続材AL2がダイパッドDPと接している部分の平面積が、半導体パッケージ材PKGから露出したダイパッドDPの底面の平面積と同じとなっている。そのために広い平面積にて半導体デバイスICと実装基板MBが接続される形となる。一方、電子装置EDの第二接続材AL2-IがダイパッドDPと接している部分（第二領域）の平面積が、半導体パッケージ材PKGから露出したダイパッドDPの底面（第一領域）の平面積よりも小さくなっている。そのためにパッドPD-IもダイパッドDPの平面積よりも小さくしている。これによって、図３の電子装置ED-Tと比べて狭い平面積にて半導体デバイスICと実装基板MBが接続される形となる。尚、半導体デバイスICのより詳細な構造としては、第二接続材AL2及びパッドPDを除いて図４と同じものとなる。
この電子装置EDに温度サイクル試験を行う。図１の場合と同じように、この温度サイクル試験においては、１１０℃と−３０℃の間を行き来するように印加する温度を変更する。温度サイクル試験における温度条件は上記範囲には限定されないが、半導体パッケージ材PKGのガラス転移温度を上回らないものとする。更に図１の場合と同じように、実装基板MB、ダイパッドDP、半導体チップCP、半導体パッケージ材PKG及び半導体デバイスICの材料とその物性（線膨張係数、曲げ剛性）は図２に示すような数値とする。
図５（b）に示すように、図３の電子装置ED-Tと同じように熱応力TS1，TS2，TS3，TS4が電子装置EDに発生する。
図１で説明したような（１）及び（２）の力が発生する。よって、半導体デバイスのみでは温度サイクル試験によって、半導体デバイスICにはダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力が発生するはずである。図３の電子装置ED-Tと異なり、第二接続材AL2-IがダイパッドDPと接している部分の平面積は、半導体パッケージ材PKGから露出したダイパッドDPの底面の平面積より小さくなっているため、比較的狭い平面積にて半導体デバイスICと実装基板MBが接続されていることとなる。よって半導体デバイスICの変形が実装基板MBによって妨げられにくくなる。その結果、ダイパッドDPが半導体パッケージ材PKGよりも広がるように曲がる力によって、図１のように半導体デバイスICが曲がるように変形する。よって図５（c）に示すように、チップエッジCE付近の第一接続材AL1に印加される応力がある程度緩和され、温度サイクルによって第一接続材AL1におけるクラック等の損傷（不具合）の発生が低減され、それによる半導体チップICとダイパッドDPがはがれるような不具合の発生が低減される。したがって、自動車等に搭載される電子装置のように厳しい環境での保管・動作が行われても、電子装置の不具合の発生を低減することができる。
図４にて示したように、第一接続材AL1の両端の箇所の塑性ひずみが大きくなっているため、特にこの近辺において、半導体デバイスが実装基板MBに変形することが妨げられないことが重要である。よって、平面視において、第一接続材AL1の内側に第二接続材AL2-Iが配置されるような形状がより望ましい。
ダイパッドDPの底面の半導体パッケージ材PKGより露出している部分の面積を大きくしたままであるので、放熱性に優れた構成となっている。また、ダイパッドDPを電源端子、接地端子、出力端子などに使用するときは、ＯＮ抵抗の低減のために、第二接続材AL2-IがダイパッドDPの底面と接する面積をある程度大きくする必要があり、その場合に有効である。
２．詳細な構成及びその原理
封止体の対向する２つの側面からリードが突出して、リードが外側にＬ字型（ガルウィング型）に曲げられた、いわゆるＨＳＯＰ（Heatsink Small Outline Package）型のパッケージを例として、図６〜１１に電子装置の第二接続材の形態を様々に変更した状態を表した断面図及び要部の模式的な平面図を示している。図６〜１１に係る電子装置は、第二接続材の形態を除いて、図４に係る電子装置と同じであるので、重複する説明は省略する。
図６は（電子装置ED-P1の第二接続材AL2-P1の端部の一部が第三接続材AL3の配置領域の内側にある場合である（接続パターン１）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P1の部分を模式的に表した平面図である。第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P1は略正方形で示しているが、図１６のように上下方向は左右方向よりも長い四角形である（図７〜図１１においても同様）。同図（b）において第二接続材AL2-P1の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P1の上下両端部はダイパッドDPの端部付近にある。
図７は電子装置ED-P2の第二接続材AL2-P2の端部の一部が、ワイヤWRに遠い側の第三接続材AL3の配置領域の端部と重なっている場合である（接続パターン２）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P2の部分を模式的に表した平面図である。同図（b）において第二接続材AL2-P2の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P2の上下両端部はダイパッドDPの端部付近にある。
図８は電子装置ED-P3の第二接続材AL2-P3の端部の一部が、ワイヤWRの遠い側の第三接続材AL3の配置領域の端部と、ワイヤWRに遠い側の第一接続材AL1の配置領域の端部との間にある場合である（接続パターン３）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P3の部分を模式的に表した平面図である。同図（b）において第二接続材AL2-P3の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P3の上下両端部はダイパッドDPの端部付近にある。
図９電子装置ED-P4の第二接続材Al-P4の端部の一部が、ワイヤWRに遠い側の第一接続材AL1の配置領域の端部と重なっている場合である（接続パターン４）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P4の部分を模式的に表した平面図である。同図（b）において第二接続材AL2-P4の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P4の上下両端部はダイパッドDPの端部付近にある。
図１０は電子装置ED-P5の第二接続材AL-P5の端部の一部が、ワイヤWRに遠い側の第一接続材AL1の配置領域の端部と、ワイヤWRに遠い側の半導体パッケージ材PKGから露出したダイパッドDPの領域の端部との間にある場合である（接続パターン５）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P5の部分を模式的に表した平面図である。同図（b）において第二接続材AL2-P5の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P5の上下両端部はダイパッドDPの端部付近にある。
図１１電子装置ED-P6の第二接続材AL-P6の端部の一部が、第ワイヤWRに遠い側の半導体パッケージ材PKGから露出したダイパッドDPの領域の端部と重なっている場合である（接続パターン６）。同図（ｂ）は第三接続材AL3、半導体チップCP、ダイパッドDPの下面及び第二接続材AL2-P6の部分を模式的に表した平面図である。同図（b）において第二接続材AL2-P6の左端部はダイパッドDPの端部付近にある。また、第二接続材AL2-P6の上下両端部はダイパッドDPの端部付近にある。尚、図１１は図３と同様の形態となる。
接続パターン１〜接続パターン５においては、第二接続材AL2-P1，AL2-P2，AL2-P3，AL2-P4，AL2-P5がダイパッドDPと接している部分の平面積は、半導体パッケージ材PKGから露出したダイパッドDPの底面の平面積より小さくなっているため、接続パターン６に比べて狭い平面積にて半導体デバイスICと実装基板MBが接続されていることとなる。よって半導体デバイスICの変形が実装基板MBによって妨げられる度合いが少なくなる。したがって、接続パターン６に比べて、温度サイクルによって第一接続材AL1におけるクラック等の損傷（不具合）の発生が低減され、それによる半導体チップICとダイパッドDPがはがれるような不具合の発生が低減される。
図１２に示すように、接続パターン４となる電子装置ED-P4を境に第二接続材の塑性ひずみ（相当塑性ひずみ範囲）が急激に増加する。このことから、平面視において、電子装置ED-P4の第二接続材Al-P4の端部の一部が、第一接続材AL1（半導体チップCP）の配置領域の端部よりも内側になるようにするのがより好ましい。
尚、ダイパッドDPが半導体パッケージ材PKGから露出した領域において、平面視において、第二接続材が配置されていない領域は、第二リードLF2に近い側（金属板CLPが平面視において重なるような領域）にあるのがよい。これは、金属板CLPは熱膨張係数αが高く、熱が加わった場合に大きく膨張するために、図５のようにダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力によって半導体デバイスICが曲がるようになるのが妨げられるからである。更にデータ的にも、図４に示されるように、第一リードLF1に近い側の第一接続材AL1の端部よりも、第二リードLF2に近い側の第一接続材AL1の端部の方の塑性ひずみが大きいことからもこのことが分かる。なお、後述する熱抵抗の問題がなければ、ダイパッドDPが半導体パッケージ材PKGから露出した領域において、平面視において、第二接続材が配置されていない領域は、第一リードLF1に近い側にもあってよい。すなわち、図５に示す第二接続材AL2-Iのように第二接続材を半導体チップCPの中心付近に配置するようにしてもよい。また、後述する熱抵抗の問題がなければ、図６（b）〜図１０（b）において、第二接続材AL2-P1，AL2-P2，AL2-P3，AL2-P4，AL2-P5の上側端部と下側端部は、ダイパッドDPの端部より内側にあってもよく、ダイパッドDPの端部と半導体チップCPの端部との間や半導体チップCPの端部と第三接続材AL3の端部との間にあってもよい。
図１３は熱抵抗と第二接続材との関係を表した図である。同図は熱抵抗（θｊ−ａ（℃／W）のダイパッド接続面積の依存性を示している。
図１３に示すように、半導体パッケージ材PKGから露出したダイパッドDPの底面の平面積に占める第二接続材AL2-IがダイパッドDPの底面と接する部分の平面積の割合（以下、「第二接続材面積比率」という。）が、５０％を上回ると十分に熱抵抗が下がることが分かる。なお、図６の電子装置ED-P1（接続パターン１）の第二接続材面積比率は５０％以上である。特に電子装置EDの半導体デバイスICがパワーＭＯＳＦＥＴやインバータ出力段（上側アームのスイッチ回路に使用するＭＯＳＦＥＴ及び下側アームのスイッチ回路に使用するＭＯＳＦＥＴ）等のパワートランジスタを有する場合は、電子装置EDの発熱を抑えることが重要であるために、この条件を満たすことが重要である。また、この条件を満たすことはＯＮ抵抗低減の観点からも有効である。
実施の形態１においては、電子装置EDの主な構成要素の材料は以下のような形となる。金属板CLPは銅、銅合金、アルミニウム、アルミニウム合金のうちのいずれかにより構成されている。ワイヤWRは金、銅、アルミニウムのうちのいずれかにより構成されている。第一リードLF1及び第二リードLF2は銅又は銅合金にて構成されている。半導体パッケージ材PKGは、熱硬化性樹脂材料であり、フィラー、フェノール系硬化剤、及びシリコーンゴムのうちのいずれかが添加されたエポキシ樹脂であってもよく、ビフェニール系樹脂であってもよい。これら半導体パッケージ材PKGのガラス転移温度は１５０〜１８０℃であり、このガラス転移温度を超える領域では、線膨張係数αPKG＞線膨張係数αDPとなる。ダイパッドDPは、銅又は銅合金である。第一接続材AL1、第二接続材AL2-I、第三接続材AL3、及び第四接続材AL4は、銀ペースト、半田ペースト、又は鉛フリー半田等の導電性材料である。実装基板MBは絶縁材としてガラス・エポキシ樹脂、ＢＴレジン、ポリイミド樹脂のうちのいずれかを有する。
電子装置EDの主な構成要素の材料は上述したものに特に限定されないが、線膨張係数αDP＞αPKGは満たす必要がある。
尚、図６〜図１０においては、第二接続材AL2-P1，AL2-P2，AL2-P3，AL2-P4，AL2-P5がパッドPDと接している部分の平面積がパッドPDの平面積よりも小さくなっていたが、第二接続材AL2-P1，AL2-P2，AL2-P3，AL2-P4，AL2-P5がパッドPDと接している部分の平面積とパッドPDの平面積を等しくするのがより好ましい。言い換えると、パッドPDの上面の面積をダイパッドDPの裏面の面積よりも小さくするのがより好ましい。パッドPDがダイパッドDPより小さければ、第二接続材AL2-Iが半田等であるときは、第二接続材AL2-IをパッドPDに載せてダイパッドDPと接続することによって、容易に第二接続材AL2-IがパッドPDと接している部分の平面積をダイパッドDPの底面の平面積よりも小さくすることができる。
更に、熱抵抗が十分に低減できるのであれば、図５のように、平面視において、第一接続材AL1の内側に第二接続材AL2-Iが配置されるような形状がより望ましい。第二接続材AL2-IがダイパッドDPと接する部分の面積が小さくなりすぎて熱抵抗が十分に低減できないのであれば、接続パターン１〜４に対する図６や図７のように、ダイパッドDPが半導体パッケージ材PKGから露出した領域において、平面視において、第二接続材AL2-Iが配置されていない領域は、第二リードLF2に近い側にあるのがよい。更に半導体チップCPはパワーＭＯＳＦＥＴを有するものとなっている。
なお、半導体チップCPは図１５に示すように裏面にドレインパッドDTを有するため、ダイパッドDPは外部端子としても機能する。
（実施の形態２）
図１４は実施の形態２に係る電子装置の断面図を示したものである。
実施の形態１の電子装置EDに比べて、電子装置ED-MCMには、ドライバ用半導体チップ（以下、「ドライバＩＣ」ともいう。）CP-Drと、第一ワイヤWR-１と、第二ワイヤWR-2と、ドライバ用ダイパッドDP-Drと、ドライバ用パッドPD-Drと、ドライバ用第一接続材AL1-Drと、ドライバ用第二接続材AL2-Drとが更に追加されている。それに伴い、ワイヤWRは削除されており、第一リードLF1は第三リードLF3に、半導体デバイスICは半導体デバイスIC-MCMに変更されている。半導体デバイスIC-MCMは、半導体チップCPと半導体チップCPを駆動するドライバ用半導体チップCP-Drとを一つのＨＳＯＰ型のパッケージに封止している。また、半導体チップCPは一つの半導体基板上にパワーＭＯＳＦＥＴ及び温度センサ等を有する。
ドライバ用ダイパッドDP-Drの上面上にはドライバ用半導体チップCP-Drが配置されており、ドライバ用ダイパッドDP-Drとドライバ用半導体チップCP-Drとはドライバ用第一接続材AL1-Drを介して互いに接続されている。ドライバ用半導体チップCP-Drの上面上とドライバ用半導体チップCP-Dr及びドライバ用ダイパッドDP-Drの側面を半導体パッケージ材PKGが覆っている。半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの下面全面にはドライバ用第二接続材AL2-Drが接続されており、このドライバ用パッドPD-Drの上面全面にはドライバ用第二接続材AL2-Drが接続されている。半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの平面積と、ドライバ用第二接続材AL2-Drがドライバ用ダイパッドDP-Drと接している部分の平面積とは等しくなっている。また、第二接続材AL2-Drがドライバ用パッドPD-Drと接している部分の平面積と、ドライバ用パッドPD-Drの平面積とは等しくなっている。ドライバ用パッドPD-Drの平面積はドライバ用ダイパッドDP-Drの平面積よりわずかに大きくなっている。
第二ワイヤWR-2の一端はドライバ用半導体チップCP-Drの上面のボンディングパッドと接続されており、第二ワイヤWR-2の他端は第三リードLF3に接続されている。第一ワイヤWR-1の一端はドライバ用半導体チップCP-Drの上面のボンディングパッドと接続されており、第一ワイヤWR-1の他端は半導体チップCPの上面のボンディングパッドに接続されている。第一ワイヤWR-1及び第二ワイヤWR-2は半導体パッケージ材PKGの内部に配置されている。
実装基板MB-MCMは実装基板MBにドライバ用パッドPD-Drが追加された形となっている。半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの下面が、ドライバ用第二接続材AL2-Drを介してドライバ用パッドPD-Drの上面と接続されている。第二リードLF2及び第三リードLF3は、それぞれ図示されていない実装基板MB-MCMのパッドと半田等の接続材で接続されている。このパッドの平面積は第二リードLF2及び第三リードLF3が実装基板MBに接続される部分の平面積よりも大きい。
実施の形態１と同じように、第二接続材AL2-IがダイパッドDPと接する部分の平面積は、半導体パッケージ材PKGから露出したダイパッドDPの下面の平面積より小さくなっている。基本的に温度サイクルに伴う応力は体積に比例する。電子装置ED-MCMに関しては、厚み方向（パッドPD、ダイパッドDP、半導体チップCPが積層されている方向）の長さはあまり大きくないので、厚み方向に関する応力はあまり発生しない。しかしながら厚み方向と垂直な方向である平面積に関しては、半導体デバイスIC-MCMの構成要素である、ダイパッドDP、半導体チップCP、ドライバ用ダイパッドDP-Dr、ドライバ用半導体チップCP-Dr及び半導体パッケージ材PKGはそれなりの大きさを有しているので、温度サイクルに伴う応力が平面積に実質的に比例することとなる。半導体チップCPはパワーＭＯＳＦＥＴを有するために、ＯＮ抵抗の低減のために平面積が広くなっている。この広い半導体チップCPを搭載するために、ダイパッドDPの平面積も広い。一方、ドライバ用半導体チップCP-Drは半導体チップCPに比べて平面積が狭く、この狭いドライバ用半導体チップCP-Drを搭載するドライバ用ダイパッドDP-Drの平面積も狭い。更に実質的に第一接続材AL1が半導体チップCPと接する部分の平面積と半導体チップCPの平面積は同一となっており、ドライバ用第一接続材AL1-Drがドライバ用半導体チップCP-Drと接する部分の平面積とドライバ用半導体チップCP-Drの平面積は同一となっている。よって、平面積の広い第一接続材AL1の端部にかかる温度サイクルに伴う応力は図４に示されるように大きいが、平面積の狭いドライバ用第一接続材AL1-Drの端部にかかる温度サイクルに伴う応力はそれほど大きくない。よって、この応力低減のために第二接続材AL2-IがダイパッドDPと接する部分の平面積は、ダイパッドDPが半導体パッケージ材PKGから露出した平面積より小さくなっているが、応力低減の必要性が薄いドライバ用第二接続材AL2-Drがドライバ用ダイパッドDP-Drと接する部分の平面積は、ドライバ用ダイパッドDP-Drが半導体パッケージ材PKGから露出した平面積と同じとなっている。半導体パッケージ材PKGから露出したダイパッドDPの底面の平面積に占める第二接続材AL2-IがダイパッドDPと接する部分の平面積の割合（第二接続材面積比率）は、半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの底面の平面積に占めるドライバ用第二接続材AL2-Drがドライバ用ダイパッドDP-Drと接する部分の平面積の比率よりも小さくなっている。
平面視において、半導体パッケージ材PKGから露出したダイパッドDPの下面をダイパッドDPの上面よりも小さくすることにより形成された段差（溝）SGに加えて、半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの下面をドライバ用ダイパッドDP-Drの上面よりも小さくすることにより形成された段差（溝）SGもある。この溝SGは、実装されていない単体の半導体デバイスICからドライバ用ダイパッドDP-Drが抜け落ちないようにするためのものである。この溝SGがあることで、半導体パッケージ材PKGから露出したドライバ用ダイパッドDP-Drの下面の面積は、ドライバ用ダイパッドDP-Drの上面の面積よりも小さくなる。
尚、図１４においては、第二接続材AL2-IがパッドPDと接している部分の平面積がパッドPDの平面積よりも小さくなっていたが、第二接続材AL2-IがパッドPDと接している部分の平面積とパッドPDの平面積を等しくするのがより好ましい。言い換えると、パッドPDの上面の面積をダイパッドDPの裏面の面積よりも小さくするのがより好ましい。パッドPDがダイパッドDPより小さければ、第二接続材AL2-Iが半田等であるときは、第二接続材AL2-IをパッドPDに載せてダイパッドDPと接続することによって、容易に第二接続材AL2-IがパッドPDと接している部分の平面積をダイパッドDPの底面の平面積よりも小さくすることができる。
図１５は半導体チップCPの要部断面図である。半導体チップCPは縦型のパワーＭＯＳＦＥＴを有する。
半導体チップCPの上面側にソース電極SEとゲート電極GEが配置されている。ソース電極SEの下側にソース拡散層SDと、チャネル拡散層CHDが配置されている。ソース拡散層SDの深さよりも深い位置にもチャネル拡散層CHDが配置されているため、断面視において、ソース拡散層SDはチャネル拡散層CHDとゲート電極GEに挟まれるように配置され、ソース拡散層SDの底面にチャネル拡散層CHDが配置されるような形態となっている。チャネル拡散層CHDの下側にドレイン拡散層DD-が配置されている。ゲート電極GEはソース拡散層SD、及びチャネル拡散層CHDを突き抜けてドレイン拡散層DD-に達するところにまで延びている。ゲート電極GEと、ソース拡散層SD、チャネル拡散層CHD、及びドレイン拡散層DD-との間にはゲート絶縁膜GIが配置されている。ドレイン拡散層DD-の下側には半導体チップCPの下面側に当たるドレイン拡散層DD+が配置されている。
ソース拡散層SD、ドレイン拡散層DD-、ドレイン拡散層DD+にはシリコンに砒素やリンの元素が添加されており、N型半導体層となっている。この添加元素の濃度はドレイン拡散層DD+が一番高く、次にソース拡散層SDが高く、ドレイン拡散層DD-が一番低い。チャネル拡散層CHDにはシリコンにホウ素やアルミニウムの元素が添加されており、P型半導体層となっている。
ソースパッドSTはソース電極SEに電気的に接続され、ゲートパッドGTはゲート電極GEに電気的に接続され、ドレイン拡散層DD+はドレインパッドDTに電気的に接続されている。ソースパッドSTは金属板CLPと接続材AL3を介して接続されており、ドレインパッドDTはダイパッドDPと接続材AL1を介して接続されている。ソースパッドST、ゲートパッドGT及びドレインパッドDTについては、図１５においては、デバイス構造で表していない。しかし、ソースパッドST、ゲートパッドGT及びドレインパッドDTはアルミニウム（Al）等の金属膜で半導体チップCPの上面（表面）又は下面（裏面）に形成されている。
ゲートパッドGTにハイレベルの電圧が印加されると、チャネル拡散層CHDのゲート絶縁膜GIの近傍箇所に反転層ができ、ソース拡散層SDとドレイン拡散層DD-が反転層を介して電気的に接続される。その結果、ソースパッドSTとドレインパッドDTの間に電流が流れる。ゲートパッドGTにローレベルの電圧が印加されると、チャネル拡散層CHDのゲート絶縁膜GIの近傍箇所に反転層ができるようなことはなく、ソース拡散層SDとドレイン拡散層DD-はチャネル拡散層CHDによって電気的に絶縁される。その結果、ソースパッドSTとドレインパッドDTの間に電流が流れない。
図１６は実施の形態２に係る半導体デバイスの上面図（平面図）である。ただし、同図では、半導体パッケージ材PKGの上部を取り除いて示している。図１７は実施の形態２に係る半導体デバイスの底面（裏面）図である。同図において、破線で示されているのは、ダイパッド及びタブ吊りリードが半導体パッケージ材から露出していない部分である。図１８は図１６の半導体デバイスの破線Ｂ−Ｂ’及び破線Ｃ−Ｃ’における断面図である。
半導体デバイスIC-MCMは図１４で示した構成要素の他に、第一凹みGRA1と、第二凹みGRA2と、第一吊りリードHF1と、第二吊りリードHF2と、溝VGと、ホールHSEとを有する。ホールHSEは金属板CLPを貫通した孔である。
第二リードLF2は、複数の外部端子となる第一プレート部と金属板CLPと接続される第二プレート部とを有する。第一プレート部は半導体パッケージ材PKGの外部に露出しており、半導体パッケージ材PKG内部にて第一プレート部と第二プレート部とが互いに接続されている。半導体パッケージ材PKG内部において、第一プレート部と第二プレート部との接続部近傍に、半導体パッケージ材PKGとの接着強度を上げるための第二凹みGRA2がある。第二リードLF2の幅は第三リードLF3の幅よりも広くなっている。これは、第二リードLF2には大電流が流れるので、ＯＮ抵抗を低減するためである。第三リードLF3と同じ幅でリードの本数を増やすとリード間隔の分だけ幅が狭くなってしまう。すなわち、リードの本数を増やすよりも、リード１本の幅を広くする方が、全体の幅を広くすることができ、ＯＮ抵抗を低減することができる。
ダイパッドDPの隣に、このダイパッドDPを製造工程中にぶら下げるためのフレーム吊りとして第二吊りリードHF2がある。この第二吊りリードHF2とダイパッドDPは一体となっている金属にて形成されている。なお、第二吊りリードHF2の裏面は、ハーフエッチすることなどにより半導体パッケージ材PKGから露出しないようにしている。
ダイパッドDPにはダイパッドDP上に形成された第一接続材AL1が周りに流れ出すのを防ぐための溝VGがある。
ダイパッドDP上には半導体チップCPが配置されており、ダイパッドDPと半導体チップCPは第一接続材AL1を介して互いに接続されている。ダイパッドDPの平面積に比べて半導体チップCPの平面積は小さくなっている。半導体チップCPの上面の一部にはソースパッドSTがある。ソースパッドSTと金属板CLPの他端が接続材AL3を介して接続されており、金属板CLPの一端と第二リードLF2が接続材AL4を介して接続されている。金属板CLPはソースパッドST及び第二リードLF2と電気的に接続されるために、複数の箇所にて折り曲げられている。
第三リードLF3は複数あり、その一部が半導体パッケージ材PKGの外部に露出しており、残りが半導体パッケージ材PKGの内部にある。複数の第三リードLF3のそれぞれには、半導体パッケージ材PKGの内側において、半導体パッケージ材PKGと半導体パッケージ材PKGから露出した一部の第三リードLF3との間の近傍に、半導体パッケージ材PKGとの接着強度を上げるための第一凹みGRA1がある。
ドライバ用ダイパッドDP-Drの隣に、このドライバ用ダイパッドDP-Drを製造工程中にぶら下げるためのフレーム吊りとして第一吊りリードHF1がある。この第一吊りリードHF1とドライバ用ダイパッドDP-Drは一体となっている金属にて形成されている。ドライバ用ダイパッドDP-Drの半導体チップCP-Drが搭載されていない部分及び第一吊りリードHF1の裏面はハーフエッチすることなどによって半導体パッケージ材PKGから露出しないようにしている。
ドライバ用ダイパッドDP-Dr上にはドライバ用半導体チップCP-Drが配置されている。ドライバ用ダイパッドDP-Drとドライバ用半導体チップCP-Drとはドライバ用第一接続材AL1-Drを介して互いに接続されている。
第一ワイヤWR-1は複数存在し、第二ワイヤWR-2は複数存在する。複数の第二ワイヤWR-2のそれぞれの一端はドライバ用半導体チップCP-Drの上面のボンディングパッドと接続されており、複数の第二ワイヤWR-2のそれぞれの他端は複数の第三リードLF3のそれぞれに接続されている。複数の第一ワイヤWR-1のそれぞれの一端はドライバ用半導体チップCP-Drの上面のボンディングパッドと接続されており、複数の第一ワイヤWR-1のそれぞれの他端は半導体チップCPの上面のボンディングパッド（ゲートパッドGT等）に接続されている。複数の第一ワイヤWR-1及び複数の第二ワイヤWR-2は半導体パッケージ材PKGの内部に配置されている。
電子装置ED-MCM内の半導体デバイスIC-MCM以外のデバイス（コントローラ等）、又は電子装置ED-MCM外部のデバイスから、複数の第三リードLF3の一部を介して各種制御信号及び電源等がドライバ用半導体チップCP-Drに入力される。ドライバ用半導体チップCP-Drから複数の第三リードLF3の一部を介してコントローラ等に出力される。ドライバ用半導体チップチップCP-Drはこの受けた各種制御信号を処理して、半導体チップCPを駆動制御するための信号を、複数の第一ワイヤWR-1の一部を介して半導体チップCPに出力する。ドライバ用半導体チップCP-Drから複数の第一ワイヤの一部を介して半導体デバイスIC-MCMの外部に出力する。複数の第一ワイヤWR-1のうちの１本には、ドライバ用半導体チップCP-Drによって生成されたパワーＭＯＳＦＥＴのゲートパッドSTに入力されるゲート駆動信号が流される。より具体的に説明すると、図示していないコントローラから出力される制御信号で半導体デバイスIC-MCMが制御される。コントローラからの制御信号を受けたドライバ用半導体チップCP-Drは駆動用信号を生成する。この駆動用信号が半導体チップCPに内蔵されるパワーＭＯＳＦＥＴのゲートパッドGTに入力され、パワーＭＯＳＦＥＴがターンオン・ターンオフすることで、ソース端子に接続される負荷（図示せず）を駆動する。ドライバ用半導体チップCP-Drでは、半導体チップCPに内蔵された温度センサからの信号を受け、過温度を検知した場合、パワーＭＯＳＦＥＴをオフにする。一方、ドライバ用半導体チップCP-Drは、半導体チップCPに内蔵されたパワーＭＯＳＦＥＴに対して、ある比率でセルが少ないカレントミラーＭＯＳの電流を検知することで負荷の過電流を検知し、パワーＭＯＳＦＥＴのゲートをコントロールして一定値以上の電流が流れないように制御する。
角部が少々丸まっている場合もあるが平面視において、半導体パッケージ材PKG、ヒートスプレッダHS、半導体チップCP、及びドライバ用半導体チップCP-Drはおおよそ矩形である。平面視において、半導体パッケージ材PKGは第一辺と、第二辺と、第三辺と、第四辺とを有し、これら第一〜第四辺により矩形を形成する。第一辺と第三辺は向かい合っており、第二辺と第四辺は向かい合っている。第一辺に沿って複数の第二リードLF2が配置されており、第三辺に沿って複数の第三リードLF3が配置されている。半導体デバイスIC-MCMの構成要素の並びとして、複数の第二リードLF2と複数の第三リードLF3 との間に、ドライバ用半導体チップCP-Drとドライバ用ダイパッドDP-Drと第一吊りリードHF1とがある。半導体デバイスIC-MCMの構成要素の並びとして、複数の第二リードLF2と、ドライバ用半導体チップCP-Dr、ドライバ用ダイパッドDP-Dr、及び第一吊りリードHF1との間に、半導体チップCPとダイパッドDPと第二吊りリードHF2とがある。ドライバ用半導体チップCP-Drの平面積は半導体チップCPの平面積よりも小さくなっている。
一点鎖線の囲いで示される第二接続材AL2-IAAの範囲とするのが好ましい。第二接続材AL2-IAAの配置範囲は、ドライバ用半導体チップCP-Dr側は半導体チップCPよりも外側に、第二リードLF2側は半導体チップCPよりも内側に配置している。更に第二接続材AL2-IAAの配置範囲の平面積は半導体チップCPの平面積よりも大きくなっている。このことで熱抵抗を低減して、図４にて示したような金属板CLPに覆われている半導体チップの端部のクラック等の損傷の発生を低減することができる。
鎖線の囲いで示される第二接続材AL2-IAの範囲であってもよい。すなわち、第二接続材AL-2-IAのように、図１４の断面図において半導体チップICの配置範囲（第一接続材AL1の配置範囲）の内側に第二接続材AL2-IAの配置範囲がある。ただし、図１７において第二接続材AL-2-IAの左右の両端部は半導体チップCPよりも外側にある。図１３に示すような第二接続材面積比率が５０％以上という関係を満たすことができればよい。
尚、図１４の断面図は図１６の点線にて示されたA−A’の断面を描いたものである。ただし、この断面においてはワイヤWR-1，WR-2の一部しか存在しないが、図１４ではワイヤWR-1，WR-2の全体を表している。
実施の形態２においては、電子装置ED-MCMの構成要素の材料は実施の形態１の電子装置EDと同じであるが、電子装置EDにない構成要素の材料は以下のような形となる。ワイヤWR1，WR2は、ワイヤWRと同様に金、銅、アルミニウムのうちのいずれかにより構成されている。第三リードLF3は、第二リードLF2と同様に銅又は銅合金にて構成されている。ドライバ用ダイパッドDP-Drは、ダイパッドDPと同様に銅又は銅合金である。ドライバ用第一接続材AL1-Dr及びドライバ用第二接続材AL2-Drは、第一接続材AL1及び第二接続材AL2-Iと同様に銀ペースト、半田ペースト、又は鉛フリー半田等の導電性材料である。
（実施の形態３）
図１９は実施の形態３に係る電子装置の断面図を示したものである。
電子装置ED-DFは、半導体デバイスICと、半導体デバイスIC-Bと、実装基板MB-DFとを有する。半導体デバイスIC，IC-Bは図８のものと同じである。点線にて示された線分B−B’にて電子装置ED-DFは線対称な構造となっている。実装基板MB-DFは図８の実装基板MBに更にパッドPD-Bを加えたものとなっている。
図１９にて「-（ハイフン）」及び「B（大文字のアルファベットのビー）」が付与されている符号がある。これらは「-（ハイフン）」及び「B（大文字のアルファベットのビー）」が付与されていない構成要素と点線にて示された線分B−B’にて線対称な関係にあり、それぞれ対応する関係となっているものである。一例としては、第二リードLF2と第二リードLF2-Bとは互いに対応するものであり、点線にて示された線分B−B’にて線対称な関係となっている。同様に、第二接続材AL2-Iと第二接続材AL2-IBとは互いに対応するものであり、点線にて示された線分B−B’にて線対称な関係となっている。
実施の形態３においては、電子装置ED-DFの構成要素の材料は実施の形態１の電子装置EDと同じである。
線分B−B’から上側の部分において、第二接続材AL2-Iが第二接続材AL2の状態にて温度サイクル試験を行ったと考えると、半導体デバイスICには図１のようにダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力が発生する。同じく実施の形態３の電子装置ED-DFに関して、線分B−B’から下側の部分において、第二接続材AL2-IBが第二接続材AL2の状態にて温度サイクル試験を行ったと考えると、半導体デバイスIC-Bには図１を参考にするとダイパッドDP-Bが半導体パッケージ材PKG-Bよりもより広がるように曲がるような力が発生する。これらの曲がるような力は互いに反るのをキャンセルするような力となる。よってこの互いに反るのをキャンセルするような力によって、半導体デバイスICに発生するダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力がキャンセルされ、半導体デバイスIC-Bに発生するダイパッドDP-Bが半導体パッケージ材PKG-Bよりもより広がるように曲がるような力がキャンセルされる。よって、半導体デバイスICや半導体デバイスIC-Bのチップエッジ付近の第一接続材AL1，AL1-Bに印加される応力が緩和されず、温度サイクルによって第一接続材AL1，AL1-Bにクラック等の損傷（不具合）が発生し、はがれる不具合が発生する。
この不具合は実装基板MB-DFの曲げ剛性ΚMBよりも、半導体デバイスIC，IC-Bの曲げ剛性ΚICの方が小さくなくても起こる。上述した互いに反るのをキャンセルするような力によって半導体デバイスICや半導体デバイスIC-BのチップエッジCEの第一接続材AL1，AL1-Bに印加される応力が緩和されないからである。よって、実装基板MB-DFの曲げ剛性ΚMBに関わらず、半導体デバイスが線対称に実装された状態の電子装置ED-DFの場合は、第二接続材AL2-I，AL2-IBとして、半導体デバイスIC，IC-Bが実装基板MBにあまり変形することが妨げられないようにする必要がある。
このようにして、ダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力や、ダイパッドDP-Bが半導体パッケージ材PKG-Bよりもより広がるように曲がるような力により、半導体デバイスICや半導体デバイスIC-Bのチップエッジ付近の第一接続材AL1，AL1-Bに印加される応力が緩和されるようにしている。これにより、温度サイクルによる第一接続材AL1，AL1-Bにクラック等の損傷の発生が低減され、半導体チップICとダイパッドDPがはがれる不具合の発生が低減される。
このような問題が起きるのは線対称な実装形態に限らず、実装基板MBの裏面に半導体デバイスIC-Bとは異なる半導体デバイス等の電子部品やその他部品が実装されているときにもおきうる。すなわち、実施の形態２に係る半導体デバイスが実装基板MBの裏面に実装されている場合や半導体デバイスIC-Bが実装基板MBに実装されていない場合にも実施の形態３と同様な作用効果を奏する。
尚、図１９においては、第二接続材AL2-I，AL2-IBがパッドPD，PD-Bと接している部分の平面積がパッドPD，PD-Bの平面積よりも小さくなっていたが、第二接続材AL2-I，AL2-IBがパッドPD，PD-Bと接している部分の平面積とパッドPD，PD-Bの平面積を等しくするのがより好ましい。言い換えると、パッドPD，PD-Bの上面の面積をダイパッドDP，DP-Bの裏面の面積よりも小さくするのがより好ましい。
（実施の形態４）
図２０は実施の形態４に係る電子装置の断面図を示したものである。
図２０の電子装置ED-MCMDFは、半導体デバイスIC-MCMと、半導体デバイスIC-MCMBと、実装基板MB-MCMDFとを有する。半導体デバイスIC-MCMは図１４のものと同じである。点線にて示された線分C−C’にて電子装置ED-MCMDFは線対称な構造となっている。実装基板MB-MCMDFは図１４の実装基板MB-MCMに更にパッドPD-Bとドライバ用パッドPD-DrBとを加えたものとなっている。
図２０にて-（ハイフン）及びB（大文字のアルファベットのビー）が付与されている符号がある。これらは-（ハイフン）及びB（大文字のアルファベットのビー）が付与されていない構成要素と点線にて示された線分C−C’にて線対称な関係にあり、それぞれ対応する関係となっているものである。一例としては、第二リードLF2と第二リードLF2-Bとは互いに対応するものであり、点線にて示された線分C−C’にて線対称な関係となっている。同様に、ドライバ用第二接続材AL2-Drとドライバ用第二接続材AL2-DrBとは互いに対応するものであり、点線にて示された線分C−C’にて線対称な関係となっている。同様に、半導体デバイスIC-MCMと半導体デバイスIC-MCMBとは互いに対応するものであり、点線にて示された線分C−C’にて線対称な関係となっている。
実施の形態４においては、電子装置ED-MCMDFの構成要素の材料は実施の形態２の電子装置ED-MCMと同じである。
実施の形態４の電子装置ED-MCMDFに関しても実施の形態３の電子装置ED-DFと同様である。実装基板MB-MCMDFの曲げ剛性ΚMBに関わらず、半導体デバイスが線対称に実装された状態の電子装置ED-MCMDFの場合は、第二接続材AL2-I，AL2-IBとして、半導体デバイスIC-MCM，IC-MCMBが実装基板MB-MCMDFにあまり変形することが妨げられないようにする必要がある。このようにして、ダイパッドDPが半導体パッケージ材PKGよりもより広がるように曲がるような力や、ダイパッドDP-Bが半導体パッケージ材PKG-Bよりもより広がるように曲がるような力により、半導体デバイスIC-MCMや半導体デバイスIC-MCMBのチップエッジ付近の第一接続材AL1，AL1-Bに印加される応力が緩和されるようにしている。これにより、温度サイクルによる第一接続材AL1，AL1-Bにクラック等の損傷の発生が低減され、半導体チップICとダイパッドDPがはがれる不具合の発生が低減される。
このような問題が起きるのは線対称な実装形態に限らず、実装基板MB半導体の裏面に半導体デバイスIC-MCMBとは異なる半導体デバイス等電子部品やその他部品が実装されているときにもおきうる。すなわち、半導体デバイスIC-MCMBが実装基板MBに実装されていない場合にも実施の形態４と同様な作用効果を奏する。
尚、図２０においては、第二接続材AL2-I，AL2-IBがパッドPD，PD-Bと接している部分の平面積がパッドPD，PD-Bの平面積よりも小さくなっていたが、第二接続材AL2-I，AL2-IBがパッドPD，PD-Bと接している部分の平面積とパッドPD，PD-Bの平面積を等しくするのがより好ましい。言い換えると、パッドPD，PD-Bの上面の面積をダイパッドDP，DP-Bの裏面の面積よりも小さくするのがより好ましい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、実施の形態ではパワーＭＯＳＦＥＴを有する半導体チップ及びダイパッドは一つであると説明したが、それに限定されることなく、パワーＭＯＳＦＥＴを有する二つの半導体チップがそれぞれ別のダイパッドに搭載されたものにも適用することができる。すなわち、ダイパッドが二つの場合にも適用することができる。この場合は、第二リードを分割して第一半導体チップ用と第二半導体チップ用とに分割すればよい。
また、実施の形態では、パワートランジスタの例として、パワーＭＯＳＦＥＴを用いて説明したが、それに限定されることなく、バイポーラトランジスタ等にも適用することができる。
AL1 第一接続材
AL2-I 第二接続材
CP 半導体チップ
DP ダイパッド
ED 電子装置
IC 半導体デバイス（半導体装置）
MB 実装基板
PD パッド
PKG 半導体パッケージ材（封止体）

Claims (6)

  1. 第一面、および前記第一面に形成されたパッドを有する実装基板と、
    上面、および前記上面とは反対側の下面を有するダイパッドと、第一接続材を介して前記ダイパッドの前記上面に搭載された半導体チップと、ワイヤを介して前記半導体チップと電気的に接続された第一リードと、金属板を介して前記半導体チップと電気的に接続された第二リードと、前記ダイパッドの前記下面が露出するように前記ダイパッド、前記半導体チップ、前記ワイヤおよび前記金属板を封止する封止体と、を備え、第二接続材を介して前記実装基板の前記第一面に搭載された半導体装置と、を具備し、
    前記ダイパッドは、前記第二接続材を介して前記パッドと電気的に接続されており、
    前記パッド、前記ダイパッドおよび前記半導体チップのそれぞれの平面形状は、第一端部と、前記第一端部と対向する第二端部と、を有する四角形から成り、
    前記第一リードは、断面視において、前記パッド、前記ダイパッドおよび前記半導体チップのそれぞれの前記第二端部よりも、前記パッド、前記ダイパッドおよび前記半導体チップのそれぞれの前記第一端部の近くに配置され、
    前記第二リードは、断面視において、前記パッド、前記ダイパッドおよび前記半導体チップのそれぞれの前記第一端部よりも、前記パッド、前記ダイパッドおよび前記半導体チップのそれぞれの前記第二端部の近くに配置され、
    前記ダイパッドおよび前記金属板のそれぞれの線膨張係数は、前記封止体の線膨張係数よりも大きく、
    前記ダイパッドの前記下面は、前記第二接続材で覆われる第一領域と、前記第二接続材で覆われない第二領域と、を有し、
    前記第二領域は、前記第一リードよりも前記第二リードの近くに位置しており、
    前記第一接続材および前記第二接続材のそれぞれは、断面視において、前記第二リードよりも、前記第一リードの近くに位置する第一端部と、前記第一端部と対向する第二端部と、を有し、
    前記第二接続材の前記第二端部は、断面視において、前記第一接続材の前記第二端部よりも前記ダイパッドの前記第二端部から遠くに位置している、電子装置。
  2. 前記ダイパッドの前記下面は、さらに、前記第二接続材で覆われない第三領域を有し、
    前記第三領域は、前記第二リードよりも前記第一リードの近くに位置しており、
    前記第二接続材の前記第一端部は、断面視において、前記第一接続材の前記第一端部よりも前記ダイパッドの前記第一端部から遠くに位置している、請求項１に記載の電子装置。
  3. 前記封止体は、１５０〜１８０℃になるとガラス転移温度となり、
    前記ガラス転移温度を越える領域では、前記封止体の線膨張係数が、前記ダイパッドの線膨張係数よりも高い、請求項１に記載の電子装置。
  4. 前記封止体は、熱硬化性樹脂材料であり、フィラー、フェノール系硬化剤、及びシリコーンゴムのうちのいずれかが添加されたエポキシ樹脂又はビフェニール系樹脂であり、
    前記金属板および前記ダイパッドのそれぞれは、銅又は銅合金であり、
    前記第一接続材および前記第二接続材のそれぞれは、銀ペースト又は半田である、請求項１に記載の電子装置。
  5. 前記半導体チップは、パワーＭＯＳＦＥＴを含み、
    前記半導体チップの上面には、前記パワーＭＯＳＦＥＴのソースパッドとゲートパッドが設けられ、
    前記半導体チップの前記上面とは反対側の下面には、前記パワーＭＯＳＦＥＴのドレインパッドが設けられ、
    前記ドレインパッドには、前記第一接続材が接続されている、請求項１に記載の電子装置。
  6. 前記実装基板の前記第一面とは反対側の第二面には、前記半導体装置と同じ構成から成る別の半導体装置が、前記半導体装置と線対称な関係となるように、搭載されている、請求項１に記載の電子装置。
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