JP2019087636A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2019087636A
JP2019087636A JP2017214692A JP2017214692A JP2019087636A JP 2019087636 A JP2019087636 A JP 2019087636A JP 2017214692 A JP2017214692 A JP 2017214692A JP 2017214692 A JP2017214692 A JP 2017214692A JP 2019087636 A JP2019087636 A JP 2019087636A
Authority
JP
Japan
Prior art keywords
lead terminals
semiconductor package
lead
terminal
terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2017214692A
Other languages
English (en)
Inventor
裕貴 小川
Hirotaka Ogawa
裕貴 小川
貴弘 西島
Takahiro Nishijima
貴弘 西島
尚 香月
Takashi Katsuki
尚 香月
忠彦 佐藤
Tadahiko Sato
忠彦 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017214692A priority Critical patent/JP2019087636A/ja
Priority to CN201811106737.6A priority patent/CN109755210A/zh
Priority to US16/141,975 priority patent/US10622287B2/en
Publication of JP2019087636A publication Critical patent/JP2019087636A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】Ｌ字状に曲げられたリード端子とまっすぐなリード端子とがそれぞれの側面で混在しても、基板に取り付ける場合などの作業性が低くならない半導体パッケージを提供する。【解決手段】パッケージ本体１０は、少なくとも３つの側面のそれぞれから露出した複数のリード端子とを備える。複数のリード端子のうち、第１の側面１１１から露出した複数のリード端子２１０〜２１５の半数以上の先端は、第１の側面に１１１沿った方向を向いている。複数のリード端子のうち、第２の側面１１２から露出した複数のリード端子２２０〜２２４のいずれの先端も、第２の側面１１２に直交する方向に沿った方向を向いている。複数のリード端子のうち、第３の側面１１３から露出した複数のリード端子２３０〜２３５は、半数以上の先端が第３の側面１１３に沿った方向を向いているか、いずれの先端も第３の側面１１３に直交する方向に沿った方向を向いている。【選択図】図１

Description

本発明は、半導体パッケージに関する。
半導体パッケージにおいて、パッケージ本体の４つの側面からリード端子が露出する形態のものがある（例えば、特許文献１参照）。
特許文献１ 国際公開番号 ＷＯ２０１５／００１６４８
しかしながら、上記半導体パッケージではＬ字状に曲げられたリード端子とまっすぐなリード端子とがそれぞれの側面で混在している。よって、基板に取り付ける場合などの作業性が低くなる。
上記課題を解決するために、本発明の第１の態様においては、半導体パッケージであって、略直方体のパッケージ本体と、パッケージ本体の少なくとも３つの側面のそれぞれから露出した複数のリード端子とを備え、複数のリード端子のうち、少なくとも３つの側面のうちの一つである第１の側面から露出した複数のリード端子の半数以上の先端は、第１の側面に沿った方向を向いており、複数のリード端子のうち、少なくとも３つの側面のうちの他の一つである第２の側面から露出した複数のリード端子のいずれの先端も、第２の側面に直交する方向に沿った方向を向いており、且つ、複数のリード端子のうち、少なくとも３つの側面のうちの他の一つである第３の側面から露出した複数のリード端子は、半数以上の先端が第３の側面に沿った方向を向いているか、または、いずれの先端も第３の側面に直交する方向に沿った方向を向いている。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態の半導体パッケージ１０の斜視図である。 半導体パッケージ１０の平面図である。 半導体パッケージ１０の側面図である。 半導体パッケージ１０の内部レイアウトを模式的に示している。 図４の内部レイアウトの等価回路を示す。 半導体パッケージ１０を基板１７０に取り付けた状態を示す概略図である。 他の半導体パッケージ１２の内部レイアウトを模式的に示している。 図７の内部レイアウトの等価回路を示す。 更に他の半導体パッケージ１４の側面図である。 更に他の半導体パッケージ１６の平面図である。 更に他の半導体パッケージ１８の平面図である。 更に他の半導体パッケージ２０の平面図である。 更に他の半導体パッケージ２２の斜視図である。 半導体パッケージ２２を２つ並べた状態を示す平面図である。 半導体パッケージ２４の平面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は本実施形態の半導体パッケージ１０の斜視図であり、図２は半導体パッケージ１０の平面図であり、図３は半導体パッケージ１０の側面図である。半導体パッケージ１０は、例えば、電源から負荷である機器に適した電力を供給するパワー半導体モジュールである。
半導体パッケージ１０は、略直方体のパッケージ本体１００と、このパッケージ本体１００から露出した複数のリード端子２１０等を有する。パッケージ本体１００は、側面１１１、側面１１２、側面１１３、側面１１４、並びに、主面である上面１１８および底面１１６を有する。なお、側面１１１、１１３は第１側面の例であり、側面１１２、１１４は第２側面の例であり、側面１１１、１１２、１１３、１１４は第３側面の例である。パッケージ本体１００はさらに、側面１１２の両端において側面１１２から突出した一対の第１突出部１３１を有する。パッケージ本体１００はさらに、側面１１２に平行な側面１１４の両端において側面１１４から突出した一対の第２突出部１３２を有する。なお、突出部は、リード端子を保護するためのガイドである。
側面１１１から、６つのリード端子２１０、２１１、２１２、２１３、２１４、２１５が露出している。リード端子２１０〜２１５は導電性の金属、例えば鉄ニッケル合金や銅合金等により構成される。
リード端子２１０は図３に示すようにＬ字状に曲げられている。すなわち、リード端子２１０は、側面１１１に直交する方向（すなわち、法線方向）に沿って伸びてから、先端２１７が側面１１１に沿った方向に向くように上面１１８側に曲げられている。さらに、先端２１７を含む部分がメッキ処理されている。より具体的には、先端２１７を含む部分には、スズメッキ、はんだメッキ、ニッケルメッキ等のメッキ処理が実施される。側面１１１における他の５つのリード端子２１１〜２１５もリード端子２１０と同じ構成である。
ここで、側面１１１に沿った方向には、図３のように側面１１１に対して平行な方向が含まれるが、これに限られず、側面１１１に対して傾いた方向も含まれる。具体的には、側面１１１に対して数度程度から４５度を超えない範囲で傾いていてもよい。なお、側面１１１が緩やかな凸曲面であったり、２つの斜面をつないだ凸Ｖ字状の面である場合には、それらを一つの平面で近似したときの当該平面に沿った方向も、側面１１１に沿った方向に含まれる。
側面１１１に対向する側面１１３からも、６つのリード端子２３０、２３１、２３２、２３４、２３５が露出している。これらリード端子２３０〜２３５もＬ字状に曲げられており、リード端子２１０と同じ構成である。
側面１１１の一端に隣接する側面１１２からは、５つのリード端子２２０、２２１、２２２、２２３、２２４が露出している。両端のリード端子２２０、２２４は、側面１１１のリード端子２１０等と同じ幅を有している。リード端子２２０は導電性の金属により構成される。リード端子２２０の先端２２８は側面１１２に直交する方向に沿った方向に伸びている。図１の例においては、リード端子２２０はまっすぐな板状である。リード端子２２４もリード端子２２４と同じ構成である。
ここで、側面１１２に直交する方向に沿った方向には、図１から図３に示すように、側面１１２に直交する方向が含まれるが、これに限られず、側面１１２に直交する方向に対して傾いた方向も含まれる。具体的には、側面１１２に直交する方向に対して数度程度から４５度を超えない範囲で傾いていてもよい。なお、側面１１２が緩やかな凸曲面であったり、２つの斜面をつないだ凸Ｖ字状の面である場合には、それらを一つの平面で近似したときの当該平面に直交する方向に沿った方向も、側面１１２に直交する方向に沿った方向に含まれる。
リード端子２２１、２２２、２２３は、側面１１１のリード端子２１０等よりも幅が広い。リード端子２２１も導電性の金属により構成される。リード端子２２１の先端２２６は側面１１２に直交する方向に沿った方向に伸びている。図１の例においては、リード端子２２１はまっすぐな板状である。リード端子２２２、２２３もリード端子２２１と同じ構成である。
側面１１２のリード端子２２０〜２２４はいずれもその先端はメッキ処理されていない。リード端子２２０〜２２４は同一の長さを有しており、第１突出部１３１の端面１４０よりも短い。すなわち、第１突出部１３１の端面１４０の方が、リード端子２２０〜２２４よりも突出している。
側面１１１の他端に隣接する側面１１４からも、５つのリード端子２４０、２４１、２４２、２４３、２４４が露出している。リード端子２４０、２４４は、側面１１２のリード端子２２０、２２４と同じ構成である。リード端子２４１、２４２、２４３は、側面１１２のリード端子２２１、２２２、２２３と同じ構成である。
図４は、半導体パッケージ１０の内部レイアウトを模式的に示している。図５は、図４の内部レイアウトの等価回路を示す。図４および図５に示す例において、当該回路は降圧用のＤＣＤＣコンバータの高圧側に用いられる回路である。
半導体パッケージ１０は、４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４と、６つのキャパシタＣ２、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８を有する。これらの素子は、回路基板１２４に配されており、リード端子２２３等と金属ワイヤ１２６で接続されている。回路基板１２４、金属ワイヤ１２６、および、リード端子２１０等の根本の部分が、樹脂材料を用いたポッティングやトランスファー成形等によりパッケージ本体１００として成型される。
図４および図５に示す例において、側面１１１のリード端子２１１が回路におけるＧ１、リード端子２１２がＳ１、リード端子２１３がＳ２、リード端子２１４がＧ２、リード端子２１５がＰとなっている。リード端子２１０は回路には接続されておらず、いわゆるダミー端子である。
側面１１２のリード端子２２１が回路におけるＯＵＴ２、リード端子２２３がＯＵＴ１である。リード端子２２０、２２２、２２４はダミー端子である。
側面１１３のリード端子２３１が回路におけるＧ３、リード端子２３２がＳ３、リード端子２３３がＳ４、リード端子２３４がＧ２、リード端子２３５がＮとなっている。リード端子２３０はダミー端子である。
側面１１４のリード端子２４２が回路におけるＣＯＭである。リード端子２４０、２４１、２４３、２４４はダミー端子である。
上記回路によれば、側面１１１および側面１１３には、大電流を流す主端子は設けられていない。一方、側面１１２および側面１１４には、微弱な信号を入出力する制御端子は設けられていない。言い換えると、半導体パッケージ１０においては、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。
なお、主端子は、高電圧が印加され大電流が流れる、主回路と接続する端子のことであり、例えばＣＯＭ、ＩＮ、ＯＵＴ、ＧＮＤ端子等である。制御端子は、低電圧、低電流の制御信号を取り扱う、制御回路と接続する端子のことであり、例えば、Ｐ、Ｎ、Ｇ（ゲート）、Ｓ（補助ソース）、ＴＨ（温度検出用のサーミスタ）端子等である。
さらに、側面１１１および側面１１３には、まっすぐなリード端子は設けられていない。一方、側面１１２および側面１１４には、Ｌ字状のリード端子は設けられていない。言い換えると、半導体パッケージ１０においては、先端が側面に直交する方向に沿ったリード端子と先端が側面に沿ったリード端子とはそれぞれ側面毎に分離されており、混在していない。
さらに、側面１１１のリード端子２１０〜２１５および側面１１３のリード端子２３０〜２３５はいずれもその先端を含む部分がメッキされている。一方、側面１１２のリード端子２２０〜２２４および側面１１４のリード端子２４０〜２４４はいずれもメッキされていない。言い換えると、半導体パッケージ１０においては、メッキされたリード端子とメッキされていないリード端子とはそれぞれ側面毎に分離されており、混在していない。
図６は、半導体パッケージ１０を基板１７０に取り付けた状態を示す概略図である。なお、説明のため、この図では第１突出部１３１および第２突出部１３２を描いていない。
半導体パッケージ１０の主端子であるリード端子２４２等が基板１７０に溶接やねじ止めにより強固に取り付けられる。この場合に、主端子であるリード端子２４２等にねじ穴が設けられていてもよい。
ここで、主端子が設けられている側面１１２および側面１１４には、制御端子が存在しておらず、Ｌ字状のリード端子も存在していない。よって、半導体パッケージ１０を基板１７０に取り付ける作業性が高まる。
一方、半導体パッケージ１０の制御端子であるリード端子２１１等は貫通孔の設けられた基板の当該貫通孔に挿通されてはんだ付けされる。ここで、制御端子が設けられている側面１１１および側面１１３のリード端子はいずれもＬ字状であり、先端がメッキ処理されている。よって、半導体パッケージを当該基板に取り付ける作業性が高まる。さらに、メッキ処理をする工程において、Ｌ字状のリード端子２１０〜２１４、２３０〜２３４の先端をメッキ処理すればよいので、メッキ槽にリード端子２１０〜２１４、２３０〜２３４の先端を浸ければよく、作業性が向上する。
さらに、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。よって、主端子の電流の変化が制御端子にノイズを生じさせてしまうという不具合を防ぐことができる。
さらに、半導体パッケージ１０においては、第１突出部１３１および第２突出部１３２が設けられている。これらにより、側面１１２のリード端子２２０〜２２４および側面１１４のリード端子２４０〜２４４を物理的な破損から保護することができる。
図７は、他の半導体パッケージ１２の内部レイアウトを模式的に示している。図８は、図７の内部レイアウトの等価回路を示す。図７および図８に示す例において、当該回路は降圧用のＤＣＤＣコンバータの低圧側に用いられる回路である。
半導体パッケージ１２は、パッケージ本体が成形された状態において、半導体パッケージ１０と同一の外形を有する。よって、同一の部材には同一の参照番号を付して説明を省略する。
半導体パッケージ１２は、２つのトランジスタＱ１１、Ｑ１２、２つのダイオードＤ１１、Ｄ１２、２つの抵抗Ｒ１１、Ｒ１２、２つのキャパシタＣ１１、Ｃ１２および１つのサーミスタＴＨを有する。これらの素子は、回路基板１２４に配されており、リード端子２２３等と金属ワイヤ１２６で接続されている。
図７および図８に示す例において、側面１１１のリード端子２１１が回路におけるＧ１、リード端子２１２がＳ１、リード端子２１３がＴＨ１、リード端子２１４がＴＨ２となっている。リード端子２１０、２１５はダミー端子である。
側面のリード端子２２１、２２３はいずれも回路におけるＯＵＴである。リード端子２２０、２２２、２２４はダミー端子である。
側面１１３のリード端子２３１が回路におけるＧ２、リード端子２３２がＳ２となっている。リード端子２３０、２３３、２３４、２３５はダミー端子である。
側面１１４のリード端子２４１が回路におけるＩＮ２であり、リード端子２４２が回路におけるＧＮＤであり、リード端子２４３が回路におけるＩＮ１である。リード端子２４０、２４４はダミー端子である。
以上、図７および図８の半導体パッケージ１２においても、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。さらに、先端が側面に直交する方向に沿ったリード端子と先端が側面に沿ったリード端子とはそれぞれ側面毎に分離されており、混在していない。さらに、メッキされたリード端子とメッキされていないリード端子とはそれぞれ側面毎に分離されており、混在していない。よって、半導体パッケージ１２においても半導体パッケージ１０と同様の効果を奏することができる。
さらに、半導体パッケージ１０と半導体パッケージ１２とは同じ金型で成形することができる。また、半導体パッケージ１０と半導体パッケージ１２とは同じリード端子の部品を使うことができ、リード端子の物理的な配置も変えなくてよい。
図９は、更に他の半導体パッケージ１４の側面図である。なお、説明のため、この図では第１突出部１３１および第２突出部１３２を描いていない。半導体パッケージ１４は、以下に説明する点を除いて、半導体パッケージ１０と同じ構成を有する。
半導体パッケージ１４のパッケージ本体１０２の底面１１６にはヒートシンク１６０が設けられている。ヒートシンク１６０は例えば金属製であって、半導体パッケージ１４で生じる熱を拡散させるとともに、導電性を有する場合にはアースとしても機能する。
半導体パッケージ１４においては、側面１１２のリード端子２２０〜２２４および側面１１４のリード端子２４０〜２４４は、側面１１１のリード端子２１０〜２３５および側面１１３のリード端子２３０〜２３５よりも、底面１１６から遠い位置から露出している。即ち、ヒートシンク１６０の上面１６２とリード端子２２０〜２２４、２４０〜２４４の距離Ｌ２の方が、上面１６２とリード端子２１０〜２１５、２３０〜２３５の距離Ｌ１よりも長い。これにより、ヒートシンク１６０と、主端子を含むリード端子２２０〜２２４、２４０〜２４４との絶縁沿面距離をかせぐことができる。
図１０は、更に他の半導体パッケージ１６の平面図である。半導体パッケージ１６は、以下に説明する点を除いて、半導体パッケージ１０と同じ構成を有する。
半導体パッケージ１６のパッケージ本体１０６においては、第１突出部１３１および第２突出部１３２のいずれにも、Ｃ字状の凹部１４２が１つずつ設けられている。この凹部１４２を基板に設けられた突起に押し付けることにより、当該基板に対して半導体パッケージ１６を正確に位置決めして取り付けることができる。
図１１は、更に他の半導体パッケージ１８の平面図である。半導体パッケージ１８は、以下に説明する点を除いて、半導体パッケージ１６と同じ構成を有する。
半導体パッケージ１８のパッケージ本体１０４においては、第２突出部１３２にＣ字状の凹部１４２が１つずつ設けられている。一方、第１突出部１３１には、Ｕ字状の凹部１４４が１つずつ設けられている。凹部１４４をＵ字状に設けることにより、半導体パッケージ１６で述べた効果に加えて、側面１１１と側面１１２との絶縁沿面距離、および、側面１１３と側面１１２との絶縁沿面距離をかせぐことができる。
図１２は、更に他の半導体パッケージ２０の平面図である。半導体パッケージ２０は、以下に説明する点を除いて、半導体パッケージ１０と同じ構成を有する。
半導体パッケージ２０のパッケージ本体１０８における側面１１１、側面１１２、側面１１３、側面１１４のそれぞれにおいて、４つのリード端子３１０〜３１３、３２０〜３２３、３３０〜３３３、３４０〜３４３が露出している。側面１１１のリード端子３１０〜３１３および側面１１３のリード端子３３０〜３３３はいずれも、半導体パッケージ１０のリード端子２１０と同様に、Ｌ字形状を有しており、先端を含む部分がはんだメッキされている。一方、側面１１２のリード端子３２０〜３２３および側面１１４のリード端子３４０〜３４３はいずれも、半導体パッケージ１０のリード端子２２０と同様に、側面に直交する方向に沿ってまっすぐに伸びており、はんだメッキはされていない。
さらに、側面１１１のリード端子３１０〜３１３および側面１１３のリード端子３３０〜３３３は、制御端子またはダミー端子である、一方、側面１１２のリード端子３２０〜３２３および側面１１４のリード端子３４０〜３４３は、主端子またはダミー端子である。すなわち、半導体パッケージ２０においても、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。
半導体パッケージ２０のパッケージ本体１０８は、第１突出部１３１および第２突出部１３２に加えて、側面１１１の両端において側面１１１から突出した一対の第３突出部と、側面１１３の両端において側面１１３から突出した一対の第４突出部１３４とを有する。なお、図１２においては、いずれのリード端子３１０〜３１３、３２０〜３２３、３３０〜３３３、３４０〜３４３も、平面視において、第１突出部１３１、第２突出部１３２、第３突出部１３３および第４突出部１３４から飛び出している。ただし、これに代えて、半導体パッケージ１０のリード端子２２０等のように、第１突出部１３１、第２突出部１３２、第３突出部１３３および第４突出部１３４よりも引っ込んでいてもよい。なお、第１突出部１３１、第２突出部１３２、第３突出部１３３および第４突出部１３４は、その端面が、少なくともそれぞれの間に位置するリード端子の３１０〜３１３、３２０〜３２３、３３０〜３３３、３４０〜３４３の長さ（長さが異なる場合には、最も長さが長いもの）の半分以上突出しているとよい。
図１３は、更に他の半導体パッケージ２２の斜視図である。図１４は、半導体パッケージ２２を２つ並べた状態を示す平面図である。半導体パッケージ２２は、以下に説明する点を除いて、半導体パッケージ２０と同じ構成を有する。
半導体パッケージ２２のパッケージ本体１１０には、半導体パッケージ２０のパッケージ本体１０８に設けられていた第１突出部１３１から第４突出部１３４のいずれも設けられていない。すなわち、パッケージ本体１１０は角の丸い略直方体形状を有する。
半導体パッケージ２２のパッケージ本体１１０における側面１１１、側面１１２、側面１１３、側面１１４のそれぞれにおいて、４つのリード端子４１０〜４１３、４２０〜４２３、４３０〜４３３、４４０〜４４３が露出している。側面１１１のリード端子４１０〜４１３および側面１１３のリード端子４３０〜４３３はいずれも、半導体パッケージ１０のリード端子２１０と同様に、Ｌ字形状を有しており、先端を含む部分がはんだメッキされている。一方、側面１１２のリード端子４２０〜４２３および側面１１４のリード端子４４０〜４４３はいずれも、半導体パッケージ１０のリード端子２２０と同様に、側面に直交する方向に沿ってまっすぐに伸びており、はんだメッキはされていない。
さらに、側面１１１のリード端子４１０〜４１３および側面１１３のリード端子４３０〜４３３は、制御端子またはダミー端子である。一方、側面１１２のリード端子４２０〜４２３および側面１１４のリード端子４４０〜４４３は、主端子またはダミー端子である。すなわち、半導体パッケージ２２においても、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。
図１４に示すように、側面１１２のリード端子４２０〜４２３と側面１１４のリード端子４４０〜４４３とは互い違いに配されている。言い換えると、側面１１１と揃えて互いに近接して配された場合に、側面１１２のリード端子４２０〜４２３と側面１１４のリード端子４４０〜４４３と互いに入れ子になるように、オフセット配置されている。
上記の互い違いの配置により、図１４に示すように隣接する半導体パッケージ２２を接近して基板上に取り付けることができる。これにより、回路全体を小型化できる。さらに、リード端子を板金の打ち抜き等で形成する場合に、互いに隣接する半導体パッケージ２２に用いられるリード端子４１０〜４１３とリード端子４４０〜４４３とを入れ子にしてサイドバーでつないで一度に形成できるので、板金の無駄を少なくすることができる。なお当該サイドバーはパッケージ本体１１０の成形後に切断される。
以上、いずれの実施形態においても、主端子が設けられている側面１１２および側面１１４には、制御端子が存在しておらず、かつ、Ｌ字状のリード端子も存在していない。よって、半導体パッケージ１０等を基板に取り付ける作業性が高まる。
上記実施形態においては、Ｌ字状のリード端子が設けられている側面は互いに対向しており、かつ、まっすぐなリード端子が設けられている側面は互いに対向している。これに代えて、Ｌ字状のリード端子が設けられている側面が互いに隣接する側面であってもよく、まっすぐなリード端子が設けられている側面が互いに隣接する側面であってもよい。いずれの実施形態においても、４つの側面にリード端子が設けられているが、いずれかの側面にはリード端子を設けない、すなわち３つの側面にリード端子を設けるようにしてもよい。
上記いずれの実施形態においても、側面１１２および側面１１４のリード端子２２０等は、まっすぐな板状である。しかしながら、これに代えて、リード端子２２０等が階段状に曲がってからその先端が側面１１２等に直交する方向に沿った方向に延びる形状を有していてもよい。なお、いずれの実施形態においても、ダミー端子はパッケージ本体１００等の成形後に根元部分から切断されてもよい。
上記いずれの実施形態においても、先端が側面に直交する方向に沿ったリード端子と先端が側面に沿ったリード端子とはそれぞれ側面毎に分離されており、混在していない。従って、上記いずれの実施形態も、一つの側面１１１から露出した複数のリード端子の半数以上の先端が側面１１１に沿った方向を向いており、他の側面１１２から露出した複数のリード端子のいずれの先端も他の側面１１２に直交する方向に沿った方向を向いており、且つ、さらに他の側面１１３から露出した複数のリード端子の半数以上の先端が当該さらに他の側面１１３に沿った方向を向いている、半導体パッケージの例になっているといえる。また、いずれの実施形態も、さらに他の側面１１４から露出した複数のリード端子のいずれの先端も、当該他の側面１１４に直交する方向に沿った方向を向いている、半導体パッケージの例にもなっている。
上記実施形態に代えて、先端が側面に沿ったリード端子が設けられた側面には先端が直交するリード端子が混在していてもよい。ただし、その場合であっても当該側面における複数のリード端子の半数以上が、先端が側面に沿ったリード端子であることが好ましい。
上記いずれの実施形態においても、主端子と制御端子とはそれぞれ側面毎に分離されており、混在していない。これに代えて、制御端子が設けられている側面には主端子が混在していてもよい。ただし、その場合であっても、当該側面における制御端子の数が主端子の数より多いことが好ましい。
なお、図１５に示すように、互いに隣接する側面の角に当該側面から切り込まれた溝１８０を設けて、互いに隣接する側面間の絶縁沿面距離を長くしてもよい。図１５の半導体パッケージ２４は、図１４の半導体パッケージ２２にさらに溝１８０を設けた例であり、溝１８０以外の構成は同一なので説明を省略する。溝１８０は一つの角に対して一つでも複数でもよい。また、互いに隣接する側面の一方の側面に設けられてもよいし、両方の側面に設けられてもよい。さらに、半導体パッケージ１０の第１突出部１３１のように互いに隣接する側面間に突出部が設けられている場合には、当該突出部に溝を設けて、絶縁沿面距離を長くしてもよい。
図４、図５、図７および図８には降圧用のＤＣＤＣコンバータの例を示した。しかしながら、半導体パッケージ１０等はこれに限られず、昇圧用のコンバータ、インバータ等に用いられてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０、１２、１４、１６、１８、２０、２２、２４ 半導体パッケージ、１００、１０２、１０４、１０６、１０８、１１０ パッケージ本体、１１１ 側面、１１２ 側面、１１３ 側面、１１４ 側面、１１６ 底面、１１８ 上面、１２４ 回路基板、１２６ 金属ワイヤ、１３１ 第１突出部、１３２ 第２突出部、１３３ 第３突出部、１３４ 第４突出部、１４０ 端面、１４２ 凹部、１４４ 凹部、１６０ ヒートシンク、１６２ 上面、１７０ 基板、１８０ 溝、２１０〜２１５ リード端子、２１７ 先端、２２０〜２２４ リード端子、２２６ 先端、２２８ 先端、２３０〜２３５ リード端子、２４０〜２４４ リード端子、３１０〜３１３ リード端子、３２０〜３２３ リード端子、３３０〜３３３ リード端子、３４０〜３４３ リード端子、４１０〜４１３ リード端子、４２０〜４２３ リード端子、４３０〜４３３ リード端子、４４０〜４４３ リード端子

Claims (10)

  1. パッケージ本体と、
    前記パッケージ本体の少なくとも３つの側面のそれぞれから露出した複数のリード端子と
    を備え、
    前記複数のリード端子のうち、前記少なくとも３つの側面のうちの一つである第１の側面から露出した複数のリード端子の半数以上の先端は、前記第１の側面に沿った方向を向いており、
    前記複数のリード端子のうち、前記少なくとも３つの側面のうちの他の一つである第２の側面から露出した複数のリード端子のいずれの先端も、前記第２の側面に直交する方向に沿った方向を向いており、且つ、
    前記複数のリード端子のうち、前記少なくとも３つの側面のうちの他の一つである第３の側面から露出した複数のリード端子は、半数以上の先端が前記第３の側面に沿った方向を向いているか、または、いずれの先端も前記第３の側面に直交する方向に沿った方向を向いている半導体パッケージ。
  2. 前記第１の側面から露出した複数のリード端子のいずれの先端も、前記第１の側面に沿った方向を向いており、
    前記第３の側面から露出した複数のリード端子は、いずれの先端も前記第３の側面に沿った方向を向いているか、または、いずれの先端も前記第３の側面に直交する方向に沿った方向を向いている請求項１に記載の半導体パッケージ。
  3. 対応する側面に沿った方向を向いている前記リード端子の先端がメッキ処理されている請求項１または２に記載の半導体パッケージ。
  4. 対応する側面に沿った方向を向いている前記リード端子は、制御用端子である請求項１から３のいずれか１項に記載の半導体パッケージ。
  5. 対応する側面に直交する方向に沿った方向を向いている前記リード端子は、主端子である請求項１から４のいずれか１項に記載の半導体パッケージ。
  6. 前記パッケージ本体は、少なくともいずれかの側面の両端において当該側面から突出した一対の突出部を有する請求項１から５のいずれか１項に記載の半導体パッケージ。
  7. 前記第１の側面と前記第２の側面とが交わるように配置されていて、
    複数の前記一対の突出部を有し、
    少なくとも前記一対の突出部は、前記第１の側面の両端および前記第２の側面の両端に設けられている請求項６に記載の半導体パッケージ。
  8. 対応する側面に直交する方向に沿った方向を向いている前記リード端子は、前記一対の突出部の間に挟まれていて、前記一対の突出部の間のリード端子よりも該突出部の端面が突出している請求項６または７に記載の半導体パッケージ。
  9. 前記第１の側面と前記第３の側面とが平行に配置され、
    前記第３の側面から露出した複数のリード端子は、いずれの先端も前記第３の側面に直交する方向に沿った方向を向いていて、
    前記第１の側面の前記複数のリード端子と前記第３の側面の前記複数のリード端子とは互い違いに配されている請求項１から８のいずれか１項に記載の半導体パッケージ。
  10. ４つの側面で囲まれた主面の一方に取り付けられたヒートシンクをさらに備え、
    対応する側面に沿った方向を向いている前記リード端子は、対応する側面に直交する方向に沿った方向を向いている前記リード端子よりも、前記一方の主面から遠い位置から露出している請求項１から９のいずれか１項に記載の半導体パッケージ。
JP2017214692A 2017-11-07 2017-11-07 半導体パッケージ Withdrawn JP2019087636A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017214692A JP2019087636A (ja) 2017-11-07 2017-11-07 半導体パッケージ
CN201811106737.6A CN109755210A (zh) 2017-11-07 2018-09-21 半导体封装
US16/141,975 US10622287B2 (en) 2017-11-07 2018-09-26 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017214692A JP2019087636A (ja) 2017-11-07 2017-11-07 半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2019087636A true JP2019087636A (ja) 2019-06-06

Family

ID=66328879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017214692A Withdrawn JP2019087636A (ja) 2017-11-07 2017-11-07 半導体パッケージ

Country Status (3)

Country Link
US (1) US10622287B2 (ja)
JP (1) JP2019087636A (ja)
CN (1) CN109755210A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017094370A1 (ja) * 2015-12-04 2017-06-08 ローム株式会社 パワーモジュール装置、冷却構造体、および電気自動車またはハイブリッドカー
US20220157681A1 (en) * 2020-11-17 2022-05-19 Stmicroelectronics Sdn Bhd Integrated circuit package with v-shaped notch creepage structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250470A (ja) * 1988-08-12 1990-02-20 Nec Corp Ｉｃパッケージ
JPH06125031A (ja) * 1992-10-13 1994-05-06 Noriyuki Yoshida 半導体パッケージおよびその取付け方法
JP2009111154A (ja) * 2007-10-30 2009-05-21 Mitsubishi Electric Corp 電力半導体モジュール
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール
JP2016066761A (ja) * 2014-09-26 2016-04-28 富士電機株式会社 パワー半導体モジュール装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2742625B2 (ja) 1990-03-28 1998-04-22 京セラ株式会社 リード付き電子部品
JP4453498B2 (ja) * 2004-09-22 2010-04-21 富士電機システムズ株式会社 パワー半導体モジュールおよびその製造方法
JP2011086889A (ja) * 2009-10-19 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法
CN103430307B (zh) * 2012-02-13 2016-04-27 松下知识产权经营株式会社 半导体装置及其制造方法
CN105359262B (zh) 2013-07-04 2019-02-19 三菱电机株式会社 半导体装置的制造方法、半导体装置
JP6252293B2 (ja) 2014-03-26 2017-12-27 株式会社デンソー 半導体装置
WO2016084622A1 (ja) * 2014-11-28 2016-06-02 富士電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0250470A (ja) * 1988-08-12 1990-02-20 Nec Corp Ｉｃパッケージ
JPH06125031A (ja) * 1992-10-13 1994-05-06 Noriyuki Yoshida 半導体パッケージおよびその取付け方法
JP2009111154A (ja) * 2007-10-30 2009-05-21 Mitsubishi Electric Corp 電力半導体モジュール
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール
JP2016066761A (ja) * 2014-09-26 2016-04-28 富士電機株式会社 パワー半導体モジュール装置

Also Published As

Publication number Publication date
US10622287B2 (en) 2020-04-14
US20190139870A1 (en) 2019-05-09
CN109755210A (zh) 2019-05-14

Similar Documents

Publication Publication Date Title
KR101884570B1 (ko) 회로 기판에 부착된 전력 스테이지를 수용하는 출력 인덕터를 가진 dc-dc 컨버터 조립체
JP6086863B2 (ja) 半導体モジュール
JP4532303B2 (ja) 半導体モジュール
JP5893369B2 (ja) 半導体装置
US9202765B2 (en) Semiconductor device
JP6062565B1 (ja) 半導体装置およびその製造方法
US9999145B2 (en) Power module having packaging structure
WO2016009496A1 (ja) パワートランジスタモジュール
US20090146277A1 (en) Semiconductor device
US10411609B2 (en) Substrate mounted inverter device
US9748166B2 (en) Semiconductor devices including control and load leads of opposite directions
US8466549B2 (en) Semiconductor device for power conversion
US20160366780A1 (en) Power modules and pin thereof
US20180183349A1 (en) Power conversion device
JP4513770B2 (ja) 半導体装置
JP2019087636A (ja) 半導体パッケージ
US8921989B2 (en) Power electronics modules with solder layers having reduced thermal stress
JP2008282867A (ja) 電力半導体装置、電子機器及びリードフレーム部材並びに電力半導体装置の製造方法
JP2018198508A (ja) 電力半導体装置、及び電力変換装置
US20180233437A1 (en) Semiconductor device
US20230307332A1 (en) Power Semiconductor Module and Method for Producing a Power Semiconductor Module
JP7318509B2 (ja) スイッチング回路並びにそれを用いた電力変換装置及び蓄電システム
WO2022137811A1 (ja) 半導体ユニット及び半導体装置
US11145576B2 (en) Electronic module
JP6246654B2 (ja) パワー半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20211115