JP6086863B2 - 半導体モジュール - Google Patents

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Description

本発明は、たとえば鉄道や産業機器などの電源回路に用いられる半導体モジュールに関する。
いわゆるスイッチング機能を果たす半導体素子を用いた半導体モジュールは、幅広い分野の電源回路に用いられている。特に、鉄道や産業機器などの電源回路に用いられる半導体モジュールは、高耐電圧、大電流、高放熱性が求められる。図２８は、そのような用途に用い得る従来の半導体モジュールの一例を示している（たとえば、特許文献１参照）。同図に示された半導体モジュール９００は、Ａｌ２Ｏ３からなる絶縁基板９９１の両面にたとえばＣｕからなる導体層９９２，９９３が形成されている。導体層９９２には、ハンダ層９９５を介して半導体素子９９４が接合されている。半導体素子９９４は、たとえばＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）として構成されている。導体層９９３には、ハンダ層９９６を介して、たとえばＣｕからなる放熱板９９７が接合されている。
半導体モジュール９００が鉄道や産業機器に用いられるときには、これらに搭載された固定用のボード（図示略）などに放熱板９９７が取り付けられる。しかし、半導体モジュール９００を製造するときには、放熱板９９７が図中上側が凸となるように反ってしまいやすい。このため、前記ボードと放熱板９９７との間に隙間が生じてしまう。したがって、半導体モジュール９００からの熱を適切に放熱できない。これは、大電流化の妨げになる。
特開２００６−２０２８８４号公報
本発明は、前記事情のもとで考え出されたものであって、適切に放熱することが可能な半導体モジュールを提供することをその課題とする。
本発明の第１の側面によって提供される半導体モジュールは、各々が互いに反対側を向く第１面および第２面を有する、ＡｌＮからなる２つの絶縁基板と、前記各絶縁基板の前記第１面に形成された第１導体層と、前記各絶縁基板の前記第２面に形成された第２導体層と、前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、前記反り部は、平面視において、前記２つの絶縁基板の間に位置している。
この発明では、放熱板の長さ方向両端部を、ボルト等によって、半導体モジュールの取付対象である固定板に押しけるようにして固定することにより、放熱板を固定板に沿った形状にさせることができる。したがって、半導体モジュールの使用状態においては、放熱板と固定板との間に隙間が発生しにくくなり、放熱板と固定板との密着度を高めることができる。これにより、半導体素子から発生する熱を、固定板へと適切に伝えることができる。
本発明の一実施形態では、前記２つの逆反り部は、平面視において、それぞれ、前記２つの絶縁基板と重なっている。
本発明の第２の側面によって提供される半導体モジュールは、各々が互いに反対側を向く第１面および第２面を有する、ＡｌＮからなる２つの絶縁基板と、前記各絶縁基板の前記第１面に形成された第１導体層と、前記各絶縁基板の前記第２面に形成された第２導体層と、前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、前記２つの逆反り部は、平面視において、それぞれ、前記２つの絶縁基板と重なっている。
本発明の一実施形態では、前記放熱板の長さ方向両端と前記反り部との同じ側の表面の厚さ方向距離は、０μｍより大きく１００μｍ以下である。
本発明の一実施形態では、前記第２ハンダ層の厚さは、１８０μｍ〜２７０μｍである。
本発明の一実施形態では、前記絶縁基板および前記半導体素子を収容する収容空間を有し、前記放熱板に接合されたケースを含んでいる。
本発明の一実施形態では、前記収容空間には、絶縁性の封止樹脂が充填されている。
本発明の一実施形態では、前記２つの絶縁基板のうちの少なくとも一方の絶縁基板の前記第１面に形成された第３導体層と、前記少なくとも一方の絶縁基板の前記第１面上の前記第１導体層に接合された前記半導体素子と前記第３導体層とを接続する接続金属部材とを含み、前記少なくとも一方の絶縁基板の前記第１導体層は、長方形状の素子接合領域を有しており、前記少なくとも一方の絶縁基板の前記第３導体層は、前記第１導体層の素子接合領域の一方の長辺に沿って配置されかつ前記素子接合領域の前記一方の長辺に対向する長辺を有する長方形状の素子接続領域を有しており、前記少なくとも一方の絶縁基板の前記第１導体層の前記素子接合領域上には、複数の前記半導体素子が前記素子接合領域の長さ方向に並んで配置されており、前記複数の半導体素子は、前記第３導体層の前記素子接続領域の前記長辺の両端部に対向する２つの半導体素子を含む。
この構成によれば、複数の半導体素子と、第３導体層の素子接続領域とを接続する複数の接続金属部材の全体の幅（配置全幅）を大きくすることができる。これにより、接続金属部材によるインダクタンスを低減することができるので、半導体モジュールの自己インダクタンスを低減できる。
本発明の一実施形態では、前記接続金属部材は、前記第１導体層の前記素子接合領域の短辺に平行に配置されており、その一端が前記第１導体層上の半導体素子に接合されており、その他端が、前記第３導体層の前記素子接続領域に接合されている。
本発明の一実施形態では、前記第１導体層に電気的に接続される端子と、前記第１導体層に一端部が接合され、前記端子に他端部が接合された、複数の接続金属部材とを含み、前記複数の接続金属部材は、平面視において、互いに平行に配置されており、隣り合う前記接続金属部材の対応する端部どうしが、前記複数の接続金属部材の全体の幅方向から見て、それらの接続金属部材の長さ方向にずれた位置に配置されている。
この構成では、隣り合う接続金属部材の第１導体層または端子への接合部が重なりにくくなるため、隣り合う接続金属部材の間隔を狭くすることができるとともに、接続金属部材の接合部の検査（画像による検査）が行いやすくなる。
本発明の第３の側面によって提供される半導体モジュールは、各々が互いに反対側を向く第１面および第２面を有する、２つの絶縁基板と、前記各絶縁基板の前記第１面に形成された第１導体層と、前記各絶縁基板の前記第２面に形成された第２導体層と、前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、前記反り部は、平面視において、前記２つの絶縁基板の間に位置している。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体モジュールを示す斜視図である。 図２は、図１のII−II線に沿う断面図である。 図３は、図１に示す半導体モジュールの使用状態を示す要部断面図である。 図４は、本実施形態および比較例の半導体モジュールの特性を示す表である。 図５は、本発明の第２実施形態に係る半導体モジュールを示す断面図である。 図６は、図５に示す半導体モジュールの使用状態を示す要部断面図である。 図７は、本発明の第３実施形態に係る半導体モジュールの外観を示す斜視図である。 図８は、ケースの内部に収容された半導体モジュール回路の構成を説明するための平面図である。 図９は、図７のIX−IX線に沿う図解的な断面図である。 図１０は、図７に示す半導体モジュールの電気的構成を説明するための電気回路図である。 図１１は、本発明の第４実施形態に係る半導体モジュールを示す平面図である。 図１２は、本発明の第５実施形態に係る半導体モジュールを示す平面図である。 図１３は、本発明の第６実施形態に係る半導体モジュールを示す平面図である。 図１４は、図１３に示す半導体モジュールの電気的構成を説明するための電気回路図である。 図１５は、本発明の第７実施形態に係る半導体モジュールを示す平面図である。 図１６は、本発明の第８実施形態に係る半導体モジュールを示す平面図である。 図１７は、図１６に示す半導体モジュールの電気的構成を説明するための電気回路図である。 図１８は、図１６に示す半導体モジュールが昇圧回路に利用された場合の電気回路図である。 図１９は、本発明の第９実施形態に係る半導体モジュールを示す平面図である。 図２０は、図１９に示す半導体モジュールの第１基板アッセンブリを示す部分拡大平面図である。 図２１は、図１９に示す半導体モジュールの第２基板アッセンブリを示す部分拡大平面図である。 図２２は、図１９に示す半導体モジュールの第３基板アッセンブリを示す部分拡大平面図である。 図２３は、図１９に示す半導体モジュールの電気的構成を説明するための電気回路図である。 図２４は、本発明の第１０実施形態に係る半導体モジュールを示す平面図である。 図２５は、図２４に示す半導体モジュールの第１基板アッセンブリを示す部分拡大平面図である。 図２６は、図２４に示す半導体モジュールの第２基板アッセンブリを示す部分拡大平面図である。 図２７は、図２４に示す半導体モジュールの第３基板アッセンブリを示す部分拡大平面図である。 図２８は、従来の半導体モジュールの一例を示す断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１および図２は、本発明の第１実施形態に係る半導体モジュールを示している。
半導体モジュール１０１は、絶縁基板２００、半導体素子３００、放熱板４００およびケース６００を備えている。半導体モジュール１０１は、たとえば鉄道や産業機器の電源回路のハイサイド回路またはローサイド回路に用いられるのに適した高耐電圧、大電流、高放熱性を実現しうるが、半導体モジュール１０１の用途はこれに限定されない。
説明の便宜上、以下では、図１に示した＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向および−Ｚ方向を用いることがある。＋Ｘ方向および−Ｘ方向は、平面視長方形状の放熱板４００の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および−Ｙ方向は放熱板４００の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および−Ｚ方向は放熱板４００の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱板４００を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。
半導体モジュール１０１は、平面視が長方形状であり、長さ方向（Ｘ方向）の寸法が１２２ｍｍ程度、幅方向（Ｙ方向）の寸法が４５ｍｍ程度、厚さ方向（Ｚ方向）の寸法が２０ｍｍ程度である。
絶縁基板２００は、セラミックからなり、本実施形態においては、ＡｌＮ（窒化アルミニウム）からなる。絶縁基板２００は、平面視が長方形状であり、長さ方向（Ｘ方向）の寸法が４０ｍｍ程度、幅方向（Ｙ方向）の寸法が３０ｍｍ程度、厚さが１ｍｍ程度である。平面視において、絶縁基板２００一辺の長さを、２０ｍｍ〜４０ｍｍ程度とするとよい。絶縁基板２００は、互いに反対側を向く第１面（＋Ｚ方向側表面）２０１および第２面（−Ｚ方向側表面）２０２を有する。第１面２０１には、第１導体層２１０が形成されている。第１導体層２１０は、たとえば厚さが２００μｍ〜４００μｍ程度のＣｕ箔である。第２面２０２には、第２導体層２２０が形成されている。第２導体層２２０は、たとえば厚さが２００μｍ〜４００μｍ程度のＣｕ箔である。
半導体素子３００は、たとえばＳｉＣ半導体デバイスからなり、スイッチング機能を果たすＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で構成されている。本実施形態においては、半導体モジュール１０１は、複数の半導体素子３００を含んでいる。各半導体素子３００は、第１ハンダ層５１０を介して第１導体層２１０に接合されている。第１ハンダ層５１０の厚さは、たとえば６０μｍ〜１４０μｍ程度である。
放熱板４００は、絶縁基板２００を介して伝わってくる半導体素子３００からの熱を、半導体モジュール１０１外へと放散するためのものである。放熱板４００は、たとえばＣｕからなり、長さ方向（Ｘ方向）の寸法が１０７ｍｍ程度であり、幅方向（Ｙ方向）の寸法が４１ｍｍ程度であり、厚さが３〜５ｍｍ程度である。放熱板４００の長さ方向両端部の幅中部には、放熱板４００を厚さ方向に貫通する一対の取付用貫通孔４１０が形成されている。両取付用貫通孔４１０の間隔は、たとえば８１ｍｍ程度である。
図２によく表れているように、半導体モジュール１０１が完成した状態において、放熱板４００は、Ｙ方向から見て、第２面２０２が向く方向（−Ｚ方向）に凸にとなるように湾曲している。つまり、放熱板４００は、Ｙ方向から見て、その長さ方向中央部が−Ｚ方向に突出するように湾曲している。放熱板４００の長さ方向両端と長さ方向中央との同じ側の表面（たとえば−Ｚ方向側表面）の厚さ方向距離Ｈ１は、０μｍより大きく１００μｍ以下である。好ましくは、距離Ｈ１は、３０μｍ〜８０μｍである。
放熱板４００は、第２ハンダ層５２０を介して第２導体層２２０に接合されている。第２ハンダ層５２０は、その厚さがたとえば１８０μｍ〜２７０μｍである。
ケース６００は、たとえばＰＰＳ樹脂（Poly Phenylene Sulfide Resin）などの黒色樹脂からなり、収容空間６１０および１対の取付用貫通孔６２０を有している。ケース６００は、放熱板４００に対して、たとえばシリコーン系接着剤などの接着剤６７０によって接合されている。収容空間６１０は、直方体形状の空間であり、絶縁基板２００および複数の半導体素子３００を収容している。１対の取付用貫通孔６２０は長さ方向（Ｘ方向）に離間して配置されており、Ｚ方向に関して、放熱板４００の１対の取付用貫通孔４１０と位置整合している。図１に示すように、ケース６００には、複数の電極６５０が作りこまれている。ケース６００の四隅に配置された矩形板状の４対の電極６５０は、たとえば入力用（電源電圧、グランド）および出力用である。ケース６００の一側部に設けられた棒状の３つの電極６５０は、スイッチング制御入力用である。
図２に示すように、収容空間６１０には、封止樹脂７００が充填されている。封止樹脂７００は、たとえば透明なシリコーン樹脂からなる。封止樹脂７００の＋Ｚ方向側表面は、たとえばケース６００の材質と同じ樹脂によって覆われている。
半導体モジュール１０１を製造する際には、図２に示す放熱板４００の湾曲の向きと同じ向きに予め湾曲している放熱板４００が用いられる。第１ハンダ層５１０および第２ハンダ層５２０の形成や、ケース６００の接着などを経ることにより、放熱板４００の形状は微妙な変形を繰り返し、最終的に図２に示す形状となる。
図３は、半導体モジュール１０１の使用状態を示している。半導体モジュール１０１が使用されるときには、たとえば鉄道や産業機器に設けられた固定板（取付対象）８１０に取り付けられる。固定板８１０は、半導体モジュール１０１を保持するのに十分な剛性を有するとともに、半導体モジュール１０１からの熱が効率よく伝わりうる材質からなる。
半導体モジュール１０１の固定板８１０への取り付けは、２本のボルト８００によって行う。２本のボルト８００を１対の取付用貫通孔６２０および１対の取付用貫通孔４１０に挿通し、固定板８１０に形成されたボルト穴に対して締め付けていく。これら２本のボルトの締結力により、放熱板４００には、その長さ方向両端が固定板８１０側（−Ｚ方向側）に移動するような曲げモーメントが作用する。これにより、半導体モジュール１０１が固定板８１０に取り付けられた状態においては、放熱板４００は、固定板８１０に沿ったほぼ水平な形状となる。
次に、半導体モジュール１０１の作用について説明する。
本実施形態によれば、図３に示すように、半導体モジュール１０１の使用状態においては、取付用貫通孔４１０に挿通されたボルト８００の締結力により、放熱板４００が固定板８１０に沿った形状となる。これにより、放熱板４００と固定板８１０との間に隙間が発生しにくくなり、放熱板４００と固定板８１０との密着度を高めることができる。これにより、半導体素子３００から発生する熱を、固定板８１０へと適切に伝えることができる。放熱板４００の湾曲量に相当する距離Ｈ１が０μｍより大きく１００μｍより小さいので、半導体モジュール１０１の使用時において、放熱板４００と固定板８１０との間に隙間を生じさせにくくできる。また、ボルト８００の締結力によって放熱板４００が過度に変形するのを防止できるから、半導体モジュール１０１の内部が損傷することを回避することができる。このような効果をさらに高めるには、距離Ｈ１は、３０μｍ〜８０μｍであることが好ましい。
ＳｉＣからなる半導体素子３００は、オン抵抗が小さく高温度環境下での動作特性に優れており、半導体モジュール１０１の低損失化に適している。絶縁基板２００の材質であるＡｌＮは、たとえばＡｌ２Ｏ３などの他のセラミックスに比べて熱伝導率が高く、線膨張係数が小さい。これにより、半導体モジュール１０１の放熱を促進するとともに、放熱板４００などの意図しない変形を抑制することができる。
図４は、半導体モジュール１０１と比較例としての半導体モジュールとの特性を比較した表である。
比較例１の絶縁基板材料は、半導体モジュール１０１と同様にＡｌＮである。比較例２，３の絶縁基板材料は、Ａｌ２Ｏ３である。ＡｌＮの熱伝導率は１７０Ｗ／ｍ・Ｋであり、Ａｌ２Ｏ３の熱伝導率は２０Ｗ／ｍ・Ｋである。また、ＡｌＮの線膨張係数は４．５×１０−６／℃であり、Ａｌ２Ｏ３の線膨張係数は６．４×１０−６／℃である。放熱板４００（もしくはこれに相当する部材）の湾曲量に相当する距離Ｈ１は、半導体モジュール１０１が＋３０μｍ、比較例１が−１００μｍ、比較例２が＋３０μｍ、比較例３が＋８０μｍである。なお、距離Ｈ１の符号は、放熱板の湾曲の向きが図２に示す湾曲の向きである場合に＋となり、図２に示す湾曲の向きと反対向きの場合には−となる。
半導体モジュールの放熱性の良否を示す熱抵抗は、半導体モジュール１０１では０．１５℃／Ｗであったのに対し、比較例１では０．２１℃／Ｗ、比較例２では０．２１℃／Ｗ、比較例３では０．２３℃／Ｗであった。熱抵抗が小さいほど、放熱性が高いことを示す。
半導体モジュール１０１は、絶縁基板材料がＡｌＮであることにより、絶縁基板材料がＡｌ２Ｏ３である比較例２，３よりも熱抵抗が小さい。また、絶縁基板材料が同じＡｌＮである比較例１と比べると、比較例１の距離Ｈ１が−１００μｍであるのに対し、半導体モジュール１０１の距離Ｈ１が＋３０μｍであることにより、比較例１よりも半導体モジュール１０１の方が熱抵抗は小さい。このため、半導体モジュール１０１に対して１００Ａの電流を流すことができる条件において、比較例１、比較例２および比較例３に対して流せる電流は、それぞれ、９２．８Ａ、９２．８Ａ、９０．７Ａであり、半導体モジュール１０１に流せる電流より小さくなっている。また、ある大きさの電流を流すのに必要な面積を比較すると、半導体モジュール１０１に対する面積を１とした場合、比較例１では２．３、比較例２では１．８、比較例３では２．２の面積が必要である。
以上より、本実施形態の半導体モジュール１０１は、比較例１〜３に比べて大きな電流を流すことが可能である。また、本実施形態の半導体モジュール１０１は、比較例１〜３に比べて、同じ大きさの電流を流すために必要な面積が小さくて済むので、小型化を図ることができる。
図５および図６は、本発明の第２実施形態に係る半導体モジュールを示している。図５および図６において、前述の図１〜図３に示された各部に対応する部分には同一参照符号を付している。
本実施形態の半導体モジュール１０２は、２つの絶縁基板２００を備えている。２つの絶縁基板２００は、１つの放熱板４００上に、放熱板４００の長さ方向（Ｘ方向）に並んで配置されている。一方の絶縁基板２００には、たとえば電源回路のハイサイド回路を構成する複数の半導体素子３００が搭載され、他方の絶縁基板２００には、たとえば電源回路のローサイド回路を構成する複数の半導体素子３００が搭載されている。２つの絶縁基板２００は、放熱板４００に取り付けられている。絶縁基板２００および放熱板４００のサイズは、半導体モジュール１０１と同様である。
放熱板４００は、Ｙ方向から見て、全体として−Ｚ方向側に凸となるように湾曲している。放熱板４００は、Ｙ方向から見て、長さ中間部に位置し、−Ｚ方向に凸となるように反った反り部４２０と、反り部４２０の両側に位置し、＋Ｚ方向に凸となるように反った２つの逆反り部４３０とを有している。
反り部４２０は、平面視において、２つの絶縁基板２００の間に位置しており、放熱板４００のうち−Ｚ方向側に最も突出した部分である。２つの逆反り部４３０は、平面視において、２つの絶縁基板２００と重なっている。各逆反り部４３０は、絶縁基板２００の第１面２０１が向く方向（＋Ｚ方向）に凸となるように部分的に逆反り形状となっている。このような放熱板４００は、図２に示す放熱板４００の湾曲の向きと同じ向きに一様に湾曲した放熱板４００を初期形状として、２つの絶縁基板２００の接合やケース６００の接合などの行程を経ることにより、図５に示す形状となる。放熱板４００の長さ方向両端と反り部４２０との同じ側の表面（たとえばーＺ方向側表面）の厚さ方向距離Ｈ２は、０μｍより大きく１００μｍ以下である。好ましくは、距離Ｈ２は、３０μｍ〜８０μｍである。
このような実施形態によっても、半導体モジュール１０１と同様に、半導体素子３００から発生する熱を、固定板８１０へと適切に伝えることができる。また、図４に示す半導体モジュール１０１の特性とほとんど同じ特性が得られる。これにより、半導体モジュール１０２は、比較例１〜３よりも大きな電流を流すことが可能であり、同じ大きさの電流を流すために必要な面積を小さくできる。
図７〜図１０は、本発明の第３実施形態に係る半導体モジュールを示している。
図７は、本発明の第３実施形態に係る半導体モジュールの外観を示す斜視図である。
半導体モジュール１は、放熱板２と、ケース３と、ケース３に組み付けられた複数の端子とを備えている。複数の端子は、第１電源端子（この例では正極側電源端子）Ｐと、第２電源端子（この例では負極側電源端子）Ｎと、第１出力端子ＯＵＴ１と、第２出力端子ＯＵＴ２と、第１ソース端子Ｓ１と、第１ゲート端子Ｇ１と、第２ソース端子Ｓ２と、第２ゲート端子Ｇ２とを含んでいる。第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２とを総称する場合には、「出力端子ＯＵＴ」ということにする。
説明の便宜上、以下では、図７に示した＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向および−Ｚ方向を用いることがある。＋Ｘ方向および−Ｘ方向は、平面視矩形の放熱板２の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および−Ｙ方向は放熱板２の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および−Ｚ方向は放熱板２の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱板２を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。
放熱板２は、平面視長方形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱板２は、銅で構成された銅板であってもよい。この銅板は、表面にニッケルめっき層が形成されたものであってもよい。放熱板２の−Ｚ方向側の表面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。
ケース３は、略直方体形状に形成されており、樹脂材料で構成されている。とくに、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂を用いることが好ましい。ケース３は、平面視において放熱板２より若干大きな矩形をなしており、放熱板２の一表面（＋Ｚ方向側表面）に固定された枠部４と、この枠部４に固定された天板５とを備えている。天板５は、枠部４の一方側（＋Ｚ方向側）を閉鎖し、枠部４の他方側（−Ｚ方向側）を閉鎖する放熱板２の一表面と対向している。これにより、放熱板２、枠部４および天板５によって、回路収容空間がケース３の内部に区画されている。この実施形態では、枠部４と前記複数の端子とは、同時成形により作られている。
枠部４は、一対の側壁６，７と、これら一対の側壁６，７の両端をそれぞれ結合する一対の端壁８，９とを備えている。端壁８，９の＋Ｚ方向側表面のＹ方向中間部には、外方に向かって開放した凹部１０，１１が形成されている。凹部１０，１１の外方開放部と反対側にある壁は内方に突出するように湾曲している。凹部１０，１１の底壁には、底壁を貫通する取付用貫通孔１２（図８、図９参照）が形成されている。取付用貫通孔１２には、筒状金属部材２０（図８、図９参照）が嵌め込まれた状態で固定されている。放熱板２には、各取付用貫通孔１２に連通する取付用貫通孔１３（図９参照）が形成されている。半導体モジュール１は、取付用貫通孔１２，１３を挿通するボルト（図示略）によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔１２，１３を利用して、前述のヒートシンク等の冷却手段が取り付けられてもよい。
端壁９における凹部１１を挟む両側部分は、それぞれ端子台１４Ｐ，１４Ｎを構成している。端壁８における凹部１０を挟む両側部分は、それぞれ端子台１４ＯＵＴ１，１４ＯＵＴ２を構成している。各端子台１４Ｐ，１４Ｎ，１４ＯＵＴ１，１４ＯＵＴ２には、ナット（図示略）が埋設されている。
端子台１４Ｐの表面（＋Ｚ方向側表面）には、第１電源端子Ｐが配置されている。端子台１４Ｎの表面（＋Ｚ方向側表面）には、第２電源端子Ｎが配置されている。各端子台１４ＯＵＴ１，１４ＯＵＴ２の表面（＋Ｚ方向側表面）には、それぞれ第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２が配置されている。
第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、それぞれ、金属板（たとえば、銅板にニッケルめっきを施したもの）を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース３の内部の回路に電気的に接続されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台１４Ｐ，１４Ｎ，１４ＯＵＴ１，１４ＯＵＴ２に引き出されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台１４Ｐ，１４Ｎ，１４ＯＵＴ１，１４ＯＵＴ２の表面に沿うように形成されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部には、挿通孔２１ｃ，２２ｃ，２３ｃ，２４ｃが形成されている。これらの挿通孔２１ｃ，２２ｃ，２３ｃ，２４ｃを挿通し、前述のナットにねじ嵌められるボルトを用いることにより、半導体モジュール１の取付対象側に備えられるバスバーに対して端子Ｐ，Ｎ，ＯＵＴ１，ＯＵＴ２を接続できる。
一方の側壁７には、第１ソース端子Ｓ１、第１ゲート端子Ｇ１、第２ソース端子Ｓ２および第２ゲート端子Ｇ２が取り付けられている。これらの端子Ｓ１，Ｇ１，Ｓ２，Ｇ２の先端部は、側壁７の表面（＋Ｚ方向側表面）からケース３の外方（＋Ｚ方向）に突出している。第１ソース端子Ｓ１および第１ゲート端子Ｇ１は、側壁７の長さ方向（Ｘ方向）中央と＋Ｘ方向側端との間において、Ｘ方向に間隔をおいて配置されている。第２ソース端子Ｓ２および第２ゲート端子Ｇ２は、側壁７の長さ方向（Ｘ方向）中央と−Ｘ方向側端との間において、Ｘ方向に間隔をおいて配置されている。これらの端子Ｓ１，Ｇ１，Ｓ２，Ｇ２は、それぞれ、横断面矩形の金属棒（たとえば、銅の棒状体にニッケルめっきを施したもの）に曲げ加工を施して作成されたものであり、ケース３の内部の回路に電気的に接続されている。
図８は、ケース３の内部に収容された半導体モジュール回路の構成を説明するための平面図であり、天板５（図７参照）を取り除いた状態が示されている。図９は、図８のIX−IX線に沿う図解的な断面図であり、天板５が取り付けられている状態が示されている。
第１電源端子Ｐは、Ｙ方向から見て、クランク状であり、ケース３内に配置された内部配線接続部２１ａと、内部配線接続部２１ａの＋Ｘ方向側縁部に結合された立上部と、立上部の＋Ｚ方向側縁部に結合された外部配線接続部（先端部）２１ｂとを備えている。第１電源端子Ｐの内部配線接続部２１ａの＋Ｘ方向側縁部と立上部とは、端壁９に埋め込まれている。同様に、第２電源端子Ｎは、Ｙ方向から見て、クランク状であり、ケース３内に配置された内部配線接続部２２ａと、内部配線接続部２２ａの＋Ｘ方向側縁部に結合された立上部と、立上部の＋Ｚ方向側縁部に結合された外部配線接続部（先端部）２２ｂとを備えている。第２電源端子Ｎの内部配線接続部２２ａの＋Ｘ方向側縁部と立上部とは、端壁９に埋め込まれている。
第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、Ｙ方向から見てクランク状であり、それぞれ、ケース３内に配置された内部配線接続部２３ａ，２４ａと、内部配線接続部２３ａ，２４ａの−Ｘ方向側縁部に結合された立上部と、立上部の＋Ｚ方向側縁部に結合された外部配線接続部（先端部）２３ｂ，２４ｂとを備えている。各出力端子ＯＵＴ１，ＯＵＴ２の内部配線接続部２３ａ，２４ａの−Ｘ方向側縁部と立上部とは、端壁８に埋め込まれている。
第１ソース端子Ｓ１は、Ｘ方向から見て略Ｌ形であり、ケース３内に配置され、Ｙ方向に延びた第１部分３２ａと、第１部分３２ａの＋Ｙ方向側端部から＋Ｚ方向に延びた第２部分３２ｂとを備えている。第１部分３２ａの＋Ｙ方向側端部および第２部分３２ｂの大部分は、側壁７に埋め込まれている。第２部分３２ｂの先端部は、側壁７の表面から＋Ｚ方向に突出している。
第１ゲート端子Ｇ１は、Ｘ方向から見て略Ｌ形であり、ケース３内に配置され、Ｙ方向に延びた第１部分３３ａと、第１部分３３ａの＋Ｙ方向側端部から＋Ｚ方向に延びた第２部分３３ｂとを備えている。第１部分３３ａの＋Ｙ方向側端部および第２部分３３ｂの大部分は、側壁７に埋め込まれている。第２部分３３ｂの先端部は、側壁７の表面から＋Ｚ方向に突出している。
第２ソース端子Ｓ２は、Ｘ方向から見て略Ｌ形であり、ケース３内に配置され、Ｙ方向に延びた第１部分３５ａと、第１部分３５ａの＋Ｙ方向側端部から＋Ｚ方向に延びた第２部分３５ｂとを備えている。第１部分３５ａの＋Ｙ方向側端部および第２部分３５ｂの大部分は、側壁７に埋め込まれている。第２部分３５ｂの先端部は、側壁７の表面から＋Ｚ方向に突出している。
第２ゲート端子Ｇ２は、Ｘ方向から見て略Ｌ形であり、ケース３内に配置され、Ｙ方向に延びた第１部分３６ａと、第１部分３６ａの＋Ｙ方向側端部から＋Ｚ方向に延びた第２部分３６ｂとを備えている。第１部分３６ａの＋Ｙ方向側端部および第２部分３６ｂの大部分は、側壁７に埋め込まれている。第２部分３６ｂの先端部は、側壁７の表面から＋Ｚ方向に突出している。
放熱板２の表面（＋Ｚ方向側表面）における枠部４に囲まれた領域には、上アーム（ハイサイド）回路９１を形成する第１アッセンブリ４０と、下アーム（ローサイド）回路９２を形成する第２アッセンブリ６０とがＸ方向に並べて配置されている。
第１アッセンブリ４０は、第１絶縁基板４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１とを含む。
第１絶縁基板４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第１絶縁基板４１の放熱板２側の表面（−Ｚ方向側表面（第２面））４１Ｂには、第１接合用導体層（第２導体層）４２が形成されている。この第１接合用導体層４２がハンダ層８５を介して放熱板２に接合されている。第１絶縁基板４１の放熱板２とは反対側の表面（＋Ｚ方向側表面（第１面））４１Ａには、第１素子接合用導体層（第１導体層）４３と、第１ソース用導体層（第３導体層）４４と、Ｎ端子用導体層４５と、第１ソース端子用導体層４６と、第１ゲート端子用導体層４７とが形成されている。
この実施形態では、第１絶縁基板４１は、ＡｌＮからなる。第１絶縁基板４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第１絶縁基板４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層４２〜４７を形成できる。
第１素子接合用導体層４３は、第１絶縁基板４１の表面におけるＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分（素子接合領域）４３ａと、第１部分４３ａの＋Ｘ方向側端部から＋Ｙ方向側に突出した第２部分４３ｂと、第１部分４３ａの＋Ｙ方向側の側部から−Ｘ方向に突出した第３部分４３ｃとを有している。
Ｎ端子用導体層４５は、平面視でＸ方向に長い長方形状の第１部分４５ａと、第１部分４５ａの＋Ｘ方向側端部から＋Ｙ方向に突出した第２部分４５ｂとを有している。Ｎ端子用導体層４５は、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺と第１絶縁基板４１の−Ｙ方向側の辺との間に配置されている。
第１ソース用導体層４４は、平面視でＸ方向に長い長方形状の第１部分（素子接続領域）４４ａと、第１部分４４ａの−Ｘ方向側端部から＋Ｙ方向に延び、平面視でＹ方向に長い長方形状の第２部分４４ｂとからなる。第１部分４４ａは、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺とＮ端子用導体層４５の第１部分４５ａとの間に配置されている。第２部分４４ｂは、第１素子接合用導体層４３の第１部分４３ａの−Ｘ方向側の辺と第１絶縁基板４１の−Ｘ方向側の辺との間に配置されている。第１部分４４ａは、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の長辺に沿って配置されており、第１素子接合用導体層４３の第１部分４３ａの前記長辺に対向する長辺を有している。
第１ゲート端子用導体層４７は、平面視でＸ方向に長い長方形状の第１部分４７ａと、第１部分４７ａの−Ｘ方向側端部から−Ｙ方向側に突出した第２部分４７ｂとを有している。第１ゲート端子用導体層４７は、第１素子接合用導体層４３の第１部分４３ａおよび第３部分４３ｃの＋Ｙ方向側の辺と第１絶縁基板４１の＋Ｙ方向側の辺との間に配置されている。第１ソース端子用導体層４６は、平面視でＸ方向に長い長方形状であり、第１素子接合用導体層４３の第１部分４３ａの＋Ｙ方向側の辺と第１ゲート端子用導体層４７の第１部分４７ａとの間に配置されている。
第１素子接合用導体層４３の第１部分４３ａの表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層８６を介して接合されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層４３に接合されている面とは反対側の表面にアノード電極を有している。
第１素子接合用導体層４３の第１部分４３ａの表面のＹ方向長さ中央部付近に、５つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の第１部分４３ａの＋Ｙ方向側の辺と前記５つの第１ダイオード素子Ｄｉ１との間に、５つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺と、前記５つの第１ダイオード素子Ｄｉ１との間に、さらに他の５つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。
５つの第１スイッチング素子Ｔｒ１に近い側に配置された５つの第１ダイオード素子Ｄｉ１を、「＋Ｙ方向側の５つの第１ダイオード素子Ｄｉ１」といい、５つの第１スイッチング素子Ｔｒ１から遠い側に配置された５つの第１ダイオード素子Ｄｉ１を、「−Ｙ方向側の５つの第１ダイオード素子Ｄｉ１」という場合がある。
５つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、＋Ｙ方向側の５つの第１ダイオード素子Ｄｉ１と位置整合している。また、＋Ｙ方向側の５つの第１ダイオード素子Ｄｉ１は、Ｙ方向に関して、−Ｙ方向側の５つの第１ダイオード素子Ｄｉ１と位置整合している。
５つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１、＋Ｙ方向側の５つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１および−Ｙ方向側の５つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第１ソース用導体層４４の第１部分４４ａの＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および２つの第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた２本のワイヤ５１によって、第１ソース用導体層４４の第１部分４４ａに接続されている。具体的には、各ワイヤ５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ５１の他端部が第１ソース用導体層４４の第１部分４４ａの表面に接合され、各ワイヤ５１の中間部が２つの第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第１ソース用導体層４４のうちの一方を起点とし、それらの他方を終点とし、２つの第１ダイオード素子Ｄｉ１のアノード電極を２つの中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第１ソース用導体層４４を終点としている。
複数のワイヤ５１全体としての配置幅（Ｘ方向の幅。以下、「配置全幅」という。）は、第１ソース用導体層４４の第１部分４４ａの長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ５１の配置全幅を大きくすることができるから、ワイヤ５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１の自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５３によって、第１ソース端子用導体層４６にも接続されている。第１ソース端子用導体層４６は、ワイヤ５４によって、第１ソース端子Ｓ１の第１部分３２ａに接続されている。各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ５５によって、第１ゲート端子用導体層４７に接続されている。第１ゲート端子用導体層４７は、ワイヤ５６によって、第１ゲート端子Ｇ１の第１部分３３ａに接続されている。
第１素子接合用導体層４３は、平面視において、略Ｘ方向に延びた複数のワイヤ５２によって、第１電源端子Ｐの内部配線接続部２１ａに接続されている。具体的には、各ワイヤ５２の一端部は第１素子接合用導体層４３における第２部分４３ｂおよびその近傍の表面に接合され、各ワイヤ５２の他端部は第１電源端子Ｐの内部配線接続部２１ａの表面に接合されている。これらの複数のワイヤ５２は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ５２の長さが異なっている。そして、隣り合うワイヤ５２の対応する端部どうしは、複数のワイヤ５２の全体の幅方向から見て、それらのワイヤ５２の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ５２の第１素子接合用導体層４３または第１電源端子Ｐへの接合部が重なりにくくなるため、隣り合うワイヤ５２の間隔を狭くすることができるとともに、ワイヤ５２の接合部の検査（画像による検査）が行いやすくなる。
Ｎ端子用導体層４５は、複数のワイヤ５７によって、第２電源端子Ｎの内部配線接続部２２ａに接続されている。具体的には、各ワイヤ５７の一端部はＮ端子用導体層４５の表面の＋Ｘ方向側端部に接合され、各ワイヤ５７の他端部は第２電源端子Ｎの内部配線接続部２２ａの表面に接合されている。
第２アッセンブリ６０は、第２絶縁基板６１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第２絶縁基板６１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第２絶縁基板６１の放熱板２側の表面（−Ｚ方向側表面（第２面））６１Ｂには、第２接合用導体層（第２導体層）６２が形成されている。この第２接合用導体層６２がハンダ層８７を介して放熱板２に接合されている。第２絶縁基板６１の放熱板２とは反対側の表面（＋Ｚ方向側表面（第１面））６１Ａには、第２素子接合用導体層（第１導体層）６３と、第２ソース用導体層（第３導体層）６４と、第２ソース端子用導体層６６と、第２ゲート端子用導体層６７とが形成されている。
この実施形態では、第２絶縁基板６１は、ＡｌＮからなる。第２絶縁基板６１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ）を用いることができる。第２絶縁基板６１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層６２〜６４，６６，６７を形成できる。
第２素子接合用導体層６３は、第２絶縁基板６１の表面におけるＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分（素子接合領域）６３ａと、第１部分６３ａの−Ｘ方向側端部から−Ｙ方向側に延びた第２部分６３ｂと、第１部分６３ａの−Ｘ方向側端部から＋Ｙ方向側に延びた第３部分６３ｃとを有している。
第２ソース用導体層６４は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の辺と、第２絶縁基板６１の−Ｙ方向側の辺との間に配置されている。つまり、第２ソース用導体層６４は、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の長辺に沿って配置されており、第２素子接合用導体層６３の第１部分６３ａの前記長辺に対向する長辺を有している。
第２ゲート端子用導体層６７は、平面視でＸ方向に長い長方形状の第１部分６７ａと、第１部分６７ａの＋Ｘ方向側端部から−Ｙ方向側に突出した第２部分６７ｂとを有している。第２ゲート端子用導体層６７は、第２素子接合用導体層６３の第１部分６３ａの＋Ｙ方向側の辺と第２絶縁基板６１の＋Ｙ方向側の辺との間に配置されている。第２ソース端子用導体層６６は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａの＋Ｙ方向側の辺と第２ゲート端子用導体層６７の第１部分６７ａとの間に配置されている。
第２素子接合用導体層６３の第１部分６３ａの表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層８８を介して接合されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層６３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層６３に接合されている面とは反対側の表面にアノード電極を有している。
第２素子接合用導体層６３の第１部分６３ａの表面のＹ方向の長さ中央部付近に、５つの第２ダイオード素子Ｄｉ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの＋Ｙ方向側の辺と前記５つの第２ダイオード素子Ｄｉ２との間に、５つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の辺と、前記５つの第２ダイオード素子Ｄｉ２との間に、さらに他の５つの第２ダイオード素子Ｄｉ２がＸ方向に間隔をおいて並んで配置されている。
５つの第２スイッチング素子Ｔｒ２に近い側に配置された５つの第２ダイオード素子Ｄｉ２を、「＋Ｙ方向側の５つの第２ダイオード素子Ｄｉ２」といい、５つの第２スイッチング素子Ｔｒ２から遠い側に配置された５つの第２ダイオード素子Ｄｉ２を、「−Ｙ方向側の５つの第２ダイオード素子Ｄｉ２」という場合がある。
５つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、＋Ｙ方向側の５つの第２ダイオード素子Ｄｉ２と位置整合している。また、＋Ｙ方向側の５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、−Ｙ方向側の５つの第２ダイオード素子Ｄｉ２と位置整合している。
５つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２、＋Ｙ方向側の５つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２および−Ｙ方向側の５つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第２ソース用導体層６４の第１部分６４ａの＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および２つの第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ７１によって、第２ソース用導体層６４に接続されている。具体的には、各ワイヤ７１の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面の＋Ｙ方向側縁部に接合され、各ワイヤ７１の中間部が２つの第２ダイオード素子Ｄｉ２のアノード電極に接合されている。つまり、第２スイッチング素子Ｔｒ２のソース電極および第２ソース用導体層６４のうちの一方を起点とし、それらの他方を終点とし、２つの第２ダイオード素子Ｄｉ２のアノード電極を２つの中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２スイッチング素子Ｔｒ２のソース電極を起点とし、第２ソース用導体層６４を終点としている。
複数のワイヤ７１全体としての配置幅（Ｘ方向の幅。以下、「配置全幅」という。）は、第２ソース用導体層６４の＋Ｙ方向側の長辺の略全幅に渡っている。このため、複数のワイヤ７１の配置全幅を大きくすることができるから、ワイヤ７１によるインダクタンスを低減させることができる。これにより、半導体モジュール１の自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ７４によって、第２ソース端子用導体層６６にも接続されている。第２ソース端子用導体層６６は、ワイヤ７５によって、第２ソース端子Ｓ２の第１部分３５ａに接続されている。各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ７６によって、第２ゲート端子用導体層６７に接続されている。第２ゲート端子用導体層６７は、ワイヤ７７によって、第２ゲート端子Ｇ２の第１部分３６ａに接続されている。
第２素子接合用導体層６３は、平面視において、Ｘ方向に延びた複数のワイヤ７２によって、第１出力端子ＯＵＴ１の内部配線接続部２３ａに接続されている。具体的には、各ワイヤ７２の一端部は第２素子接合用導体層６３の第２部分６３ｂの表面に接合され、各ワイヤ７２の他端部は第１出力端子ＯＵＴ１の内部配線接続部２３ａの表面に接合されている。これらの複数のワイヤ７２は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ７２の長さが異なっている。そして、隣り合うワイヤ７２の対応する端部どうしは、複数のワイヤ７２の全体の幅方向（Ｙ方向）から見て、それらのワイヤ７２の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ７２の第２素子接合用導体層６３または第１出力端子ＯＵＴ１への接合部が重なりにくくなるため、隣り合うワイヤ７２の間隔を狭くすることができるとともに、ワイヤ７２の接合部の検査（画像による検査）が行いやすくなる。
さらに、第２素子接合用導体層６３は、平面視において、Ｘ方向に延びた複数のワイヤ７３によって、第２出力端子ＯＵＴ２の内部配線接続部２４ａに接続されている。具体的には、各ワイヤ７３の一端部は第２素子接合用導体層６３の第３部分６３ｃの表面に接合され、各ワイヤ７３の他端部は第２出力端子ＯＵＴ２の内部配線接続部２４ａの表面に接合されている。これらの複数のワイヤ７３は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ７３の長さが異なっている。そして、隣り合うワイヤ７３の対応する端部どうしは、複数のワイヤ７３の全体の幅方向（Ｙ方向）から見て、それらのワイヤ７３の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ７３の第２素子接合用導体層６３または第２出力端子ＯＵＴ２への接合部が重なりにくくなるため、隣り合うワイヤ７３の間隔を狭くすることができるとともに、ワイヤ７３の接合部の検査（画像による検査）が行いやすくなる。
第２アッセンブリ６０の第２素子接合用導体層６３は、Ｘ方向に延びた複数のワイヤ７８によって、第１アッセンブリ４０の第１ソース用導体層４４に接続されている。具体的には、各ワイヤ７８の一端部は第２素子接合用導体層６３の第１部分６３ａの表面の＋Ｘ方向側端部に接合され、各ワイヤ７８の他端部は第１ソース用導体層４４の第２部分４４ｂの表面に接合されている。
また、第２アッセンブリ６０の第２ソース用導体層６４は、略Ｘ方向に延びた複数のワイヤ７９によって、第１アッセンブリ４０のＮ端子用導体層４５に接続されている。具体的には、各ワイヤ７９の一端部は第２ソース用導体層６４の表面の＋Ｘ方向側端部に接合され、各ワイヤ７９の他端部はＮ端子用導体層４５の表面の−Ｘ方向側端部に接合されている。ワイヤ５１〜５７，７１〜７９は、例えばアルミニウム等の金属ワイヤからなる。
図９に示すように、放熱板２は、前述した第２実施形態（図５参照）と同様に、Ｙ方向から見て、全体として−Ｚ方向側に凸となるように湾曲している。放熱板２は、Ｙ方向から見て、長さ中間部に位置し、−Ｚ方向に凸となるように反った反り部２ａと、反り部２ａの両側に位置し、＋Ｚ方向に凸となるように反った２つの逆反り部２ｂとを有している。反り部２ａは、平面視において、２つの絶縁基板４１，６１の間に位置しており、放熱板２のうち−Ｚ方向側に最も突出した部分である。２つの逆反り部２ｂは、平面視において、２つの絶縁基板４１，６１と重なっている。放熱板２の長さ方向両端と反り部２ａとの同じ側の表面（たとえばーＺ方向側表面）の厚さ方向距離Ｈ３は、０μｍより大きく１００μｍ以下である。好ましくは、距離Ｈ３は、３０μｍ〜８０μｍである。
図９に示すように、ケース３内の回路収容空間には、封止樹脂３０が充填されている。封止樹脂３０は、たとえば透明なシリコーン樹脂からなる。
図１０は、半導体モジュール１の電気的構成を説明するための電気回路図である。図１０においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。
第１アッセンブリ４０に備えられた複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１は、第１素子接合用導体層４３と第１ソース用導体層４４との間に並列に接続されて、上アーム回路（ハイサイド回路）９１を形成している。同様に、第２アッセンブリ６０に備えられた複数の第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、第２素子接合用導体層６３と第１ソース用導体層６４との間に並列に接続されて、下アーム回路（ローサイド回路）９２を形成している。
上アーム回路９１と下アーム回路９２とは、第１電源端子Ｐと第２電源端子Ｎとの間に直列に接続されており、上アーム回路９１と下アーム回路９２との接続点９３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（半導体モジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。
第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２は、この実施形態では、Ｎチャンネル型ＤＭＯＳ(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２は、ＳｉＣ半導体デバイスで構成された高速スイッチング型のＭＯＳＦＥＴ（ＳｉＣ−ＤＭＯＳ）である。
また、第１ダイオード素子Ｄｉ１および第２ダイオード素子Ｄｉ２は、この実施形態では、ショットキーバリアダイオード（ＳＢＤ）で構成されている。とくに、この実施形態では、第２ダイオード素子Ｄｉ２は、ＳｉＣ半導体デバイス（ＳｉＣ−ＳＢＤ）で構成されている。
各第１スイッチング素子Ｔｒ１には、それぞれ、２つの第１ダイオード素子Ｄｉ１が並列に接続されている。各第１スイッチング素子Ｔｒ１のドレインおよび各第１ダイオード素子Ｄｉ１のカソードは、第１素子接合用導体層４３に接続されている。
複数の第１スイッチング素子Ｔｒ１のソースは、対応する２つの第１ダイオード素子Ｄｉ１のうちの一方の第１ダイオード素子Ｄｉ１のアノードに接続され、この一方の第１ダイオード素子Ｄｉ１のアノードが他方の第１ダイオード素子Ｄｉ１のアノードに接続されている。この他方の第１ダイオード素子Ｄｉ１のアノードが、第１ソース用導体層４４に接続されている。さらに、複数の第１スイッチング素子Ｔｒ１のゲートは第１ゲート端子Ｇ１に接続されている。そして、複数の第１スイッチング素子Ｔｒ１のソースは、第１ソース端子Ｓ１にも接続されている。出力端子ＯＵＴから第１電源端子Ｐへと向かう電流は、第１スイッチング素子Ｔｒ１よりも第１ダイオード素子Ｄｉ１を優先して流れるため、逆方向電流による第１スイッチング素子Ｔｒ１の破壊が防がれるようになっている。
一方、各第２スイッチング素子Ｔｒ２には、２つの第２ダイオード素子Ｄｉ２が並列に接続されている。各第２スイッチング素子Ｔｒ２のドレインおよび各第２ダイオード素子Ｄｉ２のカソードは、第２素子接合用導体層６３に接続されている。複数の第２スイッチング素子Ｔｒ２のソースは、対応する２つの第２ダイオード素子Ｄｉ２のうちの一方の第２ダイオード素子Ｄｉ２のアノードに接続され、この一方の第２ダイオード素子Ｄｉ２のアノードは他方の第２ダイオード素子Ｄｉ２のアノードに接続されている。この他方の第２ダイオード素子Ｄｉ２のアノードが、第２ソース用導体層６４に接続されている。また、複数の第２スイッチング素子Ｔｒ２のゲートは第２ゲート端子Ｇ２に接続されている。そして、複数の第２スイッチング素子Ｔｒ２のソースは、第２ソース端子Ｓ２にも接続されている。第２電源端子Ｎから出力端子ＯＵＴへと向かう電流は、第２スイッチング素子Ｔｒ２よりも第２ダイオード素子Ｄｉ２を優先して流れるため、逆方向電流による第２スイッチング素子Ｔｒ２の破壊が防がれるようになっている。
半導体モジュール１が例えばＨブリッジ回路に利用される場合には、２個の半導体モジュール１が電源に並列接続される。２個の半導体モジュール１の出力端子ＯＵＴの間に、モータ等の誘導性の負荷が接続される。一方の半導体モジュール１を第１の半導体モジュールといい、他方の半導体モジュール１を第２の半導体モジュールということにする。
このようなＨブリッジ回路では、例えば第１の半導体モジュール１の第１スイッチング素子Ｔｒ１と第２の半導体モジュール１の第２スイッチング素子Ｔｒ２とが導電状態とされる。この後、これらのスイッチング素子Ｔｒ１，Ｔｒ２が遮断状態にされる。そして、第１の半導体モジュール１の第２スイッチング素子Ｔｒ２と第２の半導体モジュール１の第１スイッチング素子Ｔｒ１とが導電状態とされる。この後、これらのスイッチング素子Ｔｒ１，Ｔｒ２が遮断状態にされる。そして、第１の半導体モジュール１の第１スイッチング素子Ｔｒ１と第２の半導体モジュール１の第２スイッチング素子Ｔｒ２とが導電状態とされる。このような動作が繰り返されることにより、負荷が交流駆動される。
第１の半導体モジュール１内の第１スイッチング素子Ｔｒ１が導電状態から遮断状態に切り換えられ、第２スイッチング素子Ｔｒ２が遮断状態から導電状態に切り換えられるときの過渡期には、図８を参照して、第１の半導体モジュール１では、第１電源端子Ｐから第１スイッチング素子Ｔｒ１を通って出力端子ＯＵＴに電流が流れるとともに、出力端子ＯＵＴから第２スイッチング素子Ｔｒ２を通って第２電源端子Ｎに電流が流れる。また、第１の半導体モジュール１内の第２スイッチング素子Ｔｒ２が導電状態から遮断状態に切り換えられ、第１スイッチング素子Ｔｒ１が遮断状態から導電状態に切り換えられるときの過渡期にも、第１の半導体モジュール１では、第１電源端子Ｐから第１スイッチング素子Ｔｒ１を通って出力端子ＯＵＴに電流が流れるとともに、出力端子ＯＵＴから第２スイッチング素子Ｔｒ２を通って第２電源端子Ｎに電流が流れる。
このような過渡期には、第１の半導体モジュール１の第１電源端子Ｐから出力端子ＯＵＴに電流が流れる電流経路には、略−Ｘ方向に電流が流れる。一方、出力端子ＯＵＴから第２電源端子Ｎに電流が流れる電流経路には、略＋Ｘ方向に電流が流れる。これにより、第１電源端子Ｐから出力端子ＯＵＴに電流が流れる電流経路の自己インダクタンスと、出力端子ＯＵＴから第２電源端子Ｎに電流が流れる電流経路の自己インダクタンスとが、それらの間の相互インダクタンスによって少なくとも部分的に打ち消される。これにより、半導体モジュール１のインダクタンスを低減できる。
図１１は、本発明の第４実施形態に係る半導体モジュールを示す平面図であり、天板を取り除いた状態が示されている。図１１において、前述の図７〜図９に示された各部に対応する部分には同一参照符号を付している。
この半導体モジュール１Ａは、第３実施形態に係る半導体モジュール１（図８参照）に類似している。第３実施形態に係る半導体モジュール１と異なる点についてのみ説明する。この半導体モジュール１Ａは、第３実施形態に係る半導体モジュール１の第１アッセンブリ４０に含まれている−Ｙ方向側の５つの第１ダイオード素子Ｄｉ１を備えていない。また、この半導体モジュール１Ａは、第３実施形態に係る半導体モジュール１の第２アッセンブリ６０に含まれている−Ｙ方向側の５つの第２ダイオード素子Ｄｉ２を備えていない。
第１素子接合用導体層４３は、平面視でＸ方向に長い長方形状の第１部分４３ａと、第１部分４３ａの＋Ｘ方向側端部から＋Ｙ方向側に突出した第２部分４３ｂとを有している。第１素子接合用導体層４３の第１部分４３ａの表面には、Ｘ方向に並んで配置された５つの第１スイッチング素子Ｔｒ１と、それらの第１スイッチング素子Ｔｒ１の−Ｙ方向側において、Ｘ方向に並んで配置された５つの第１ダイオード素子Ｄｉ１とが配置されている。
５つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、５つの第１ダイオード素子Ｄｉ１と位置整合している。Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた２本のワイヤ５１によって、第１ソース用導体層４４の第１部分４４ａに接続されている。具体的には、各ワイヤ５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ５１の他端部が第１ソース用導体層４４の第１部分４４ａの表面に接合され、各ワイヤ５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。
この半導体モジュール１Ａは、第３実施形態における−Ｙ方向側の５つの第１ダイオード素子Ｄｉ１を備えていないので、第１素子接合用導体層４３の第１部分４３ａの幅（Ｙ方向長さ）は、第３実施形態のそれに比べて狭く形成されている。それに伴って、第１ソース用導体層４４の第１部分４４ａの配置位置が、第３実施形態のそれに比べて＋Ｙ方向側に移動している。これにより、第１ソース用導体層４４の第１部分４４ａと第１絶縁基板４１の−Ｙ方向側の辺との間の間隔が広くなっている。このため、Ｎ端子用導体層４５は、第３実施形態のＮ端子用導体層４５の第１部分４５ａの幅（Ｙ方向の長さ）より幅広の長方形状に形成されている。
Ｎ端子用導体層４５と第２電源端子Ｎの内部配線接続部２２ａとを接続するための複数のワイヤ５７は、Ｘ方向に延び、平面視において、互いに平行に配置されている。また、隣り合うワイヤ５７の長さが異なっている。そして、隣り合うワイヤ５７の対応する端部どうしは、複数のワイヤ５７の全体の幅方向（Ｙ方向）から見て、それらのワイヤ５７の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ５７のＮ端子用導体層４５または第２電源端子Ｎへの接合部が重なりにくくなるため、隣り合うワイヤ５７の間隔を狭くすることができるとともに、ワイヤ５７の接合部の検査（画像による検査）が行いやすくなる。
第２素子接合用導体層６３の第１部分６３ａの表面には、Ｘ方向に並んで配置された５つの第２スイッチング素子Ｔｒ２と、それらの第２スイッチング素子Ｔｒ２の−Ｙ方向側において、Ｘ方向に並んで配置された５つの第２ダイオード素子Ｄｉ２とが配置されている。
５つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、５つの第２ダイオード素子Ｄｉ２と位置整合している。Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ７１によって、第２ソース用導体層６４に接続されている。具体的には、各ワイヤ７１の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面に接合され、各ワイヤ７１の中間部が第２ダイオード素子Ｄｉ２のアノード電極に接合されている。
この半導体モジュール１Ａは、第３実施形態における−Ｙ方向側の５つの第２ダイオード素子Ｄｉ２を備えていないので、第２素子接合用導体層６３の第１部分６３ａの幅（Ｙ方向長さ）は、第３実施形態のそれに比べて狭く形成されている。それに伴って、第１ソース用導体層６４の幅（Ｙ方向長さ）が、第３実施形態のそれに比べて大きく形成されている。
第２ソース用導体層６４とＮ端子用導体層４５とを接続するための複数のワイヤ７９は、Ｘ方向に延び、平面視において、互いに平行に配置されている。また、隣り合うワイヤ７９の長さが異なっている。そして、隣り合うワイヤ７９の対応する端部どうしは、複数のワイヤ７９の全体の幅方向（Ｙ方向）から見て、それらのワイヤ７９の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ７９の第２ソース用導体層６４またはＮ端子用導体層４５への接合部が重なりにくくなるため、隣り合うワイヤ７９の間隔を狭くすることができるとともに、ワイヤ７９の接合部の検査（画像による検査）が行いやすくなる。
図１２は、本発明の第５実施形態に係る半導体モジュールを示す平面図であり、天板を取り除いた状態が示されている。図１２において、前述の図７〜図９に示された各部に対応する部分には同一参照符号を付している。
この半導体モジュール１Ｂは、第３実施形態に係る半導体モジュール１（図８参照）に類似している。第３実施形態に係る半導体モジュール１と異なる点についてのみ説明する。この半導体モジュール１Ｂでは、第１および第２スイッチング素子Ｔｒ１，Ｔｒ２として、大電流用のサイズの大きいスイッチング素子が用いられている。また、この半導体モジュール１Ｂでは、第１および第２ダイオード素子Ｄｉ１，Ｄｉ２として、大電流用のサイズの大きいダイオード素子が用いられている。
第１素子接合用導体層４３の第１部分４３ａの表面には、３つの第１スイッチング素子Ｔｒ１が接合されているとともに３つの第１ダイオード素子Ｄｉ１が接合されている。第１素子接合用導体層４３の第１部分４３ａの表面における＋Ｙ方向側の辺に近い部分に、３つの第１スイッチング素子Ｔｒ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺と前記３つの第１スイッチング素子Ｔｒ１との間に、３つの第１ダイオード素子Ｄｉ１が、Ｘ方向に間隔をおいて並んで配置されている。
３つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、３つの第１ダイオード素子Ｄｉ１と位置整合している。Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた３本のワイヤ５１によって、第１ソース用導体層４４の第１部分４４ａに接続されている。具体的には、各ワイヤ５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ５１の他端部が第１ソース用導体層４４の第１部分４４ａの表面に接合され、各ワイヤ５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。
各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５３によって、第１ソース端子用導体層４６にも接続されている。各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ５５によって、第１ゲート端子用導体層４７に接続されている。
第２素子接合用導体層６３の第１部分６３ａの表面には、３つの第２スイッチング素子Ｔｒ２が接合されているとともに３つの第２ダイオード素子Ｄｉ２が接合されている。第２素子接合用導体層６３の第１部分６３ａの表面における＋Ｙ方向側の辺に近い部分に、３つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の辺と前記３つの第２スイッチング素子Ｔｒ２との間に、３つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。
３つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、３つの第２ダイオード素子Ｄｉ２と位置整合している。Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた３本のワイヤ７１によって、第２ソース用導体層６４に接続されている。具体的には、各ワイヤ７１の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面に接合され、各ワイヤ７１の中間部が第２ダイオード素子Ｄｉ２のアノード電極に接合されている。
各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ７４によって、第２ソース端子用導体層６６にも接続されている。各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ７６によって、第２ゲート端子用導体層６７に接続されている。
図１３は、本発明の第６実施形態に係る半導体モジュールを示す平面図であり、天板を取り除いた状態が示されている。図１３において、前述の図７〜図９に示された各部に対応する部分には同一参照符号を付している。
この半導体モジュール１Ｃは、第４実施形態に係る半導体モジュール１Ａ（図１１参照）に類似している。第４実施形態に係る半導体モジュール１Ａと異なる点についてのみ説明する。
枠部４の一方の側壁７には、第１および第２ソース端子Ｓ１，Ｓ２ならびに第１および第２ゲート端子Ｇ１，Ｇ２に加えて、第１および第２ソースセンス端子ＳＳ１，ＳＳ２と一対のサーミスタ用端子Ｔとが取り付けられている。第１ソースセンス端子ＳＳ１は、第１ソース端子Ｓ１に対して第１ゲート端子Ｇ１と反対側に配置されている。第２ソースセンス端子ＳＳ２は、第２ソース端子Ｓ２に対して第２ゲート端子Ｇ２と反対側に配置されている。一対のサーミスタ用端子Ｔは、第２ゲート端子Ｇ２に対して第２ソース端子Ｓ２と反対側において、Ｘ方向に間隔をおいて配置されている。第１および第２ソースセンス端子ＳＳ１，ＳＳ２ならびに一対のサーミスタ用端子Ｔの形状および側壁７への取付構造は、第１ソース端子Ｓ１と同様なのでその説明を省略する。
第１絶縁基板４１の表面（＋Ｚ方向側表面）には、第１素子接合用導体層４３と、第１ソース用導体層４４と、Ｎ端子用導体層４５と、第１ソース端子用導体層４６と、第１ゲート端子用導体層４７とが配置されている。これらの導体層４３〜４７の形状および配置位置は、第４実施形態に係る半導体モジュール１Ａ（図１１参照）とほぼ同様である。ただし、第１素子接合用導体層４３は、図８に示す第３実施形態と同様に、平面視でＸ方向に長い長方形状の第１部分４３ａと、第１部分４３ａの＋Ｘ方向側端部から＋Ｙ方向側に突出した第２部分４３ｂと、第１部分４３ａの＋Ｙ方向側の側部から−Ｘ方向側に突出した第３部分４３ｃとを有している。
第１素子接合用導体層４３には、複数の第１スイッチング素子Ｔｒ１のみが接合されている。つまり、第１素子接合用導体層４３には、ダイオード素子は接合されていない。第１素子接合用導体層４３の第１部分４３ａおよび第３部分４３ｃの表面における＋Ｙ方向側の辺に近い部分に、４つの第１スイッチング素子Ｔｒ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の第１部分４３ａの表面における−Ｙ方向側の辺に近い部分に、さらに他の３つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。Ｙ方向から見て、−Ｙ方向側の３つの第１スイッチング素子Ｔｒ１は、＋Ｙ方向側の４つの第１スイッチング素子Ｔｒ１の隣り合う素子間に位置している。
各第１スイッチング素子Ｔｒ１は、平面視において、略Ｙ方向に延びた２本のワイヤ５１によって、第１ソース用導体層４４の第１部分４４ａに接続されている。具体的には、各ワイヤ５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ５１の他端部が第１ソース用導体層４４の第１部分４４ａの表面に接合されている。
各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５３によって、第１ソース端子用導体層４６にも接続されている。第１ソース端子用導体層４６は、ワイヤ５４によって、第１ソース端子Ｓ１に接続されている。各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ５５によって、第１ゲート端子用導体層４７に接続されている。第１ゲート端子用導体層４７は、ワイヤ５６によって、第１ゲート端子Ｇ１に接続されている。＋Ｙ方向側の４つの第１スイッチング素子Ｔｒ１のうち−Ｘ方向側端にある１つの第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５８によって、第１ソースセンス端子ＳＳ１に接続されている。
第２絶縁基板６１の表面には、第２素子接合用導体層６３と、第２ソース用導体層６４と、第２ソース端子用導体層６６と、第２ゲート端子用導体層６７と、ソース中継用導体層６８と、ソースセンス端子用導体層６９と、一対のサーミスタ接合用導体層７０とが形成されている。
第２素子接合用導体層６３は、第２絶縁基板６１の表面におけるＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分６３ａと、第１部分６３ａの−Ｘ方向側端部から−Ｙ方向側に延びた第２部分６３ｂと、第１部分６３ａの−Ｘ方向側端部から＋Ｙ方向側に延びた第３部分６３ｃと、第１部分６３ａの＋Ｘ方向側端部から＋Ｙ方向側に延びた第４部分６３ｄとを有している。
第２ソース用導体層６４は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の辺と、第２絶縁基板６１の−Ｙ方向側の辺との間に配置されている。
第２ソース端子用導体層６６は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３に対して、第２ソース用導体層６４と反対側において、第２素子接合用導体層６３の第３部分６３ｃと第４部分６３ｄとの間に配置されている。第２ゲート端子用導体層６７は、平面視でＸ方向に長い長方形状の第１部分６７ａと、その＋Ｙ方向側端寄りの長さ中間部から＋Ｙ方向に突出した第２部分６７ｂとを有している。第２ゲート端子用導体層６７は、第２ソース端子用導体層６６に対して第２素子接合用導体層６３の第１部分６３ａと反対側において、第２素子接合用導体層６３の第３部分６３ｃと第４部分６３ｄとの間に配置されている。
ソースセンス端子用導体層６９は、平面視で略矩形であり、第２素子接合用導体層６３の第４部分６３ｄと、第２絶縁基板６１の＋Ｙ方向側の辺との間に配置されている。ソース中継用導体層６８は、平面視で略矩形であり、ソースセンス端子用導体層６９と第２ゲート端子用導体層６７の第２部分６７ｂとの間に配置されている。一対のサーミスタ接合用導体層７０は、第２ゲート端子用導体層６７の第２部分６７ｂと、第２素子接合用導体層６３の第３部分６３ｃとの間において、Ｘ方向に間隔をおいて配置されている。
第２素子接合用導体層６３には、複数の第２スイッチング素子Ｔｒ２のみが接合されている。つまり、第２素子接合用導体層６３には、ダイオード素子は接合されていない。第２素子接合用導体層６３の第１部分６３ａの表面における＋Ｙ方向側の辺に近い部分に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの表面における−Ｙ方向側の辺に近い部分に、さらに他の３つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。Ｙ方向から見て、−Ｙ方向側の３つの第２スイッチング素子Ｔｒ２は、＋Ｙ方向側の４つの第２スイッチング素子Ｔｒ２の隣り合う素子間に位置している。
各第２スイッチング素子Ｔｒ２は、平面視において、略Ｙ方向に延びた２本のワイヤ７１によって、第２ソース用導体層６４に接続されている。具体的には、各ワイヤ７１の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面に接合されている。
各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ７４ａによって、第２ソース端子用導体層６６にも接続されている。第２ソース端子用導体層６６は、ワイヤ７４ｂによって、ソース中継用導体層６８に接続されている。ソース中継用導体層６８は、ワイヤ７５によって、第２ソース端子Ｓ２に接続されている。各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ７６によって、第２ゲート端子用導体層６７に接続されている。第２ゲート端子用導体層６７は、ワイヤ７７によって、第２ゲート端子Ｇ２に接続されている。＋Ｙ方向側の４つの第２スイッチング素子Ｔｒ２のうち＋Ｘ方向側端にある１つの第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ８１によって、ソースセンス用導体層６９に接続されている。ソースセンス用導体層６９は、ワイヤ８２によって、第２ソースセンス端子ＳＳ２に接続されている。
一対のサーミスタ接合用導体層７０には、サーミスタＴｈが接合されている。具体的には、サーミスタＴｈの−Ｚ方向側表面には第１電極と第２電極とが形成されており、第１電極が一方のサーミスタ接合用導体層７０に接合され、第２電極が他方のサーミスタ接合用導体層７０に接合されている。一対のサーミスタ接合用導体層７０は、ワイヤ８３を介して、一対のサーミスタ用端子Ｔに接続されている。
図１４は、半導体モジュール１Ｃの電気的構成を説明するための電気回路図である。図１４においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。
第１アッセンブリ４０に備えられた複数の第１スイッチング素子Ｔｒ１は、第１素子接合用導体層４３と第１ソース用導体層４４との間に並列に接続されて、上アーム回路（ハイサイド回路）９１を形成している。同様に、第２アッセンブリ６０に備えられた複数の第２スイッチング素子Ｔｒ２は、第２素子接合用導体層６３と第１ソース用導体層６４との間に並列に接続されて、下アーム回路（ローサイド回路）９２を形成している。上アーム回路９１と下アーム回路９２とは、第１電源端子Ｐと第２電源端子Ｎとの間に直列に接続されており、上アーム回路９１と下アーム回路９２との接続点９３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。
複数の第１スイッチング素子Ｔｒ１のドレインは、第１素子接合用導体層４３に接続されている。複数の第１スイッチング素子Ｔｒ１のソースは、第１ソース用導体層４４に接続されている。複数の第１スイッチング素子Ｔｒ１のゲートは第１ゲート端子Ｇ１に接続されている。そして、複数の第１スイッチング素子Ｔｒ１のソースは、第１ソース端子Ｓ１にも接続されている。さらに、１つの第１スイッチング素子Ｔｒ１のソースは、第１ソースセンス端子ＳＳ１にも接続されている。図示していないが、各第１スイッチング素子Ｔｒ１は、第１ＰＮ接合ダイオード（ボディダイオード）を内蔵している。出力端子ＯＵＴから第１電源端子Ｐへと向かう電流は、第１スイッチング素子Ｔｒ１よりも第１ＰＮ接合ダイオードを優先して流れるため、逆方向電流による第１スイッチング素子Ｔｒ１の破壊が防がれるようになっている。
複数の第２スイッチング素子Ｔｒ２のドレインは、第２素子接合用導体層６３に接続されている。複数の第２スイッチング素子Ｔｒ２のソースは、第２ソース用導体層６４に接続されている。複数の第２スイッチング素子Ｔｒ２のゲートは第２ゲート端子Ｇ２に接続されている。そして、複数の第２スイッチング素子Ｔｒ２のソースは、第２ソース端子Ｓ２にも接続されている。さらに、１つの第２スイッチング素子Ｔｒ２のソースは、第２ソースセンス端子ＳＳ２にも接続されている。図示していないが、各第２スイッチング素子Ｔｒ２は、第２ＰＮ接合ダイオード（ボディダイオード）を内蔵している。第２電源端子Ｎから出力端子ＯＵＴへと向かう電流は、第２スイッチング素子Ｔｒ２よりも第２ＰＮ接合ダイオードを優先して流れるため、逆方向電流による第２スイッチング素子Ｔｒ２の破壊が防がれるようになっている。
図１５は、本発明の第７実施形態に係る半導体モジュールを示す平面図であり、天板を取り除いた状態が示されている。図１５において、前述の図７〜図９に示された各部に対応する部分には同一参照符号を付している。
この半導体モジュール１Ｄは、第６実施形態に係る半導体モジュール１Ｃ（図１３参照）に類似している。第６実施形態に係る半導体モジュール１Ｃと異なる点についてのみ説明する。
この半導体モジュール１Ｄでは、第１実施形態の半導体モジュール１０１と同様に、放熱板２上には、１つの絶縁基板１００のみが接合されている。絶縁基板１００は、平面視でＸ方向に長い長方形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。絶縁基板１００の放熱板２側の表面（−Ｚ方向側表面（第２面））には、接合用導体層（図示略）が形成されており、この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。放熱板２は、図示されていないが、第１実施形態と同様に、Ｙ方向から見て、−Ｚ方向に凸となるように湾曲している。つまり、放熱板２は、Ｙ方向から見て、その長さ方向中央部が−Ｚ方向に突出するように湾曲している。
絶縁基板１００の表面（＋Ｚ方向側表面（第１面））に、上アーム（ハイサイド）回路９１を形成する第１アッセンブリ４０と、下アーム（ローサイド）回路９２を形成する第２アッセンブリ６０とがＸ方向に並べて配置されている。
第１アッセンブリ４０は、絶縁基板１００の表面（＋Ｚ方向側表面）に形成された複数の導体層と、複数の第１スイッチング素子Ｔｒ１とを含む。複数の導体層は、第１素子接合用導体層４３と、第１ソース用導体層４４と、Ｎ端子用導体層４５と、第１ソース端子用導体層４６と、第１ゲート端子用導体層４７とを含む。
第２アッセンブリ６０は、絶縁基板１００の表面（＋Ｚ方向側表面）に形成された複数の導体層と、複数の第２スイッチング素子Ｔｒ２とを含む。複数の導体層は、第２素子接合用導体層６３と、第２ソース用導体層６４と、第２ソース端子用導体層６６と、第２ゲート端子用導体層６７と、ソースセンス端子用導体層６９と、一対のサーミスタ接合用導体層７０とを含む。後述するように、第２素子接合用導体層６３と第１ソース用導体層４４とは、一体的に形成されている。また、第２ソース用導体層６４とＮ端子用導体層４５とは、一体的に形成されている。
第１素子接合用導体層４３は、絶縁基板１００の＋Ｘ方向側の略半部分の表面のＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分４３ａと、第１部分４３ａの＋Ｘ方向側端部から＋Ｙ方向側に突出した第２部分４３ｂとを有している。第１部分４３ａの−Ｘ方向側端部の−Ｙ方向側にあるコーナ部には、切除部４３ｄが形成されている。
第１ソース端子用導体層４６は、平面視でＸ方向に長い長方形状であり、第１素子接合用導体層４３の第１部分４３ａの＋Ｙ方向側の辺と絶縁基板１００の＋Ｙ方向側の辺との間において、第１素子接合用導体層４３に隣接して配置されている。第１ゲート端子用導体層４７は、平面視でＸ方向に長い長方形状であり、第１ソース端子用導体層４６に対して、第１素子接合用導体層４３の第１部分４３ａと反対側において、第１ソース端子用導体層４６に隣接して配置されている。
第２素子接合用導体層６３は、絶縁基板１００の−Ｘ方向側の略半部分の表面におけるＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分６３ａを有している。第２素子接合用導体層６３は、さらに、第１部分６３ａの−Ｘ方向側端部から−Ｙ方向側に延びた第２部分６３ｂと、第１部分６３ａの−Ｘ方向側端部から＋Ｙ方向側に延びた第３部分６３ｃと、第１部分６３ａの−Ｙ方向側の側部から＋Ｘ方向側に延びた第４部分６３ｅとを有している。第４部分６３ｅは、第１素子接合用導体層４３の−Ｙ方向側の辺に沿って配置されており、その＋Ｘ方向側端は、絶縁基板１００の＋Ｘ方向側の辺近くまで延びている。そして、第１部分６３ａと第４部分６３ｅとの結合部付近には、第１素子接合用導体層４３の切除部４３ｄ内に配置される張出部６３ｆが形成されている。第４部分６３ｅによって第１ソース用導体層４４が構成されている。
第２ソース用導体層６４は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａおよび第４部分６３ｅの−Ｙ方向側の辺と、絶縁基板１００の−Ｙ方向側の辺との間に配置されている。第２ソース用導体層６４の＋Ｙ方向側の略半部分によってＮ端子用導体層４５が構成されている。
第２ソース端子用導体層６６は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａに対して、第２ソース用導体層６４と反対側において、第２素子接合用導体層６３の第１部分６３ａに隣接して配置されている。第２ゲート端子用導体層６７は、平面視でＸ方向に長い長方形状の第１部分６７ａと、その＋Ｙ方向側端寄りの長さ中間部から＋Ｙ方向に突出した第２部分６７ｂとを有している。第２ゲート端子用導体層６７は、第２ソース端子用導体層６６に対して第２素子接合用導体層６３の第１部分６３ａと反対側において、第２ソース端子用導体層６６に隣接して配置されている。
ソースセンス端子用導体層６９は、平面視で略矩形であり、第２ゲート端子用導体層６７の第１部分６７ａの＋Ｘ方向側端部と、絶縁基板１００の＋Ｙ方向側の辺との間に配置されている。一対のサーミスタ接合用導体層７０は、第２ゲート端子用導体層６７の第２部分６７ｂと第２素子接合用導体層６３の第３部分６３ｃとの間において、Ｘ方向に間隔をおいて配置されている。
第１素子接合用導体層４３には、複数の第１スイッチング素子Ｔｒ１が接合されている。第１素子接合用導体層４３の第１部分４３ａの表面における＋Ｙ方向側の辺に近い部分に、４つの第１スイッチング素子Ｔｒ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層４３の第１部分４３ａの表面における−Ｙ方向側の辺に近い部分に、さらに他の５つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。Ｙ方向から見て、＋Ｙ方向側の４つの第１スイッチング素子Ｔｒ１は、−Ｙ方向側の５つの第１スイッチング素子Ｔｒ１の隣り合う素子間に位置している。
各第１スイッチング素子Ｔｒ１は、平面視において、略Ｙ方向に延びた２本のワイヤ５１によって、第２素子接合用導体層６３の第４部分６３ｅ（第１ソース用導体層４４）に接続されている。具体的には、各ワイヤ５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ５１の他端部が第２素子接合用導体層６３の第４部分６３ｅの表面に接合されている。
各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５３によって、第１ソース端子用導体層４６にも接続されている。第１ソース端子用導体層４６は、ワイヤ５４によって、第１ソース端子Ｓ１に接続されている。各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ５５によって、第１ゲート端子用導体層４７に接続されている。第１ゲート端子用導体層４７は、ワイヤ５６によって、第１ゲート端子Ｇ１に接続されている。＋Ｙ方向側の４つの第１スイッチング素子Ｔｒ１のうち−Ｘ方向側端にある１つの第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ５８によって、第１ソースセンス端子ＳＳ１に接続されている。
第１素子接合用導体層４３は、平面視において、略Ｘ方向に延びた複数のワイヤ５２によって、第１電源端子Ｐの内部配線接続部２１ａに接続されている。具体的には、各ワイヤ５２の一端部は第１素子接合用導体層４３における第２部分４３ｂおよびその近傍の表面に接合され、各ワイヤ５２の他端部は第１電源端子Ｐの内部配線接続部２１ａの表面に接合されている。
第２素子接合用導体層６３には、複数の第２スイッチング素子Ｔｒ２が接合されている。第２素子接合用導体層６３の第１部分６３ａの表面における＋Ｙ方向側の辺に近い部分に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの表面における−Ｙ方向側の辺に近い部分に、さらに他の５つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。Ｙ方向から見て、＋Ｙ方向側の４つの第２スイッチング素子Ｔｒ２は、−Ｙ方向側の５つの第２スイッチング素子Ｔｒ２の隣り合う素子間に位置している。
各第２スイッチング素子Ｔｒ２は、平面視において、略Ｙ方向に延びた２本のワイヤ７１によって、第２ソース用導体層６４（Ｎ端子用導体層４５）に接続されている。具体的には、各ワイヤ７１の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面に接合されている。
各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ７４によって、第２ソース端子用導体層６６にも接続されている。第２ソース端子用導体層６６は、ワイヤ７５によって、第２ソース端子Ｓ２に接続されている。各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ７６によって、第２ゲート端子用導体層６７に接続されている。第２ゲート端子用導体層６７は、ワイヤ７７によって、第２ゲート端子Ｇ２に接続されている。＋Ｙ方向側の４つの第２スイッチング素子Ｔｒ２のうち＋Ｘ方向側端にある１つの第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ８１によって、ソースセンス用導体層６９に接続されている。ソースセンス用導体層６９は、ワイヤ８２によって、第２ソースセンス端子ＳＳ２に接続されている。
第２素子接合用導体層６３は、平面視において、Ｘ方向に延びた複数のワイヤ７２によって、第１出力端子ＯＵＴ１の内部配線接続部２３ａに接続されている。具体的には、各ワイヤ７２の一端部は第２素子接合用導体層６３の第２部分６３ｂの表面に接合され、各ワイヤ７２の他端部は第１出力端子ＯＵＴ１の内部配線接続部２３ａの表面に接合されている。
さらに、第２素子接合用導体層６３は、平面視において、略Ｘ方向に延びた複数のワイヤ７３によって、第２出力端子ＯＵＴ２の内部配線接続部２４ａに接続されている。具体的には、各ワイヤ７３の一端部は第２素子接合用導体層６３の第３部分６３ｃの表面に接合され、各ワイヤ７３の他端部は第２出力端子ＯＵＴ２の内部配線接続部２４ａの表面に接合されている。
第２ソース用導体層６４（Ｎ端子用導体層４５）は、複数のワイヤ５７によって、第２電源端子Ｎの内部配線接続部２２ａに接続されている。具体的には、各ワイヤ５７の一端部は第２ソース用導体層６４の表面の＋Ｘ方向側端部に接合され、各ワイヤ５７の他端部は第２電源端子Ｎの内部配線接続部２２ａの表面に接合されている。
一対のサーミスタ接合用導体層７０には、サーミスタＴｈが接合されている。具体的には、サーミスタＴｈの−Ｚ方向側表面には第１電極と第２電極とが形成されており、第１電極が一方のサーミスタ接合用導体層７０に接合され、第２電極が他方のサーミスタ接合用導体層７０に接合されている。一対のサーミスタ接合用導体層７０は、ワイヤ８３を介して、一対のサーミスタ用端子Ｔに接続されている。
図１６は、本発明の第８実施形態に係る半導体モジュールを示す平面図であり、天板を取り除いた状態が示されている。図１６において、前述の図７〜図９に示された各部に対応する部分には同一参照符号を付している。
この半導体モジュール１Ｅは、ＤＣ−ＤＣコンバータに用いられる半導体モジュールである。この半導体モジュール１Ｅは、第６実施形態に係る半導体モジュール１Ｃ（図１３参照）に類似している。第６実施形態に係る半導体モジュール１Ｃと異なる点についてのみ説明する。
この半導体モジュール１Ｅでは、第６実施形態に係る半導体モジュール１Ｃにおける端子Ｐ，Ｎ，ＯＵＴ１，ＯＵＴ２は、それぞれ、端子Ｑ１，Ｑ２，Ｑ３，Ｑ４となる。またまた、枠部４の一方の側壁７の長さ中央と＋Ｘ方向側端との間には、第６実施形態（図１３参照）のように第１ソース端子Ｓ１、第２ゲート端子Ｇ１および第１ソースセンス端子ＳＳ１は設けられておらず、それらに代わって、一対の第１サーミスタ用端子Ｔ１が設けられている。側壁７の長さ中央と−Ｘ方向側端との間には、一対の第２サーミスタ用端子Ｔ２、ソースセンス端子ＳＳ、ゲート端子Ｇおよびソース端子Ｓが設けられている。
第１アッセンブリ４０は、第１絶縁基板４１と、複数のダイオード素子Ｄｉとを含む。第１絶縁基板４１の＋Ｚ方向側表面には、第１素子接合用導体層４３と、アノード用導体層４４Ａと、Ｑ２端子用導体層４５と、一対の第１サーミスタ接合用導体層４８とが形成されている。
第１素子接合用導体層４３は、第１絶縁基板４１の表面における＋Ｙ方向側の略半部分を覆う、平面視でＸ方向に長い長方形状の第１部分４３ａと、第１部分４３ａの＋Ｘ方向側端部から＋Ｙ方向側に突出した第２部分４３ｂとを有している。
Ｑ２端子用導体層４５は、平面視でＸ方向に長い長方形状の第１部分４５ａと、第１部分４５ａの＋Ｘ方向側端部から＋Ｙ方向に突出した第２部分４５ｂとを有している。Ｑ２端子用導体層４５は、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺と第１絶縁基板４１の−Ｙ方向側の辺との間に配置されている。
アノード用導体層４４Ａは、平面視でＸ方向に長い長方形状の第１部分（素子接続領域）４４Ａａと、第１部分４４Ａａの−Ｘ方向側端部から＋Ｙ方向に延び、平面視でＹ方向に長い長方形状の第２部分４４Ａｂとからなる。第１部分４４Ａａは、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の長辺とＱ２端子用導体層４５の第１部分４５ａとの間に配置されている。第２部分４４Ａｂは、第１素子接合用導体層４３の第１部分４３ａの−Ｘ方向側の辺と第１絶縁基板４１の−Ｘ方向側の辺との間に配置されている。
一対の第１サーミスタ接合用導体層４８は、第１素子接合用導体層４３の第１部分４３ａに対し、アノード用導体層４４Ａの第１部分４４Ａａの反対側において、Ｘ方向に間隔をおいて配置されている。
第１素子接合用導体層４３の第１部分４３ａの表面には、複数のダイオード素子Ｄｉのカソード電極がハンダ層（図示略）を介して接合されている。各ダイオード素子Ｄｉは、第１素子接合用導体層４３に接合されている面とは反対側の表面にアノード電極を有している。
第１素子接合用導体層４３の第１部分４３ａの表面の幅中央（Ｙ方向中央）と＋Ｙ方向側の辺との間に、４つのダイオード素子ＤｉがＸ方向に間隔をおいて並んで配置されている。また、前記４つのダイオード素子Ｄｉと、第１素子接合用導体層４３の第１部分４３ａの−Ｙ方向側の辺との間に、さらに他の４つのダイオード素子Ｄｉが、Ｘ方向に間隔をおいて並んで配置されている。
＋Ｙ方向側の４つの第１ダイオード素子Ｄｉは、Ｙ方向に関して、−Ｙ方向側の４つの第１ダイオード素子Ｄｉと位置整合している。Ｙ方向に位置整合している２つのダイオード素子Ｄｉは、平面視において、略Ｙ方向に延びた２本のワイヤ５１によって、アノード用導体層４４Ａの第１部分４４Ａａに接続されている。具体的には、各ワイヤ５１の一端部が＋Ｙ方向側のダイオード素子Ｄｉのアノード電極に接合され、各ワイヤ５１の他端部がアノード用導体層４４Ａの第１部分４４Ａａの表面に接合され、各ワイヤ５１の中間部が−Ｙ方向側のダイオード素子Ｄｉのアノード電極に接合されている。
第１素子接合用導体層４３は、平面視において略Ｘ方向に延びた複数のワイヤ５２によって、端子Ｑ１の内部配線接続部２１ａに接続されている。具体的には、各ワイヤ５２の一端部は第１素子接合用導体層４３における第２部分４３ｂおよびその近傍の表面に接合され、各ワイヤ５２の他端部は端子Ｑ１の内部配線接続部２１ａの表面に接合されている。
Ｑ２端子用導体層４５は、複数のワイヤ５７によって、端子Ｑ２の内部配線接続部２２ａに接続されている。具体的には、各ワイヤ５７の一端部はＱ２端子用導体層４５表面の＋Ｘ方向側端部に接合され、各ワイヤ５７の他端部は端子Ｑ２の内部配線接続部２２ａの表面に接合されている。
一対の第１サーミスタ接合用導体層４８には、第１サーミスタＴｈ１が接合されている。具体的には、第１サーミスタＴｈ１の−Ｚ方向側表面には第１電極と第２電極とが形成されており、第１電極が一方の第１サーミスタ接合用導体層４８に接合され、第２電極が他方の第１サーミスタ接合用導体層４８に接合されている。一対の第１サーミスタ接合用導体層４８は、ワイヤ５９を介して、一対の第１サーミスタ用端子Ｔ１に接続されている。
第２アッセンブリ６０は、第２絶縁基板６１と、複数の第２スイッチング素子Ｔｒ２とを含む。第２絶縁基板６１の表面には、第２素子接合用導体層６３と、ソース用導体層６４と、ソース端子用導体層６６と、ゲート端子用導体層６７と、ソース中継用導体層６８Ｓと、ゲート中継用導体層６８Ｇと、ソースセンス端子用導体層６９と、一対のサーミスタ接合用導体層７０とが形成されている。
第２素子接合用導体層６３は、第２絶縁基板６１の表面におけるＹ方向中間部を覆う、平面視でＸ方向に長い長方形状の第１部分６３ａと、第１部分６３ａの−Ｘ方向側端部から−Ｙ方向側に延びた第２部分６３ｂと、第１部分６３ａの−Ｘ方向側端部から＋Ｙ方向側に延びた第３部分６３ｃとを有している。第１部分６３ａの幅中央部には、平面視でＸ方向に長い矩形の孔６３ｇが形成されている。
ソース中継用導体層６８Ｓおよびゲート中継用導体層６８Ｇは、Ｘ方向に長い長方形状であり、第２素子接合用導体層６３の孔６３ｇ内にＹ方向に間隔をおいて配置されている。ソース中継用導体層６８Ｓは、ゲート中継用導体層６８Ｇに対して、−Ｙ方向側に配置されている。
ソース用導体層６４は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａの−Ｙ方向側の辺と、第２絶縁基板６１の−Ｙ方向側の辺との間に配置されている。
ソースセンス端子用導体層６９は、平面視でＸ方向に長い長方形状であり、第２素子接合用導体層６３の第１部分６３ａに対して、第２ソース用導体層６４と反対側において、第２素子接合用導体層６３の第１部分６３ａのＸ方向中間部に隣接して配置されている。ゲート端子用導体層６７は、平面視でＸ方向に長い長方形状であり、ソースセンス端子用導体層６９に対して、第２素子接合用導体層６３の第１部分６３ａと反対側において、ソースセンス端子用導体層６９に隣接して配置されている。
ソース端子用導体層６６は、平面視で略矩形であり、ソースセンス端子用導体層６９およびゲート端子用導体層６７の＋Ｘ方向側端と、第２絶縁基板６１の＋Ｘ方向側の辺との間に配置されている。一対のサーミスタ接合用導体層７０は、ソースセンス端子用導体層６９およびゲート端子用導体層６７の−Ｘ方向側端と、第２素子接合用導体層６３の第３部分６３ｃとの間において、Ｘ方向に間隔をおいて配置されている。
第２素子接合用導体層６３には、複数のスイッチング素子Ｔｒが接合されている。第２素子接合用導体層６３の第１部分６３ａの表面における＋Ｙ方向側の辺と孔６３ｇとの間に、４つのスイッチング素子ＴｒがＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層６３の第１部分６３ａの表面における−Ｙ方向側の辺と孔６３ｇとの間に、さらに他の４つのスイッチング素子ＴｒがＸ方向に間隔をおいて並んで配置されている。Ｙ方向から見て、＋Ｙ方向側の４つのスイッチング素子Ｔｒと、−Ｙ方向側の４つのスイッチング素子Ｔｒとは、Ｘ方向に交互に並んで配置されている。
各スイッチング素子Ｔｒは、平面視において、略Ｙ方向に延びた２本のワイヤ７１によって、ソース用導体層６４に接続されている。具体的には、各ワイヤ７１の一端部がスイッチング素子Ｔｒのソース電極に接合され、各ワイヤ７１の他端部が第２ソース用導体層６４の表面に接合されている。図１６においては、明確化のために、＋Ｙ方向側のスイッチング素子Ｔｒとソース用導体層６４とを接続するワイヤ７１は、途中部を省略して図示してある。
各スイッチング素子Ｔｒのソース電極は、ワイヤ７４ａによって、ソース中継用導体層６８Ｓにも接続されている。ソース中継用導体層６８Ｓは、ワイヤ７４ｂによって、ソース端子用導体層６６に接続されている。ソース端子用導体層６６は、ワイヤ７５によって、ソース端子Ｓに接続されている。
各スイッチング素子Ｔｒのゲート電極は、ワイヤ７６ａによって、ゲート中継用導体層６８Ｇにも接続されている。ゲート中継用導体層６８Ｇは、ワイヤ７６ｂによって、ゲート端子用導体層６７に接続されている。ゲート端子用導体層６７は、ワイヤ７７によって、ゲート端子Ｇに接続されている。＋Ｙ方向側の４つのスイッチング素子Ｔｒのうち＋Ｘ方向側端にある１つのスイッチング素子Ｔｒのソース電極は、ワイヤ８１によって、ソースセンス用導体層６９に接続されている。ソースセンス用導体層６９は、ワイヤ８２によって、ソースセンス端子ＳＳに接続されている。
一対の第２サーミスタ接合用導体層７０には、第２サーミスタＴｈ２が接合されている。具体的には、第２サーミスタＴｈ２の−Ｚ方向側表面には第１電極と第２電極とが形成されており、第１電極が一方の第２サーミスタ接合用導体層７０に接合され、第２電極が他方の第２サーミスタ接合用導体層７０に接合されている。一対の第２サーミスタ接合用導体層７０は、ワイヤ８３を介して、一対の第２サーミスタ用端子Ｔ２に接続されている。
第２素子接合用導体層６３は、平面視において、Ｘ方向に延びた複数のワイヤ７２によって、端子Ｑ３の内部配線接続部２３ａに接続されている。具体的には、各ワイヤ７２の一端部は第２素子接合用導体層６３の第２部分６３ｂの表面に接合され、各ワイヤ７２の他端部は端子Ｑ３の内部配線接続部２３ａの表面に接合されている。
さらに、第２素子接合用導体層６３は、平面視において、略Ｘ方向に延びた複数のワイヤ７３によって、端子Ｑ４の内部配線接続部２４ａに接続されている。具体的には、各ワイヤ７３の一端部は第２素子接合用導体層６３の第３部分６３ｃの表面に接合され、各ワイヤ７３の他端部は端子Ｑ４の内部配線接続部２４ａの表面に接合されている。
第２アッセンブリ６０の第２素子接合用導体層６３は、Ｘ方向に延びた複数のワイヤ７８によって、第１アッセンブリ４０のアノード用導体層４４Ａに接続されている。具体的には、各ワイヤ７８の一端部は第２素子接合用導体層６３の第１部分６３ａの表面の＋Ｘ方向側端部に接合され、各ワイヤ７８の他端部はアノード用導体層４４Ａの第２部分４４Ａｂの表面に接合されている。
また、第２アッセンブリ６０のソース用導体層６４は、略Ｘ方向に延びた複数のワイヤ７９によって、第１アッセンブリ４０のＱ２端子用導体層４５に接続されている。具体的には、各ワイヤ７９の一端部はソース用導体層６４の表面の＋Ｘ方向側端部に接合され、各ワイヤ７９の他端部はＱ２端子用導体層４５の第１部分４５ａの表面の−Ｘ方向側端部に接合されている。
図１７は、半導体モジュール１Ｅの電気的構成を説明するための電気回路図である。図１７においては、２つの端子Ｑ３，Ｑ４を、１つの端子Ｑ３４として示している。
第１アッセンブリ４０に備えられた複数のダイオード素子Ｄｉは、第１素子接合用導体層４３とアノード用導体層４４Ａとの間に並列に接続されて、上アーム回路（ハイサイド回路）９１を形成している。具体的には、複数のダイオードＤｉのカソードは、第１素子接合用導体層４３に接続されている。複数のダイオードＤｉのアノードは、アノード用導体層４４Ａに接続されている。
第２アッセンブリ６０に備えられた複数のスイッチング素子Ｔｒは、第２素子接合用導体層６３とソース用導体層６４との間に並列に接続されて、下アーム回路（ローサイド回路）９２を形成している。具体的には、複数のスイッチング素子Ｔｒのドレインは、第２素子接合用導体層６３に接続されている。複数のスイッチング素子Ｔｒのソースは、第２ソース用導体層６４に接続されている。複数のスイッチング素子Ｔｒのゲートはゲート端子Ｇに接続されている。そして、複数のスイッチング素子Ｔｒのソースは、ソース端子Ｓにも接続されている。さらに、１つのスイッチング素子Ｔｒのソースは、ソースセンス端子ＳＳにも接続されている。
上アーム回路９１と下アーム回路９２とは、端子Ｑ１と端子Ｑ２との間に直列に接続されており、上アーム回路９１と下アーム回路９２との接続点９３に端子Ｑ３４が接続されている。
図１８は、図１６の半導体モジュール１Ｅが昇圧回路に利用された場合の電気回路図である。この昇圧回路では、半導体モジュール１Ｅの端子Ｑ３４は、コイル１１２を介して電源１１１の正極端子に接続されている。半導体モジュール１Ｅの端子Ｑ１は、昇圧回路の第１出力端子１１４に接続されている。半導体モジュール１Ｅの端子Ｑ２は、昇圧回路の第２出力端子１１５に接続されているとともに、電源１１１の負極端子に接続されている。端子Ｑ１と第１出力端子１１４との接続点と、端子Ｑ２と第２出力端子１１５との接続点の間にコンデンサ１１３が接続されている。
スイッチング素子Ｔｒがオンすると、コイル１１２に電流が流れ、コイル１１２にエネルギーが蓄積される。スイッチング素子Ｔｒがオフすると、コイル１１２は直前の電流値を保持するように働くため、第１の出力端子１１４に電圧を継ぎ足すように電力を供給する。つまり、昇圧動作が行なわれる。以下、スイッチング素子Ｔｒがオンオフされることにより、昇圧動作が繰り返される。
図１９は、本発明の第９実施形態に係る半導体モジュールを示す平面図である。図２０〜図２２は、それぞれ図１９の部分拡大平面図である。図１９〜図２２ではケースは省略されているが、この半導体モジュール１Ｆのケースは、前述の図７〜図９に示される第３実施形態に係る半導体モジュールのケース３に類似した構造である。ただし、この半導体モジュール１Ｆのケースでは、第３実施形態のケース３に比べて、ゲート端子およびソース端子の数および位置が異なっているとともに、一対のサーミスタ用端子が設けられている点が異なっている。
図１９には、ケースに設けられた第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の内部配線接続部２１ａ，２２ａ，２３ａ，２４ａが鎖線で示されている。また、図１９〜図２２には、ケースに設けられた６つのソース端子Ｓ１〜Ｓ６、６つのゲート端子Ｇ１〜Ｇ６および一対のサーミスタ用端子Ｔのケース内に露出している部分が、鎖線で示されている。
放熱板２の表面におけるケースの枠部（図示略）に囲まれた領域には、第１基板アッセンブリ１４０と、第２基板アッセンブリ２４０と、第３基板アッセンブリ３４０とがＸ方向に並べて配置されている。放熱板２の２つの主面のうち、基板アッセンブリ１４０，２４０，３４０が配置されている方の表面を第１面といい、第１面が向いている方向を＋Ｚ方向ということにする。また、放熱板２の２つの主面のうち、第１面と反対側の表面を第２面といい、第２面が向いている方向を−Ｚ方向ということにする。
第２基板アッセンブリ２４０は、放熱板２の表面の幅中央部に配置されている。第１基板アッセンブリ１４０は、第２基板アッセンブリ２４０の＋Ｘ方向側（電極端子Ｐ，Ｎに近い側）に配置されている。第３基板アッセンブリ３４０は、第２基板アッセンブリ２４０の−Ｘ方向側（出力端子ＯＵＴ１，ＯＵＴ２に近い側）に配置されている。
図１９および図２０を参照して、第１基板アッセンブリ１４０は、第１絶縁基板１４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第１絶縁基板１４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第１絶縁基板１４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第１絶縁基板１４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第１素子接合用導体層１４３と、第２素子接合用導体層１４４と、第１Ｎ端子用導体層１４５と、第１ゲート端子用導体層１４６と、第１ソース端子用導体層１４７と、第２ゲート端子用導体層１４８と、第２ソース端子用導体層１４９とが形成されている。
この実施形態では、第１絶縁基板１４１は、ＡｌＮからなる。第１絶縁基板１４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第１絶縁基板１４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層１４３〜１４９を形成できる。
第１Ｎ端子用導体層１４５は、第１絶縁基板１４１の表面におけるＹ方向中央部付近を覆う、平面視でＸ方向に長い長方形状の第１部分１４５ａと、第１部分１４５ａの＋Ｘ方向側端部から−Ｙ方向に延びた第２部分１４５ｂとを有している。第１部分１４５ａの−Ｘ方向側端部には、−Ｙ方向に突出した突出部１４５ｃが形成されている。第２部分１４５ｂの先端は、第１絶縁基板１４１の−Ｙ方向側の辺の近くまで延びている。
第１素子接合用導体層１４３は、第１絶縁基板１４１の＋Ｙ方向側の辺と第１Ｎ端子用導体層１４５の第１部分１４５ａとの間に配置され、平面視でＸ方向に長い長方形状である。第１素子接合用導体層１４３は、＋Ｙ方向側縁部にＸ方向に長い矩形状の切欠き１４３ａを有している。この切欠き１４３ａは、第１素子接合用導体層１４３の＋Ｙ方向の辺の両端部間の中間部から内方（−Ｙ方向）に凹む形状に形成されている。
第２素子接合用導体層１４４は、第１絶縁基板１４１の−Ｙ方向側の辺と第１Ｎ端子用導体層１４５の第１部分１４５ａとの間に配置され、平面視でＸ方向に長い長方形状である。第２素子接合用導体層１４４は、−Ｘ方向側端部における＋Ｙ方向側端部に内方に凹む切欠き１４４ａが形成されている。この切欠き１４４ａ内に、第１Ｎ端子用導体層１４５の突出部１４５ｃが進入している。また、第２素子接合用導体層１４４の−Ｘ方向側端部には、−Ｙ方向に突出した突出部１４４ｂが形成されている。
第１ゲート端子用導体層１４６は、平面視でＸ方向に細長い矩形状であり、第１素子接合用導体層１４３の切欠き１４３ａ内に配置されている。第１ソース端子用導体層１４７は、平面視でＸ方向に細長い矩形状であり、第１ゲート端子用導体層１４６と第１絶縁基板１４１の＋Ｙ方向側の辺との間に配置されている。
第２ゲート端子用導体層１４８は、平面視でＸ方向に細長い矩形状であり、第２素子接合用導体層１４４の突出部１４４ｂと第１Ｎ端子用導体層１４５の第２部分１４５ｂの先端部との間に配置されている。第２ソース端子用導体層１４９は、平面視でＸ方向に細長い矩形状であり、第２ゲート端子用導体層１４８と第１絶縁基板１４１の−Ｙ方向側の辺との間に配置されている。
第１素子接合用導体層１４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層１４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層１４３に接合されている面とは反対側の表面にアノード電極を有している。
第１素子接合用導体層１４３の表面の−Ｙ方向側の辺寄りの領域に、４つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層１４３の＋Ｙ方向側の辺と前記４つの第１ダイオード素子Ｄｉ１との間に、４つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。４つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、４つの第１ダイオード素子Ｄｉ１と位置整合している。
４つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第２素子接合用導体層１４４の＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた２本のワイヤ１５１によって、第２素子接合用導体層１４４の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ１５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ１５１の他端部が第２素子接合用導体層１４４の表面に接合され、各ワイヤ１５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第２素子接合用導体層１４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第２素子接合用導体層１４４を終点としている。
複数のワイヤ１５１全体としての配置幅（Ｘ方向の幅。以下、「配置全幅」という。）は、第２素子接合用導体層１４４の長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ１５１の配置全幅を大きくすることができるから、ワイヤ１５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ１５２によって、第１ゲート端子用導体層１４６に接続されている。第１ゲート端子用導体層１４６は、ワイヤ１５３によって、第１ゲート端子Ｇ１に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ１５４によって、第１ソース端子用導体層１４７に接続されている。第１ソース端子用導体層１４７は、ワイヤ１５５によって、第１ソース端子Ｓ１に接続されている。
第２素子接合用導体層１４４の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層１４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層１４４に接合されている面とは反対側の表面にアノード電極を有している。
第２素子接合用導体層１４４の表面の−Ｙ方向側の辺寄りの領域に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層１４４の＋Ｙ方向側の辺と前記４つの第２スイッチング素子Ｔｒ２との間に、４つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。４つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、４つの第２スイッチング素子Ｔｒ２と位置整合している。なお、４つの第２スイッチング素子Ｔｒ２は、それぞれ４つの第１スイッチング素子Ｔｒ１に対して、−Ｘ方向にずれた位置に配置されている。
４つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第１Ｎ端子用導体層１４５の第１部分１４５ａの−Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ１５６によって、第１Ｎ端子用導体層１４５の第１部分１４５ａの表面の−Ｙ方向側縁部に接続されている。具体的には、各ワイヤ１５６の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ１５６の他端部が第１Ｎ端子用導体層１４５の表面に接合され、各ワイヤ１５６の中間部が第２ダイオード素子Ｄｉ２のアノード電極に接合されている。つまり、第２スイッチング素子Ｔｒ２のソース電極および第１Ｎ端子用導体層１４５のうちの一方を起点とし、それらの他方を終点とし、第２ダイオード素子Ｄｉ２のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２スイッチング素子Ｔｒ２のソース電極を起点とし、第１Ｎ端子用導体層１４５を終点としている。
複数のワイヤ１５６全体としての配置全幅は、第１Ｎ端子用導体層１４５の第１部分１４５ａの長辺（−Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ１５６の配置全幅を大きくすることができるから、ワイヤ１５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ１５７によって、第２ゲート端子用導体層１４８に接続されている。第２ゲート端子用導体層１４８は、ワイヤ１５８によって、第２ゲート端子Ｇ２に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ１５９によって、第２ソース端子用導体層１４９に接続されている。第２ソース端子用導体層１４９は、ワイヤ１６０によって、第２ソース端子Ｓ２に接続されている。
第１素子接合用導体層１４３は、平面視において、略Ｘ方向に延びた複数のワイヤ１７１によって、第１電源端子Ｐの内部配線接続部２１ａに接続されている。具体的には、各ワイヤ１７１の一端部は第１素子接合用導体層１４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７１の他端部は第１電源端子Ｐの内部配線接続部２１ａの表面に接合されている。これらの複数のワイヤ１７１は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７１の長さが異なっている。そして、隣り合うワイヤ１７１の対応する端部どうしは、複数のワイヤ１７１の全体の幅方向から見て、それらのワイヤ１７１の長さ方向に互いにずれた位置に配置されている。これにより、隣り合うワイヤ１７１の第１素子接合用導体層１４３または第１電源端子Ｐへの接合部が重なりにくくなるため、隣り合うワイヤ１７１の間隔を狭くすることができるとともに、ワイヤ１７１の接合部の検査（画像による検査）が行いやすくなる。
第１Ｎ端子用導体層１４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７２によって、第２電源端子Ｎの内部配線接続部２２ａに接続されている。具体的には、各ワイヤ１７２の一端部は第１Ｎ端子用導体層１４５の第２部分１４５ｂの表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７２の他端部は第２電源端子Ｎの内部配線接続部２２ａの表面に接合されている。これらの複数のワイヤ１７２は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７２の長さが異なっている。そして、隣り合うワイヤ１７２の対応する端部どうしは、複数のワイヤ１７２の全体の幅方向から見て、それらのワイヤ１７２の長さ方向に互いにずれた位置に配置されている。
図１９および図２１を参照して、第２基板アッセンブリ２４０は、第２絶縁基板２４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第２絶縁基板２４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第２絶縁基板２４１のＹ方向の長さは、第１絶縁基板１４１のＹ方向の長さとほぼ等しい。一方、第２絶縁基板２４１のＸ方向の長さは、第１絶縁基板１４１のＸ方向の長さに比べて小さい。たとえば、第２絶縁基板２４１のＸ方向の長さは、第１絶縁基板１４１のＸ方向の長さの２／３程度である。
第２絶縁基板２４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第２絶縁基板２４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第３素子接合用導体層２４３と、第４素子接合用導体層２４４と、第２Ｎ端子用導体層２４５と、第３ゲート端子用導体層２４６と、第３ソース端子用導体層２４７と、第４ゲート端子用導体層２４８と、第４ソース端子用導体層２４９とが形成されている。
この実施形態では、第２絶縁基板２４１は、ＡｌＮからなる。第２絶縁基板２４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ基板）を用いることができる。第２絶縁基板２４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層２４３〜２４９を形成できる。
第２Ｎ端子用導体層２４５は、平面視でＸ方向に長い長方形状であり、第２絶縁基板２４１の表面におけるＹ方向中央部付近を覆っている。第２Ｎ端子用導体層２４５は、−Ｙ方向側縁部にＸ方向に長い矩形状の切欠き２４５ａを有している。この切欠き２４５ａは、第２Ｎ端子用導体層２４５の−Ｙ方向の辺の両端部間の中間部から内方（＋Ｙ方向）に凹む形状に形成されている。
第３素子接合用導体層２４３は、第２絶縁基板２４１の＋Ｙ方向側の辺と第２Ｎ端子用導体層２４５との間に配置され、平面視でＸ方向に長い長方形状である。第３素子接合用導体層２４３は、＋Ｙ方向側縁部にＸ方向に長い矩形状の切欠き２４３ａを有している。この切欠き２４３ａは、第３素子接合用導体層２４３の＋Ｙ方向の辺の両端部間の中間部から内方（−Ｙ方向）に凹む形状に形成されている。
第４素子接合用導体層２４４は、第２絶縁基板２４１の−Ｙ方向側の辺と第２Ｎ端子用導体層２４５との間に配置され、平面視で略矩形状である。第４素子接合用導体層２４４は、＋Ｙ方向側縁部の長さ中間部に、＋Ｙ方向に突出する突出部２４４ａを有している。この突出部２４４ａは、第２Ｎ端子用導体層２４５の切欠き２４５ａ内に進入している。また、第４素子接合用導体層２４４は、−Ｙ方向側縁部にＸ方向に長い矩形状の切欠き２４４ｂを有している。この切欠き２４４ｂは、第４素子接合用導体層２４４の−Ｙ方向の辺の両端部間の中間部から内方（＋Ｙ方向）に凹む形状に形成されている。
第３ゲート端子用導体層２４６は、平面視でＸ方向に細長い矩形状であり、第３素子接合用導体層２４３の切欠き２４３ａ内に配置されている。第３ソース端子用導体層２４７は、平面視でＸ方向に細長い矩形状であり、第３ゲート端子用導体層２４６と第２絶縁基板２４１の＋Ｙ方向側の辺との間に配置されている。
第４ゲート端子用導体層２４８は、平面視でＸ方向に細長い矩形状であり、第４素子接合用導体層２４４の切欠き２４４ｂ内に配置されている。第４ソース端子用導体層２４９は、平面視でＸ方向に細長い矩形状であり、第４ゲート端子用導体層２４８と第２絶縁基板２４１の−Ｙ方向側の辺との間に配置されている。
第３素子接合用導体層２４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第３素子接合用導体層２４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第３素子接合用導体層２４３に接合されている面とは反対側の表面にアノード電極を有している。
第３素子接合用導体層２４３の表面の−Ｙ方向側の辺寄りの領域に、３つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第３素子接合用導体層２４３の＋Ｙ方向側の辺と前記３つの第１ダイオード素子Ｄｉ１との間に、３つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。３つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、３つの第１ダイオード素子Ｄｉ１と位置整合している。
３つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および３つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第４素子接合用導体層２４４の＋Ｙ方向側縁部（突出部２４４ａ）の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた２本のワイヤ２５１によって、第４素子接合用導体層２４４の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ２５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ２５１の他端部が第４素子接合用導体層２４４の表面に接合され、各ワイヤ２５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第２素子接合用導体層２４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第４素子接合用導体層２４４を終点としている。
複数のワイヤ２５１全体としての配置全幅は、第４素子接合用導体層２４４の長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ２５１の配置全幅を大きくすることができるから、ワイヤ２５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ２５２によって、第３ゲート端子用導体層２４６に接続されている。第３ゲート端子用導体層２４６は、ワイヤ２５３によって、第３ゲート端子Ｇ３に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ２５４によって、第３ソース端子用導体層２４７に接続されている。第３ソース端子用導体層２４７は、ワイヤ２５５によって、第３ソース端子Ｓ３に接続されている。
第４素子接合用導体層２４４の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第４素子接合用導体層２４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第４素子接合用導体層２４４に接合されている面とは反対側の表面にアノード電極を有している。
第４素子接合用導体層２４４の表面の−Ｙ方向側の辺寄りの領域に、３つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第４素子接合用導体層２４４の＋Ｙ方向側の辺と前記３つの第２スイッチング素子Ｔｒ２との間に、３つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。３つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、３つの第２スイッチング素子Ｔｒ２と位置整合している。なお、３つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、３つの第１スイッチング素子Ｔｒ１と位置整合している。
３つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および３つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第２Ｎ端子用導体層２４５の−Ｙ方向側縁部の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ２５６によって、第２Ｎ端子用導体層２４５の表面の−Ｙ方向側縁部に接続されている。具体的には、各ワイヤ２５６の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ２５６の他端部が第２Ｎ端子用導体層２４５の表面に接合され、各ワイヤ２５６の中間部が第２ダイオード素子Ｄｉ２のアノード電極に接合されている。つまり、第２スイッチング素子Ｔｒ２のソース電極および第２Ｎ端子用導体層２４５のうちの一方を起点とし、それらの他方を終点とし、第２ダイオード素子Ｄｉ２のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２スイッチング素子Ｔｒ２のソース電極を起点とし、第２Ｎ端子用導体層２４５を終点としている。
複数のワイヤ２５６全体としての配置全幅は、第２Ｎ端子用導体層２４５の−Ｙ方向側縁部の略全幅に渡っている。このため、複数のワイヤ２５６の配置全幅を大きくすることができるから、ワイヤ２５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ２５７によって、第４ゲート端子用導体層２４８に接続されている。第４ゲート端子用導体層２４８は、ワイヤ２５８によって、第４ゲート端子Ｇ４に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ２５９によって、第４ソース端子用導体層２４９に接続されている。第４ソース端子用導体層２４９は、ワイヤ２６０によって、第４ソース端子Ｓ４に接続されている。
第３素子接合用導体層２４３は、平面視において、Ｘ方向に延びた複数のワイヤ１７３によって、第１基板アッセンブリ１４０の第１素子接合用導体層１４３に接続されている。具体的には、各ワイヤ１７３の一端部は第３素子接合用導体層２４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７３の他端部は第１素子接合用導体層１４３の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７３は、平面視において、互いに平行に配置されている。
第２Ｎ端子用導体層２４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７４によって、第１基板アッセンブリ１４０の第１Ｎ端子用導体層１４５に接続されている。具体的には、各ワイヤ１７４の一端部は第２Ｎ端子用導体層２４５の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７４の他端部は第１Ｎ端子用導体層１４５の第１部分１４５ａの表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７４は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７４の長さが異なっている。そして、隣り合うワイヤ１７４の対応する端部どうしは、複数のワイヤ１７４の全体の幅方向から見て、それらのワイヤ１７４の長さ方向に互いにずれた位置に配置されている。
第４素子接合用導体層２４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７５によって、第１基板アッセンブリ１４０の第２素子接合用導体層１４４に接続されている。具体的には、各ワイヤ１７５の一端部は第４素子接合用導体層２４４の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７５の他端部は第２素子接合用導体層１４４の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７５は、平面視において、互いに平行に配置されている。
図１９および図２２を参照して、第３基板アッセンブリ３４０は、第３絶縁基板３４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第３絶縁基板３４１は、平面視において第１絶縁基板１４１とほぼ同形同大の略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第３絶縁基板３４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第３絶縁基板３４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第５素子接合用導体層３４３と、第６素子接合用導体層３４４と、第３Ｎ端子用導体層３４５と、第５ゲート端子用導体層３４６と、第５ソース端子用導体層３４７と、第６ゲート端子用導体層３４８と、第６ソース端子用導体層３４９と、一対のサーミスタ接合用導体層３５０が形成されている。
この実施形態では、第３絶縁基板３４１は、ＡｌＮからなる。第３絶縁基板３４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ基板）を用いることができる。第３絶縁基板３４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層３４３〜３５０を形成できる。
第３Ｎ端子用導体層３４５は、平面視でＸ方向に長い長方形状であり、第３絶縁基板３４１の表面のＹ方向中央部付近を覆っている。第３Ｎ端子用導体層３４５のＸ方向側端部には、−Ｙ方向に突出した突出部３４５ａが形成されている。
第５素子接合用導体層３４３は、第３絶縁基板３４１の＋Ｙ方向側の辺と第３Ｎ端子用導体層３４５との間に配置され、平面視でＸ方向に長い長方形状である。第５素子接合用導体層３４３は、＋Ｘ方向側端部に＋Ｙ方向に突出した突出部３４３ａを有している。
第６素子接合用導体層３４４は、第３絶縁基板３４１の−Ｙ方向側の辺と第３Ｎ端子用導体層３４５との間に配置され、平面視でＸ方向に長い長方形状の第１部分３４４ａと、第１部分３４４ａの−Ｘ方向側端部から＋Ｙ方向に延びた第２部分３４４ｂとを有している。第２部分３４４ｂは、第３絶縁基板３４１の−Ｘ方向側の辺と第３Ｎ端子用導体層３４５および第５素子接合用導体層３４３との間を通って、第３絶縁基板３４１の＋Ｙ方向側の辺の近くまで延びている。第１部分３４４ａの＋Ｘ方向側端部における＋Ｙ方向側端部に内方に凹む切欠き３４４ｃが形成されている。この切欠き３４４ｃ内に、第３Ｎ端子用導体層３４５の突出部３４５ａが進入している。また、第１部分３４４ａの＋Ｘ方向側端部には、−Ｙ方向に突出した突出部３４４ｄが形成されている。
第５ゲート端子用導体層３４６は、平面視でＸ方向に細長い矩形状であり、第５素子接合用導体層３４３の突出部３４３ａと第６素子接合用導体層３４４の第２部分３４４ｂの先端部との間に配置されている。第５ソース端子用導体層３４７は、平面視でＸ方向に細長い矩形状であり、第５ゲート端子用導体層３４６と第３絶縁基板３４１の＋Ｙ方向側の辺との間に配置されている。
一対のサーミスタ接合用導体層３５０は、第３絶縁基板３４１の−Ｙ方向側の辺と第６素子接合用導体層３４４の第１部分３４４ａの−Ｙ方向側の辺との間であって、第３絶縁基板３４１の−Ｘ方向側の辺に近い所に、Ｘ方向に間隔をおいて配置されている。
第６ゲート端子用導体層３４８は、平面視でＸ方向に細長い矩形状であり、第６素子接合用導体層３４４の突出部３４４ｄとサーミスタ接合用導体層３５０との間に配置されている。第６ソース端子用導体層３４９は、平面視でＸ方向に細長い矩形状であり、第６ゲート端子用導体層３４８と第３絶縁基板３４１の−Ｙ方向側の辺との間に配置されている。
第５素子接合用導体層３４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第５素子接合用導体層３４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第５素子接合用導体層３４３に接合されている面とは反対側の表面にアノード電極を有している。
第５素子接合用導体層３４３の表面の−Ｙ方向側の辺寄りの領域に、４つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第５素子接合用導体層３４３の＋Ｙ方向側の辺と前記４つの第１ダイオード素子Ｄｉ１との間に、４つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。４つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、４つの第１ダイオード素子Ｄｉ１と位置整合している。
４つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第６素子接合用導体層３４４の第１部分３４４ａの＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた２本のワイヤ３５１によって、第６素子接合用導体層３４４の第１部分３４４ａの表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ３５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ３５１の他端部が第６素子接合用導体層３４４の表面に接合され、各ワイヤ３５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第６素子接合用導体層３４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第６素子接合用導体層３４４を終点としている。
複数のワイヤ３５１全体としての配置全幅は、第６素子接合用導体層３４４の第１部分３４４ａの長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ３５１の配置全幅を大きくすることができるから、ワイヤ３５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ３５２によって、第５ゲート端子用導体層３４６に接続されている。第５ゲート端子用導体層３４６は、ワイヤ３５３によって、第５ゲート端子Ｇ５に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ３５４によって、第５ソース端子用導体層３４７に接続されている。第５ソース端子用導体層３４７は、ワイヤ３５５によって、第５ソース端子Ｓ５に接続されている。
第６素子接合用導体層３４４の第１部分３４４ａの表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第６素子接合用導体層３４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第６素子接合用導体層３４４に接合されている面とは反対側の表面にアノード電極を有している。
第６素子接合用導体層３４４の第１部分３４４ａの表面の−Ｙ方向側の辺寄りの領域に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第６素子接合用導体層３４４の第１部分３４４ａの＋Ｙ方向側の辺と前記４つの第２スイッチング素子Ｔｒ２との間に、４つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。４つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、４つの第２スイッチング素子Ｔｒ２と位置整合している。なお、４つの第２スイッチング素子Ｔｒ２は、それぞれ、４つの第１スイッチング素子Ｔｒ１に対して、＋Ｘ方向にずれた位置に配置されている。
４つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第３Ｎ端子用導体層３４５の−Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ３５６によって、第３Ｎ端子用導体層３４５の表面の−Ｙ方向側縁部に接続されている。具体的には、各ワイヤ３５６の一端部が第２スイッチング素子Ｔｒ２のソース電極に接合され、各ワイヤ３５６の他端部が第３Ｎ端子用導体層３４５の表面に接合され、各ワイヤ３５６の中間部が第２ダイオード素子Ｄｉ２のアノード電極に接合されている。つまり、第２スイッチング素子Ｔｒ２のソース電極および第３Ｎ端子用導体層３４５のうちの一方を起点とし、それらの他方を終点とし、第２ダイオード素子Ｄｉ２のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２スイッチング素子Ｔｒ２のソース電極を起点とし、第３Ｎ端子用導体層３４５を終点としている。
複数のワイヤ３５６全体としての配置全幅は、第３Ｎ端子用導体層３４５の長辺（−Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ３５６の配置全幅を大きくすることができるから、ワイヤ３５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｆの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ３５７によって、第６ゲート端子用導体層３４８に接続されている。第６ゲート端子用導体層３４８は、ワイヤ３５８によって、第６ゲート端子Ｇ６に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ３５９によって、第６ソース端子用導体層３４９に接続されている。第６ソース端子用導体層３４９は、ワイヤ３６０によって、第６ソース端子Ｓ６に接続されている。
一対のサーミスタ接合用導体層３５０には、サーミスタＴｈが接合されている。具体的には、サーミスタＴｈの−Ｚ方向側表面には第１電極と第２電極とが形成されており、第１電極が一方のサーミスタ接合用導体層３５０に接合され、第２電極が他方のサーミスタ接合用導体層３５０に接合されている。一対のサーミスタ接合用導体層３５０は、ワイヤ３６１を介して、一対のサーミスタ用端子Ｔに接続されている。
第５素子接合用導体層３４３は、平面視において、Ｘ方向に延びた複数のワイヤ１７６によって、第２基板アッセンブリ２４０の第３素子接合用導体層２４３に接続されている。具体的には、各ワイヤ１７６の一端部は第５素子接合用導体層３４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７６の他端部は第３素子接合用導体層２４３の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７６は、平面視において、互いに平行に配置されている。
第３Ｎ端子用導体層３４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７７によって、第２基板アッセンブリ２４０の第２Ｎ端子用導体層２４５に接続されている。具体的には、各ワイヤ１７７の一端部は第３Ｎ端子用導体層３４５の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７７の他端部は第２Ｎ端子用導体層２４５の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７７は、平面視において、互いに平行に配置されている。
第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７８によって、第２基板アッセンブリ２４０の第４素子接合用導体層２４４に接続されている。具体的には、各ワイヤ１７８の一端部は第６素子接合用導体層３４４の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７８の他端部は第４素子接合用導体層２４４の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７８は、平面視において、互いに平行に配置されている。
また、第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７９によって、第１出力端子ＯＵＴ１の内部配線接続部２３ａに接続されている。具体的には、各ワイヤ１７９の一端部は第６素子接合用導体層３４４の第１部分３４４ａの表面の−Ｘ方向側縁部に接合され、各ワイヤ１７９の他端部は第１出力端子ＯＵＴ１の内部配線接続部２３ａに接合されている。これらの複数のワイヤ１７９は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７９の長さが異なっている。そして、隣り合うワイヤ１７９の対応する端部どうしは、複数のワイヤ１７９の全体の幅方向から見て、それらのワイヤ１７９の長さ方向に互いにずれた位置に配置されている。
さらに、第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１８０によって、第２出力端子ＯＵＴ２の内部配線接続部２４ａに接続されている。具体的には、各ワイヤ１８０の一端部は第６素子接合用導体層３４４の第２部分３４４ｂの表面に接合され、各ワイヤ１８０の他端部は第２出力端子ＯＵＴ２の内部配線接続部２４ａに接合されている。これらの複数のワイヤ１８０は、平面視において、互いに平行に配置されている。
放熱板２は、図示されていないが、前述した第１実施形態（図２参照）と同様に、Ｙ方向から見て、全体として−Ｚ方向側に凸となるように湾曲している。
第１ゲート端子Ｇ１、第３ゲート端子Ｇ３および第５ゲート端子Ｇ５は、ケース内で互いに接続されていてもよい。同様に、第２ゲート端子Ｇ２、第４ゲート端子Ｇ４および第６ゲート端子Ｇ６は、ケース内で互いに接続されていてもよい。また、この場合には、第１ゲート端子Ｇ１、第３ゲート端子Ｇ３および第５ゲート端子Ｇ５を代表する１つのゲート端子と、第２ゲート端子Ｇ２、第４ゲート端子Ｇ４および第６ゲート端子Ｇ６を代表する１つのゲート端子とからなる２つのゲート端子のみがケースから外部に露出していてもよい。
第１ソース端子Ｓ１、第３ソース端子Ｓ３および第５ソース端子Ｓ５は、ケース内で互いに接続されていてもよい。同様に、第２ソース端子Ｓ２、第４ソース端子Ｓ４および第６ソース端子Ｓ６は、ケース内で互いに接続されていてもよい。また、この場合には、第１ソース端子Ｓ１、第３ソース端子Ｓ３および第５ソース端子Ｓ５を代表する１つのソース端子と、第２ソース端子Ｓ２、第４ソース端子Ｓ４および第６ソース端子Ｓ６を代表する１つのソース端子とからなる２つのソース端子のみがケースから外部に露出していてもよい。
図２３は、半導体モジュール１Ｆの電気的構成を説明するための電気回路図である。図２３においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。また、第１、第３および第５ゲート端子Ｇ１，Ｇ３，Ｇ５がケース内で接続され、これらのゲート端子のうち第１ゲート端子Ｇ１のみがケースから外部に露出しているものする。また、第２、第４および第６ゲート端子Ｇ２，Ｇ４，Ｇ６がケース内で接続され、これらのゲート端子のうち第２ゲート端子Ｇ２のみがケースから外部に露出しているものする。
また、第１、第３および第５ソース端子Ｓ１，Ｓ３，Ｓ５がケース内で接続され、これらのソース端子のうち第２ソース端子Ｓ１のみがケースから外部に露出しているものする。また、第２、第４および第６ソース端子Ｓ２，Ｓ４，Ｓ６がケース内で接続され、これらのソース端子のうち第２ソース端子Ｓ２のみがケースから外部に露出しているものする。
第１基板アッセンブリ１４０に備えられた４つの第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１は、第１素子接合用導体層１４３と第２素子接合用導体層１４４との間に並列に接続されている。これらの並列回路を第１並列回路ということにする。第１並列回路は、上アーム回路（ハイサイド回路）１９１の一部を形成している。第１基板アッセンブリ１４０に備えられた４つの第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２は、第２素子接合用導体層１４４と第１Ｎ端子用導体層１４５との間に並列に接続されている。これらの並列回路を第２並列回路ということにする。第２並列回路は、下アーム回路（ローサイド回路）１９２の一部を形成している。第１並列回路と第２並列回路とは、第２素子接合用導体層１４４を介して、直列に接続されている。
第２基板アッセンブリ２４０に備えられた３つの第１スイッチング素子Ｔｒ１および３つの第１ダイオード素子Ｄｉ１は、第３素子接合用導体層２４３と第４素子接合用導体層２４４との間に並列に接続されている。これらの並列回路を第３並列回路ということにする。第３並列回路は、上アーム回路（ハイサイド回路）１９１の一部を形成している。第２基板アッセンブリ２４０に備えられた３つの第２スイッチング素子Ｔｒ２および３つの第２ダイオード素子Ｄｉ２は、第４素子接合用導体層２４４と第２Ｎ端子用導体層２４５との間に並列に接続されている。これらの並列回路を第４並列回路ということにする。第４並列回路は、下アーム回路（ローサイド回路）１９２の一部を形成している。第３並列回路と第４並列回路とは、第４素子接合用導体層２４４を介して、直列に接続されている。
第３基板アッセンブリ３４０に備えられた４つの第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１は、第５素子接合用導体層３４３と第６素子接合用導体層３４４との間に並列に接続されている。これらの並列回路を第５並列回路ということにする。第５並列回路は、上アーム回路（ハイサイド回路）１９１の一部を形成している。第３基板アッセンブリ３４０に備えられた４つの第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２は、第６素子接合用導体層３４４と第３Ｎ端子用導体層３４５との間に並列に接続されている。これらの並列回路を第６並列回路ということにする。第６並列回路は、下アーム回路（ローサイド回路）１９２の一部を形成している。第５並列回路と第６並列回路とは、第６素子接合用導体層３４４を介して、直列に接続されている。
第５素子接合用導体層３４３は第３素子接合用導体層２４３に接続され、第３素子接合用導体層２４３は第１素子接合用導体層１４３に接続されている。そして、第１素子接合用導体層１４３は、第１電源端子Ｐに接続されている。第２素子接合用導体層１４４は第４素子接合用導体層２４４に接続され、第４素子接合用導体層２４４は第６素子接合用導体層３４４に接続されている。そして、第６素子接合用導体層３４４は、出力端子ＯＵＴに接続されている。したがって、第１電源端子Ｐと出力端子ＯＵＴとの間に、第１並列回路と第３並列回路と第５並列回路が並列に接続されている。つまり、第１並列回路と第３並列回路と第５並列回路とによって、上アーム回路（ハイサイド回路）１９１が形成されている。
第３Ｎ端子用導体層３４５は第２Ｎ端子用導体層２４５に接続され、第２Ｎ端子用導体層２４５は第１Ｎ端子用導体層１４５に接続されている。そして、第１Ｎ端子用導体層１４５は、第２電源端子Ｎに接続されている。したがって、出力端子ＯＵＴと第２電源端子Ｎとの間に、第２並列回路と第４並列回路と第６並列回路が並列に接続されている。つまり、第２並列回路と第４並列回路と第６並列回路とによって、下アーム回路（ローサイド回路）１９２が形成されている。
このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（半導体モジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。
図２４は、本発明の第１０実施形態に係る半導体モジュールを示す平面図である。図２４〜図２７は、それぞれ図２４の部分拡大平面図である。図２４〜図２７ではケースは省略されているが、この半導体モジュール１Ｇのケースは、前述の図７〜図９に示される第３実施形態に係る半導体モジュールのケース３に類似した構造である。ただし、この半導体モジュール１Ｇのケースでは、第３実施形態のケース３に比べて、ゲート端子およびソース端子の数および位置が異なっている。
この半導体モジュール１Ｇは、第９実施形態に係る半導体モジュール１Ｆと類似している。図２４〜図２７において、前述の図１９〜図２２に示された各部に対応する部分には、図１９〜図２２の場合と同一の参照符号を付して示す。
放熱板２の表面におけるケースの枠部（図示略）に囲まれた領域には、第１基板アッセンブリ１４０と、第２基板アッセンブリ２４０と、第３基板アッセンブリ３４０とがＸ方向に並べて配置されている。放熱板２の２つの主面のうち、基板アッセンブリ１４０，２４０，３４０が配置されている方の表面を第１面といい、第１面が向いている方向を＋Ｚ方向ということにする。また、放熱板２の２つの主面のうち、第１面と反対側の表面を第２面といい、第２面が向いている方向を−Ｚ方向ということにする。
第２基板アッセンブリ２４０は、放熱板２の表面の幅中央部に配置されている。第１基板アッセンブリ１４０は、第２基板アッセンブリ２４０の＋Ｘ方向側（電極端子Ｐ，Ｎに近い側）に配置されている。第３基板アッセンブリ３４０は、第２基板アッセンブリ２４０の−Ｘ方向側（出力端子ＯＵＴ１，ＯＵＴ２に近い側）に配置されている。
図２４および図２５を参照して、第１基板アッセンブリ１４０は、第１絶縁基板１４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第１絶縁基板１４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第１絶縁基板１４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第１絶縁基板１４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第１素子接合用導体層１４３と、第２素子接合用導体層１４４と、第１Ｎ端子用導体層１４５と、第１ゲート端子用導体層１４６と、第１ソース端子用導体層１４７と、第２ゲート端子用導体層１４８と、第２ソース端子用導体層１４９とが形成されている。
この実施形態では、第１絶縁基板１４１は、ＡｌＮからなる。第１絶縁基板１４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ基板）を用いることができる。第１絶縁基板１４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層１４３〜１４９を形成できる。
第１０実施形態では、第１絶縁基板１４１の表面のＹ方向中間部に第２素子接合用導体層１４４が配置されている。そして、第２素子接合用導体層１４４に対して＋Ｙ方向側に第１素子接合用導体層１４３が配置され、第２素子接合用導体層１４４に対して−Ｙ方向側に第１Ｎ端子用導体層１４５が配置されている。
第２素子接合用導体層１４４は、平面視でＸ方向に長い長方形状であり、第３絶縁基板３４１の表面のＹ方向中間部を覆っている。
第１素子接合用導体層１４３は、第１絶縁基板１４１の＋Ｙ方向側の辺と第２素子接合用導体層１４４との間に配置され、平面視でＸ方向に長い長方形状である。第１素子接合用導体層１４３のＸ方向長さは、第２素子接合用導体層１４４のＸ方向長さより長く、第１素子接合用導体層１４３の＋Ｙ方向側の辺は、第２素子接合用導体層１４４の＋Ｙ方向側の辺に比べて、第３絶縁基板３４１の＋Ｙ方向側の辺に近い位置にある。第１素子接合用導体層１４３は、＋Ｙ方向側縁部にＸ方向に長い矩形状の切欠き１４３ａを有している。この切欠き１４３ａは、第１素子接合用導体層１４３の＋Ｙ方向の辺の両端部間の中間部から内方（−Ｙ方向）に凹む形状に形成されている。
第１Ｎ端子用導体層１４５は、平面視において略Ｌ形であり、第１絶縁基板１４１の−Ｙ方向側の辺に沿う第１部分１４５ａと、第１部分１４５ａの＋Ｘ方向側端部から＋Ｙ方向に延び、第１絶縁基板１４１の＋Ｘ方向側の辺に沿う第２部分１４５ｂとを有している。第２部分１４５ｂは、第１絶縁基板１４１の＋Ｘ方向側の辺と第２素子接合用導体層１４４との間を通って、第１素子接合用導体層１４３の−Ｙ方向側の辺の近くまで延びている。第１部分１４５ａの−Ｘ方向側端部には、＋Ｙ方向側に突出した突出部１４５ｃが形成されている。
第１ゲート端子用導体層１４６は、平面視でＸ方向に細長い矩形状であり、第１素子接合用導体層１４３の切欠き１４３ａ内に配置されている。第１ソース端子用導体層１４７は、平面視でＸ方向に細長い矩形状であり、第１ゲート端子用導体層１４６と第１絶縁基板１４１の＋Ｙ方向側の辺との間に配置されている。
第２ゲート端子用導体層１４８は、平面視でＸ方向に細長い矩形状であり、第２素子接合用導体層１４４と第１Ｎ端子用導体層１４５の間であって、第１Ｎ端子用導体層１４５の突出部１４５ｃと第２部分１４５ｂの基端部との間に配置されている。第２ソース端子用導体層１４９は、平面視でＸ方向に細長い矩形状であり、第２ゲート端子用導体層１４８と第２素子接合用導体層１４４との間に配置されている。
第１素子接合用導体層１４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層１４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層１４３に接合されている面とは反対側の表面にアノード電極を有している。
第１素子接合用導体層１４３の表面の−Ｙ方向側の辺寄りの領域に、４つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層１４３の＋Ｙ方向側の辺と前記４つの第１ダイオード素子Ｄｉ１との間に、４つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。４つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、４つの第１ダイオード素子Ｄｉ１と位置整合している。
４つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第２素子接合用導体層１４４の＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた４本のワイヤ１５１によって、第２素子接合用導体層１４４の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ１５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ１５１の他端部が第２素子接合用導体層１４４の表面に接合され、各ワイヤ１５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第２素子接合用導体層１４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第２素子接合用導体層１４４を終点としている。
複数のワイヤ１５１全体としての配置全幅は、第２素子接合用導体層１４４の長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ１５１の配置全幅を大きくすることができるから、ワイヤ１５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ１５２によって、第１ゲート端子用導体層１４６に接続されている。第１ゲート端子用導体層１４６は、ワイヤ１５３によって、第１ゲート端子Ｇ１に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ１５４によって、第１ソース端子用導体層１４７に接続されている。第１ソース端子用導体層１４７は、ワイヤ１５５によって、第１ソース端子Ｓ１に接続されている。
第２素子接合用導体層１４４の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層１４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層１４４に接合されている面とは反対側の表面にアノード電極を有している。
第２素子接合用導体層１４４の表面の−Ｙ方向側の辺寄りの領域に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層１４４の＋Ｙ方向側の辺と前記４つの第２スイッチング素子Ｔｒ２との間に、４つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。４つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、４つの第２スイッチング素子Ｔｒ２と位置整合している。なお、４つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、４つの第１スイッチング素子Ｔｒ１と位置整合している。
４つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第１Ｎ端子用導体層１４５の第１部分１４５ａの＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた２本のワイヤ１５６によって、第１Ｎ端子用導体層１４５の第１部分１４５ａの表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ１５６の一端部が第２ダイオード素子Ｄｉ２のアノード電極に接合され、各ワイヤ１５６の他端部が第１Ｎ端子用導体層１４５の表面に接合され、各ワイヤ１５６の中間部が第２スイッチング素子Ｔｒ２のソース電極に接合されている。つまり、第２ダイオード素子Ｄｉ２のアノード電極および第１Ｎ端子用導体層１４５のうちの一方を起点とし、それらの他方を終点とし、第２スイッチング素子Ｔｒ２のソース電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２ダイオード素子Ｄｉ２のアノード電極を起点とし、第１Ｎ端子用導体層１４５を終点としている。
複数のワイヤ１５６全体としての配置全幅は、第１Ｎ端子用導体層１４５の第１部分１４５ａの長辺（−Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ１５６の配置全幅を大きくすることができるから、ワイヤ１５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ１５７によって、第２ゲート端子用導体層１４８に接続されている。第２ゲート端子用導体層１４８は、ワイヤ１５８によって、第２ゲート端子Ｇ２に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ１５９によって、第２ソース端子用導体層１４９に接続されている。第２ソース端子用導体層１４９は、ワイヤ１６０によって、第２ソース端子Ｓ２に接続されている。
第１素子接合用導体層１４３は、平面視において、Ｘ方向に延びた複数のワイヤ１７１によって、第１電源端子Ｐの内部配線接続部２１ａに接続されている。具体的には、各ワイヤ１７１の一端部は第１素子接合用導体層１４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７１の他端部は第１電源端子Ｐの内部配線接続部２１ａの表面に接合されている。これらの複数のワイヤ１７１は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７１の長さが異なっている。そして、隣り合うワイヤ１７１の対応する端部どうしは、複数のワイヤ１７１の全体の幅方向から見て、それらのワイヤ１７１の長さ方向に互いにずれた位置に配置されている。
第１Ｎ端子用導体層１４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７２によって、第２電源端子Ｎの内部配線接続部２２ａに接続されている。具体的には、各ワイヤ１７２の一端部は第１Ｎ端子用導体層１４５の第２部分１４５ｂの表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７２の他端部は第２電源端子Ｎの内部配線接続部２２ａの表面に接合されている。これらの複数のワイヤ１７２は、平面視において、互いに平行に配置されている。また、隣り合うワイヤ１７２の長さが異なっている。そして、隣り合うワイヤ１７２の対応する端部どうしは、複数のワイヤ１７２の全体の幅方向から見て、それらのワイヤ１７２の長さ方向に互いにずれた位置に配置されている。
図２４および図２６を参照して、第２アッセンブリ２４０は、第２絶縁基板２４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第２絶縁基板２４１は、平面視で略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第２絶縁基板２４１のＹ方向の長さは、第１絶縁基板１４１のＹ方向の長さとほぼ等しい。一方、第２絶縁基板２４１のＸ方向の長さは、第１絶縁基板１４１のＸ方向の長さに比べて小さい。たとえば、第２絶縁基板２４１のＸ方向の長さは、第１絶縁基板１４１のＸ方向の長さの２／３程度である。
第２絶縁基板２４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第２絶縁基板２４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第３素子接合用導体層２４３と、第４素子接合用導体層２４４と、第２Ｎ端子用導体層２４５と、第３ゲート端子用導体層２４６と、第３ソース端子用導体層２４７と、第４ゲート端子用導体層２４８と、第４ソース端子用導体層２４９とが形成されている。
この実施形態では、第２絶縁基板２４１は、ＡｌＮからなる。第２絶縁基板２４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ基板）を用いることができる。第２絶縁基板２４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層２４３〜２４９を形成できる。
第１０実施形態では、第２絶縁基板２４１の表面のＹ方向中間部に第４素子接合用導体層２４４が配置されている。そして、第４素子接合用導体層２４４に対して＋Ｙ方向側に第３素子接合用導体層２４３が配置され、第４素子接合用導体層２４４に対して−Ｙ方向側に第２Ｎ端子用導体層２４５が配置されている。
第４素子接合用導体層２４４は、平面視でＸ方向に長い長方形状であり、第２絶縁基板２４１の表面におけるＹ方向中間部を覆っている。
第３素子接合用導体層２４３は、第２絶縁基板２４１の＋Ｙ方向側の辺と第４素子接合用導体層２４４との間に配置され、平面視でＸ方向に長い長方形状である。第３素子接合用導体層２４３は、＋Ｙ方向側縁部にＸ方向に長い矩形状の切欠き２４３ａを有している。この切欠き２４３ａは、第３素子接合用導体層２４３の＋Ｙ方向の辺の両端部間の中間部から内方（−Ｙ方向）に凹む形状に形成されている。
第２Ｎ端子用導体層２４５は、第２絶縁基板２４１の−Ｙ方向側の辺と第４素子接合用導体層２４４との間に配置され、平面視でＸ方向に長い長方形状である。第２Ｎ端子用導体層２４５は、＋Ｙ方向側縁部にＸ方向に長い矩形状の切欠き２４５ａを有している。この切欠き２４５ａは、第２Ｎ端子用導体層２４５の＋Ｙ方向の辺の両端部間の中間部から内方（−Ｙ方向）に凹む形状に形成されている。
第３ゲート端子用導体層２４６は、平面視でＸ方向に細長い矩形状であり、第３素子接合用導体層２４３の切欠き２４３ａ内に配置されている。第３ソース端子用導体層２４７は、平面視でＸ方向に細長い矩形状であり、第３ゲート端子用導体層２４６と第２絶縁基板２４１の＋Ｙ方向側の辺との間に配置されている。
第４ゲート端子用導体層２４８は、平面視でＸ方向に細長い矩形状であり、第２Ｎ端子用導体層２４５の切欠き２４５ａ内に配置されている。第４ソース端子用導体層２４９は、平面視でＸ方向に細長い矩形状であり、第４ゲート端子用導体層２４８と第４素子接合用導体層２４４との間に配置されている。
第３素子接合用導体層２４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第３素子接合用導体層２４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第３素子接合用導体層２４３に接合されている面とは反対側の表面にアノード電極を有している。
第３素子接合用導体層２４３の表面の−Ｙ方向側の辺寄りの領域に、３つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第３素子接合用導体層２４３の＋Ｙ方向側の辺と前記３つの第１ダイオード素子Ｄｉ１との間に、３つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。３つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、３つの第１ダイオード素子Ｄｉ１と位置整合している。
３つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および３つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第４素子接合用導体層２４４の＋Ｙ方向側縁部の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた４本のワイヤ２５１によって、第４素子接合用導体層２４４の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ２５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ２５１の他端部が第４素子接合用導体層２４４の表面に接合され、各ワイヤ２５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第４素子接合用導体層２４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第４素子接合用導体層２４４を終点としている。
複数のワイヤ２５１全体としての配置全幅は、第４素子接合用導体層２４４の長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ２５１の配置全幅を大きくすることができるから、ワイヤ２５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ２５２によって、第３ゲート端子用導体層２４６に接続されている。第３ゲート端子用導体層２４６は、ワイヤ２５３によって、第３ゲート端子Ｇ３接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ２５４によって、第３ソース端子用導体層２４７に接続されている。第３ソース端子用導体層２４７は、ワイヤ２５５によって、第３ソース端子Ｓ３に接続されている。
第４素子接合用導体層２４４の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第４素子接合用導体層２４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第４素子接合用導体層２４４に接合されている面とは反対側の表面にアノード電極を有している。
第４素子接合用導体層２４４の表面の−Ｙ方向側の辺寄りの領域に、３つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第４素子接合用導体層２４４の＋Ｙ方向側の辺と前記３つの第２スイッチング素子Ｔｒ２との間に、３つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。３つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、３つの第２スイッチング素子Ｔｒ２と位置整合している。なお、３つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、３つの第１スイッチング素子Ｔｒ１と位置整合している。
３つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および３つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第２Ｎ端子用導体層２４５の＋Ｙ方向側縁部の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた４本のワイヤ２５６によって、第２Ｎ端子用導体層２４５の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ２５６の一端部が第２ダイオード素子Ｄｉ２のアノード電極に接合され、各ワイヤ２５６の他端部が第２Ｎ端子用導体層２４５の表面に接合され、各ワイヤ２５６の中間部が第２スイッチング素子Ｔｒ２のソース電極に接合されている。つまり、第２ダイオード素子Ｄｉ２のアノード電極および第２Ｎ端子用導体層２４５のうちの一方を起点とし、それらの他方を終点とし、第２スイッチング素子Ｔｒ２のソース電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２ダイオード素子Ｄｉ２のアノード電極を起点とし、第２Ｎ端子用導体層２４５を終点としている。
複数のワイヤ２５６全体としての配置全幅は、第２Ｎ端子用導体層２４５の＋Ｙ方向側縁部の略全幅に渡っている。このため、複数のワイヤ２５６の配置全幅を大きくすることができるから、ワイヤ２５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ２５７によって、第４ゲート端子用導体層２４８に接続されている。第４ゲート端子用導体層２４８は、ワイヤ２５８によって、第４ゲート端子Ｇ４に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ２５９によって、第４ソース端子用導体層２４９に接続されている。第４ソース端子用導体層２４９は、ワイヤ２６０によって、第４ソース端子Ｓ４に接続されている。
第３素子接合用導体層２４３は、平面視において、Ｘ方向に延びた複数のワイヤ１７３によって、第１基板アッセンブリ１４０の第１素子接合用導体層１４３に接続されている。具体的には、各ワイヤ１７３の一端部は第３素子接合用導体層２４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７３の他端部は第１素子接合用導体層１４３の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７３は、平面視において、互いに平行に配置されている。
第４素子接合用導体層２４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７５によって、第１基板アッセンブリ１４０の第２素子接合用導体層１４４に接続されている。具体的には、各ワイヤ１７５の一端部は第４素子接合用導体層２４４の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７５の他端部は第２素子接合用導体層１４４の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７５は、平面視において、互いに平行に配置されている。
第２Ｎ端子用導体層２４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７４によって、第１基板アッセンブリ１４０の第１Ｎ端子用導体層１４５に接続されている。具体的には、各ワイヤ１７４の一端部は第２Ｎ端子用導体層２４５の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７４の他端部は第１Ｎ端子用導体層１４５の第１部分１４５ａの表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７４は、平面視において、互いに平行に配置されている。
図２４および図２７を参照して、第３基板アッセンブリ３４０は、第３絶縁基板３４１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第３絶縁基板３４１は、平面視において第１絶縁基板１４１とほぼ同形同大の略矩形であり、４辺が放熱板２の４辺とそれぞれ平行な姿勢で、放熱板２の表面に接合されている。第３絶縁基板３４１の放熱板２側の表面（−Ｚ方向側表面）には、接合用導体層（図示略）が形成されている。この接合用導体層がハンダ層（図示略）を介して放熱板２に接合されている。第３絶縁基板３４１の放熱板２とは反対側の表面（＋Ｚ方向側表面）には、第５素子接合用導体層３４３と、第６素子接合用導体層３４４と、第３Ｎ端子用導体層３４５と、第５ゲート端子用導体層３４６と、第５ソース端子用導体層３４７と、第６ゲート端子用導体層３４８と、第６ソース端子用導体層３４９とが形成されている。
この実施形態では、第３絶縁基板３４１は、ＡｌＮからなる。第３絶縁基板３４１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ基板）を用いることができる。第３絶縁基板３４１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層３４３〜３４９を形成できる。
第１０実施形態では、第３絶縁基板３４１の表面のＹ方向中間部に第６素子接合用導体層３４４が配置されている。そして、第６素子接合用導体層３４４に対して＋Ｙ方向側に第５素子接合用導体層３４３が配置され、第６素子接合用導体層３４４に対して−Ｙ方向側に第３Ｎ端子用導体層３４５が配置されている。
第６素子接合用導体層３４４は、平面視でＸ方向に長い長方形状でかつ第２絶縁基板２４１の表面におけるＹ方向中間部を覆う第１部分３４４ａと、第１部分３４４ａの−Ｘ方向側端部から−Ｙ方向に延びた第２部分３４４ｂと、第１部分３４４ａの−Ｘ方向側端部から＋Ｙ方向に延びた第３部分３４４ｃとを有している。
第５素子接合用導体層３４３は、第３絶縁基板３４１の＋Ｙ方向側の辺と第６素子接合用導体層３４４の第１部分３４４ａとの間に配置され、平面視でＸ方向に長い長方形状である。第５素子接合用導体層３４３の＋Ｘ方向側端部には、＋Ｙ方向に突出した突出部３４３ａが形成されている。
第３Ｎ端子用導体層３４５は、第３絶縁基板３４１の−Ｙ方向側の辺と第６素子接合用導体層３４４の第１部分３４４ａとの間に配置され、平面視でＸ方向に長い長方形状である。第３Ｎ端子用導体層３４５の＋Ｘ方向側端部には、＋Ｙ方向に突出した突出部３４５ａが形成されている。
第５ゲート端子用導体層３４６は、平面視でＸ方向に細長い矩形状であり、第５素子接合用導体層３４３の突出部３４３ａと第６素子接合用導体層３４４の第３部分３４４ｃの先端部との間に配置されている。第５ソース端子用導体層３４７は、平面視でＸ方向に細長い矩形状であり、第５ゲート端子用導体層３４６と第３絶縁基板３４１の＋Ｙ方向側の辺との間に配置されている。
第６ゲート端子用導体層３４８は、平面視でＸ方向に細長い矩形状であり、第６素子接合用導体層３４４の第２部分３４４ｂの基端部と第３Ｎ端子用導体層３４５の突出部３４５ａとの間に配置されている。第６ソース端子用導体層３４９は、平面視でＸ方向に細長い矩形状であり、第６ゲート端子用導体層３４８と第６素子接合用導体層３４４の第１部分３４４ａとの間に配置されている。
第５素子接合用導体層３４３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層（図示略）を介して接合されている。各第１スイッチング素子Ｔｒ１は、第５素子接合用導体層３４３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第５素子接合用導体層３４３に接合されている面とは反対側の表面にアノード電極を有している。
第５素子接合用導体層３４３の表面の−Ｙ方向側の辺寄りの領域に、４つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第５素子接合用導体層３４３の＋Ｙ方向側の辺と前記４つの第１ダイオード素子Ｄｉ１との間に、４つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。４つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、４つの第１ダイオード素子Ｄｉ１と位置整合している。
４つの第１スイッチング素子Ｔｒ１のうちの両側の一対の第１スイッチング素子Ｔｒ１および４つの第１ダイオード素子Ｄｉ１のうちの両側の一対の第１ダイオード素子Ｄｉ１は、第６素子接合用導体層３４４の第１部分３４４ａの＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた４本のワイヤ３５１によって、第６素子接合用導体層３４４の第１部分３４４ａの表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ３５１の一端部が第１スイッチング素子Ｔｒ１のソース電極に接合され、各ワイヤ３５１の他端部が第６素子接合用導体層３４４の表面に接合され、各ワイヤ３５１の中間部が第１ダイオード素子Ｄｉ１のアノード電極に接合されている。つまり、第１スイッチング素子Ｔｒ１のソース電極および第６素子接合用導体層３４４のうちの一方を起点とし、それらの他方を終点とし、第１ダイオード素子Ｄｉ１のアノード電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第１スイッチング素子Ｔｒ１のソース電極を起点とし、第６素子接合用導体層３４４を終点としている。
複数のワイヤ３５１全体としての配置全幅は、第６素子接合用導体層３４４の第１部分３４４ａの長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ３５１の配置全幅を大きくすることができるから、ワイヤ３５１によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ３５２によって、第５ゲート端子用導体層３４６に接続されている。第５ゲート端子用導体層３４６は、ワイヤ３５３によって、第５ゲート端子Ｇ５に接続されている。各第１スイッチング素子Ｔｒ１のソース電極は、ワイヤ３５４によって、第５ソース端子用導体層３４７に接続されている。第５ソース端子用導体層３４７は、ワイヤ３５５によって、第５ソース端子Ｓ５に接続されている。
第６素子接合用導体層３４４の第１部分３４４ａの表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層（図示略）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層（図示略）を介して接合されている。各第２スイッチング素子Ｔｒ２は、第６素子接合用導体層３４４に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第６素子接合用導体層３４４に接合されている面とは反対側の表面にアノード電極を有している。
第６素子接合用導体層３４４の第１部分３４４ａの表面の−Ｙ方向側の辺寄りの領域に、４つの第２スイッチング素子Ｔｒ２がＸ方向に間隔をおいて並んで配置されている。また、第６素子接合用導体層３４４の第１部分３４４ａの＋Ｙ方向側の辺と前記４つの第２スイッチング素子Ｔｒ２との間に、４つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。４つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、４つの第２スイッチング素子Ｔｒ２と位置整合している。なお、４つの第２スイッチング素子Ｔｒ２は、Ｙ方向に関して、４つの第１スイッチング素子Ｔｒ１と位置整合している。
４つの第２スイッチング素子Ｔｒ２のうちの両側の一対の第２スイッチング素子Ｔｒ２および４つの第２ダイオード素子Ｄｉ２のうちの両側の一対の第２ダイオード素子Ｄｉ２は、第３Ｎ端子用導体層３４５の＋Ｙ方向側の長辺の両端部にそれぞれ対向している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた４本のワイヤ３５６によって、第３Ｎ端子用導体層３４５の表面の＋Ｙ方向側縁部に接続されている。具体的には、各ワイヤ３５６の一端部が第２ダイオード素子Ｄｉ２のアノード電極に接合され、各ワイヤ３５６の他端部が第３Ｎ端子用導体層３４５の表面に接合され、各ワイヤ３５６の中間部が第２スイッチング素子Ｔｒ２のソース電極に接合されている。つまり、第２ダイオード素子Ｄｉ２のアノード電極および第３Ｎ端子用導体層３４５のうちの一方を起点とし、それらの他方を終点とし、第２スイッチング素子Ｔｒ２のソース電極を中継点とするステッチボンディングによって、それらの接続が行なわれている。本実施形態では、第２ダイオード素子Ｄｉ２のアノード電極を起点とし、第３Ｎ端子用導体層３４５を終点としている。
複数のワイヤ３５６全体としての配置全幅は、第３Ｎ端子用導体層３４５の長辺（＋Ｙ方向側の長辺）の略全幅に渡っている。このため、複数のワイヤ３５６の配置全幅を大きくすることができるから、ワイヤ３５６によるインダクタンスを低減させることができる。これにより、半導体モジュール１Ｇの自己インダクタンスを低減できる。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ３５７によって、第６ゲート端子用導体層３４８に接続されている。第６ゲート端子用導体層３４８は、ワイヤ３５８によって、第６ゲート端子Ｇ６に接続されている。各第２スイッチング素子Ｔｒ２のソース電極は、ワイヤ３５９によって、第６ソース端子用導体層３４９に接続されている。第６ソース端子用導体層３４９は、ワイヤ３６０によって、第６ソース端子Ｓ６に接続されている。
第５素子接合用導体層３４３は、平面視において、Ｘ方向に延びた複数のワイヤ１７６によって、第２基板アッセンブリ２４０の第３素子接合用導体層２４３に接続されている。具体的には、各ワイヤ１７６の一端部は第５素子接合用導体層３４３の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７６の他端部は第３素子接合用導体層２４３の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７６は、平面視において、互いに平行に配置されている。
第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７８によって、第２基板アッセンブリ２４０の第４素子接合用導体層２４４に接続されている。具体的には、各ワイヤ１７８の一端部は第６素子接合用導体層３４４の第１部分３４４ａの表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７８の他端部は第４素子接合用導体層２４４の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７８は、平面視において、互いに平行に配置されている。
第３Ｎ端子用導体層３４５は、平面視において、Ｘ方向に延びた複数のワイヤ１７７によって、第２基板アッセンブリ２４０の第２Ｎ端子用導体層２４５に接続されている。具体的には、各ワイヤ１７７の一端部は第３Ｎ端子用導体層３４５の表面の＋Ｘ方向側縁部に接合され、各ワイヤ１７７の他端部は第２Ｎ端子用導体層２４５の表面の−Ｘ方向側縁部に接合されている。これらの複数のワイヤ１７７は、平面視において、互いに平行に配置されている。
また、第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１７９によって、第１出力端子ＯＵＴ１の内部配線接続部２３ａに接続されている。具体的には、各ワイヤ１７９の一端部は第６素子接合用導体層３４４の第２部分３４４ｂの表面に接合され、各ワイヤ１７９の他端部は第１出力端子ＯＵＴ１の内部配線接続部２３ａに接合されている。これらの複数のワイヤ１７９は、平面視において、互いに平行に配置されている。
さらに、第６素子接合用導体層３４４は、平面視において、Ｘ方向に延びた複数のワイヤ１８０によって、第２出力端子ＯＵＴ２の内部配線接続部２４ａに接続されている。具体的には、各ワイヤ１８０の一端部は第６素子接合用導体層３４４の第１部分３４４ａの表面の−Ｘ方向側縁部および第３部分３４４ｃの表面に接合され、各ワイヤ１８０の他端部は第２出力端子ＯＵＴ２の内部配線接続部２４ａに接合されている。これらの複数のワイヤ１８０は、平面視において、互いに平行に配置されている。
放熱板２は、図示されていないが、前述した第１実施形態（図２参照）と同様に、Ｙ方向から見て、全体として−Ｚ方向側に凸となるように湾曲している。
第１ゲート端子Ｇ１、第３ゲート端子Ｇ３および第５ゲート端子Ｇ５は、ケース内で互いに接続されていてもよい。同様に、第２ゲート端子Ｇ２、第４ゲート端子Ｇ４および第６ゲート端子Ｇ６は、ケース内で互いに接続されていてもよい。また、この場合には、第１ゲート端子Ｇ１、第３ゲート端子Ｇ３および第５ゲート端子Ｇ５を代表する１つのゲート端子と、２ゲート端子Ｇ２、第４ゲート端子Ｇ４および第６ゲート端子Ｇ６を代表する１つのゲート端子とからなる２つのゲート端子のみがケースから外部に露出していてもよい。
第１ソース端子Ｓ１、第３ソース端子Ｓ３および第５ソース端子Ｓ５は、ケース内で互いに接続されていてもよい。同様に、第２ソース端子Ｓ２、第４ソース端子Ｓ４および第６ソース端子Ｓ６は、ケース内で互いに接続されていてもよい。また、この場合には、第１ソース端子Ｓ１、第３ソース端子Ｓ３および第５ソース端子Ｓ５を代表する１つのソース端子と、第２ソース端子Ｓ２、第４ソース端子Ｓ４および第６ソース端子Ｓ６を代表する１つのソース端子とからなる２つのソース端子のみがケースから外部に露出していてもよい。
上述の実施形態では、絶縁基板がＡｌＮからなる例について説明したが、これに限るものではない。ＳｉＮからなる絶縁基板であっても同様に、放熱板２をＹ方向から見て、全体として−Ｚ方向側に凸となるよう湾曲させることができる。
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１１年６月２７日に日本国特許庁に提出された特願２０１１−１４２０３６号および２０１２年２月１７日に日本国特許庁に提出された特願２０１２−３３１４２号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１０１，１０２，１，１Ａ〜１Ｇ 半導体モジュール
２００，１００ 絶縁基板
２０１，４１Ａ，６１Ａ 第１面
２０２，４１Ｂ，６１Ｂ 第２面
２１０ 第１導体層
２２０ 第２導体層
３００ 半導体素子
４００，２ 放熱板
４１０，１３ 取付用貫通孔
４２０，２ａ 反り部
４３０，２ｂ 逆反り部
５１０ 第１ハンダ層
５２０ 第２ハンダ層
６００，３ ケース
６１０ 収容空間
６２０，１２ 取付用貫通孔
６５０ 電極
７００，３０ 封止樹脂
８００ ボルト
８１０ 固定板
４１ 第１絶縁基板
４２ 第１接合用導体層（第２導体層）
４３ 第１素子接合用導体層（第１導体層）
４４ 第１ソース用導体層（第３導体層）
４４Ａ アノード用導体層（第３導体層）
６１ 第２絶縁基板
６２ 第２接合用導体層（第２導体層）
６３ 第２素子接合用導体層（第１導体層）
６４ 第２ソース用導体層（第３導体層）
５１，７１ ワイヤ
５７，７２，７３ ワイヤ
８５〜８８ ハンダ層

Claims (11)

  1. 各々が互いに反対側を向く第１面および第２面を有する、ＡｌＮからなる２つの絶縁基板と、
    前記各絶縁基板の前記第１面に形成された第１導体層と、
    前記各絶縁基板の前記第２面に形成された第２導体層と、
    前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、
    前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、
    前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、
    前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、
    前記反り部は、平面視において、前記２つの絶縁基板の間に位置している、半導体モジュール。
  2. 前記２つの逆反り部は、平面視において、それぞれ、前記２つの絶縁基板と重なっている、請求項１に記載の半導体モジュール。
  3. 各々が互いに反対側を向く第１面および第２面を有する、ＡｌＮからなる２つの絶縁基板と、
    前記各絶縁基板の前記第１面に形成された第１導体層と、
    前記各絶縁基板の前記第２面に形成された第２導体層と、
    前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、
    前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、
    前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、
    前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、
    前記２つの逆反り部は、平面視において、それぞれ、前記２つの絶縁基板と重なっている、半導体モジュール。
  4. 前記放熱板の長さ方向両端と前記反り部との同じ側の表面の厚さ方向距離は、０μｍより大きく１００μｍ以下である、請求項１〜３のいずれか一項に記載の半導体モジュール。
  5. 前記第２ハンダ層の厚さが、１８０μｍ〜２７０μｍである、請求項４に記載の半導体モジュール。
  6. 前記絶縁基板および前記半導体素子を収容する収容空間を有し、前記放熱板に接合されたケースを含む、請求項１〜５のいずれか一項に記載の半導体モジュール。
  7. 前記収容空間には、絶縁性の封止樹脂が充填されている、請求項６に記載の半導体モジュール。
  8. 前記２つの絶縁基板のうちの少なくとも一方の絶縁基板の前記第１面に形成された第３導体層と、
    前記少なくとも一方の絶縁基板の前記第１面上の前記第１導体層に接合された前記半導体素子と前記第３導体層とを接続する接続金属部材とを含み、
    前記少なくとも一方の絶縁基板の前記第１導体層は、長方形状の素子接合領域を有しており、
    前記少なくとも一方の絶縁基板の前記第３導体層は、前記第１導体層の素子接合領域の一方の長辺に沿って配置されかつ前記素子接合領域の前記一方の長辺に対向する長辺を有する長方形状の素子接続領域を有しており、
    前記少なくとも一方の絶縁基板の前記第１導体層の前記素子接合領域上には、複数の前記半導体素子が前記素子接合領域の長さ方向に並んで配置されており、
    前記複数の半導体素子は、前記第３導体層の前記素子接続領域の前記長辺の両端部に対向する２つの半導体素子を含む、請求項１または３に記載の半導体モジュール。
  9. 前記接続金属部材は、前記第１導体層の前記素子接合領域の短辺に平行に配置されており、その一端が前記第１導体層上の半導体素子に接合されており、その他端が、前記第３導体層の前記素子接続領域に接合されている、請求項８に記載の半導体モジュール。
  10. 前記第１導体層に電気的に接続される端子と、
    前記第１導体層に一端部が接合され、前記端子に他端部が接合された、複数の接続金属部材とを含み、
    前記複数の接続金属部材は、平面視において、互いに平行に配置されており、隣り合う前記接続金属部材の対応する端部どうしが、前記複数の接続金属部材の全体の幅方向から見て、それらの接続金属部材の長さ方向にずれた位置に配置されている、請求項１または３に記載の半導体モジュール。
  11. 各々が互いに反対側を向く第１面および第２面を有する、２つの絶縁基板と、
    前記各絶縁基板の前記第１面に形成された第１導体層と、
    前記各絶縁基板の前記第２面に形成された第２導体層と、
    前記各第１導体層に対して第１ハンダ層を介して接合された半導体素子と、
    前記両第２導体層に対して第２ハンダ層を介して接合され、平面視で長方形状の放熱板とを含み、
    前記２つの絶縁基板は、前記放熱板の長さ方向に並んで配置されており、
    前記放熱板は、その幅方向視において、前記放熱板の長さ方向中間部に位置し、前記第２面が向く方向に凸となるように反った反り部と、前記反り部の両側に位置し、前記第１面が向く方向に凸となるように反った２つの逆反り部とを有しており、
    前記反り部は、平面視において、前記２つの絶縁基板の間に位置している、半導体モジュール。
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