WO2016199360A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、第１端子（Ｔ１）および第２端子（Ｔ２）と、第１端子と第２端子との間に流れる出力電流を制御する第１スイッチング素子（１０）と、第１スイッチング素子と並列接続された第２スイッチング素子（２０）と、第１スイッチング素子と第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備える。駆動回路部は第１スイッチング素子と第２スイッチング素子とを並列に駆動させる。第２スイッチング素子は、駆動回路部と第１スイッチング素子とを互いに結んで制御信号が通電する第１制御信号経路（ＬＳ１）、および、第１端子から第１スイッチング素子を経由して第２端子に至って出力電流が通電する第１出力電流経路（ＬＣ１）、を除く部分であって、且つ、第１端子および第２端子からの距離が、第１スイッチング素子よりも遠い位置に配置され、第１端子から第２スイッチング素子を経由して第２端子に至って出力電流が通電する第２出力電流経路（ＬＣ２）が、第１出力電流経路よりも長くされている。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年６月９日に出願された日本出願番号２０１５－１１６９３６号に基づくもので、ここにその記載内容を援用する。
　本開示は、複数のスイッチング素子が並列で駆動される半導体装置に関する。
　特許文献１のように、従来から、ＩＧＢＴとＭＯＳＦＥＴとを並列接続してスイッチング素子として用いる半導体装置が知られている。この半導体装置は、ＩＧＢＴとＭＯＳＦＥＴのいずれか一方が、制御回路の近傍に配置され、他方が遠方に配置されている。そして、制御回路の近傍に配置された素子Ａは、制御回路から与えられたゲート制御信号を仲介して、遠方に配置された素子Ｂに与える。
　これによれば、各々の素子のゲートにゲート制御信号が与えられるとき、ゲート制御信号の伝達距離の短い素子Ａが先にオンし、伝達距離の長い素子Ｂが追ってオンするようにできる。また、例えば、制御回路の近傍に配置された素子ＡがＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ）であり、素子ＢがＭＯＳＦＥＴであると仮定すると、ターンオフ時には、ＩＧＢＴに逆接続されたダイオードを介してＭＯＳＦＥＴが先にオフするため、ＭＯＳＦＥＴに大きな定格電流を持たせる必要がない。
特開２０１３－１２５８０６号公報
　ところで、特許文献１に記載の半導体装置では、平面レイアウトとして、スイッチング素子の出力電流が流れる電源ラインと制御回路との間にＩＧＢＴおよびＭＯＳＦＥＴが実装されている。このため、スイッチング素子の出力端子間にショート故障が発生した場合に、制御回路に対して遠方、すなわち電源ラインの近傍に配置されたＭＯＳＦＥＴに過電流が流れる虞がある。この過電流への耐量を確保するためにＭＯＳＦＥＴの体格が大きくなってしまうことが懸念される。とくに、近年、低損失のシリコンカーバイド（ＳｉＣ）を主成分として構成された素子が利用されつつあるが、シリコンカーバイドは高価であるため、素子サイズの拡大はコスト高に直結してしまう。
　本開示は、複数のスイッチング素子が並列で駆動する半導体装置において、複数の素子のうち所定のスイッチング素子の短絡耐量を小さく抑えることのできる半導体装置を提供することを目的とする。
　本開示の一態様によれば、半導体装置は、第１端子および第２端子と、第１端子と第２端子との間に流れる出力電流を制御する第１スイッチング素子と、第１スイッチング素子と並列接続された第２スイッチング素子と、第１スイッチング素子と第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部と、を備える。駆動回路部は第１スイッチング素子と第２スイッチング素子とを並列に駆動させる。第２スイッチング素子は、駆動回路部と第１スイッチング素子とを互いに結んで制御信号が通電する第１制御信号経路、および、第１端子から第１スイッチング素子を経由して第２端子に至って出力電流が通電する第１出力電流経路、を除く部分であって、且つ、第１端子および第２端子からの距離が、第１スイッチング素子よりも遠い位置に配置され、第１端子から第２スイッチング素子を経由して第２端子に至って出力電流が通電する第２出力電流経路が、第１出力電流経路よりも長くされている。
　上記したように、第２出力電流経路は第１出力電流経路よりも長くされている。換言すれば、第１端子から第２スイッチング素子を経由して第２端子に至る配線長が、第１スイッチング素子を経由する配線長に較べて長くされている。各スイッチング素子を経由する電流経路は寄生的なインダクタを形成するが、本開示によれば、第１端子および第２端子から見た第２スイッチング素子の誘導性リアクタンスを、第１スイッチング素子のリアクタンスよりも大きくすることができる。
　よって、仮にスイッチング素子に短絡が発生した場合であっても、その短絡電流はリアクタンスの低い第１スイッチング素子側に流れることになる。したがって、第２スイッチング素子の短絡耐量を小さく抑えることができる。
第１実施形態にかかる半導体装置の概略構成を示す回路図である。 半導体装置の概略構成を示す上面図である。 第２実施形態にかかる半導体装置の概略構成を示す上面図である。 図３におけるＩＶ－ＩＶ線に沿う断面図である。 変形例１にかかる半導体装置の概略構成を示す上面図である。 変形例２にかかる半導体装置の概略構成を示す上面図である。 第３実施形態にかかる半導体装置の概略構成を示す回路図である。 半導体装置の概略構成を示す上面図である。 その他の実施形態にかかる半導体装置の概略構成を示す上面図である。
　以下、本開示の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。なお、上面図各図において、スイッチング素子の配置の認識を容易にするため、ハッチングを付している。
　（第１実施形態）
　最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。
　本実施形態における半導体装置は、例えば、負荷と直流電源との間に介挿されて直流電圧を交流電圧に変換するインバータである。
　先ず、図１を参照して、半導体装置１００の回路構成について説明する。図１に示すように、この半導体装置１００は、それぞれスイッチング素子１０～４０で構成された上アームＵおよび下アームＬと、各アームを構成するスイッチング素子１０～４０のゲートに電圧を供給する駆動回路部５０を備えるインバータ回路として構成されている。
　具体的には、半導体装置１００は、高電位側の電源が接続される第１端子Ｔ１と、第１端子Ｔ１よりも低電位の電源が接続される第３端子Ｔ３と、を備えている。第１端子Ｔ１と第３端子Ｔ３の間には、ＩＧＢＴ１０とＩＧＢＴ３０とが直列に接続されている。そして、ＩＧＢＴ１０と並列にＭＯＳＦＥＴ２０が接続され、ＩＧＢＴ３０と並列にＭＯＳＦＥＴ４０が接続されている。ＩＧＢＴ１０とＩＧＢＴ３０との接続点、すなわちＭＯＳＦＥＴ２０とＭＯＳＦＥＴ４０との接続点は第２端子Ｔ２に接続されている。ＩＧＢＴ１０は第１スイッチング素子に相当し、ＭＯＳＦＥＴ２０は第２スイッチング素子に相当し、ＩＧＢＴ３０は第３スイッチング素子に相当し、ＭＯＳＦＥＴ４０は第４スイッチング素子に相当する。
　本実施形態におけるＩＧＢＴ１０は逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）であり、図１に示すように、ＩＧＢＴ１０のエミッタ－コレクタ間に還流ダイオード１１が接続されている。同様に、ＩＧＢＴ３０は逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）であり、ＩＧＢＴ３０のエミッタ－コレクタ間に還流ダイオード３１が接続されている。本実施形態では、ＩＧＢＴ１０，３０はシリコンを主成分として構成され、ＭＯＳＦＥＴ２０，４０は、低損失を目的にシリコンカーバイドを主成分として構成されている。
　図１に示すように、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０が上アームＵを構成しており、ＩＧＢＴ３０およびＭＯＳＦＥＴ４０が下アームＬを構成している。そして、後述の駆動回路部５０によって上アームＵと下アームＬが交互にオンオフされ、第１端子Ｔ１と第３端子Ｔ３の間に流れる直流電圧が交流電圧に変換されるようになっている。このようにして、負荷２００には交流電流が流れる。
　駆動回路部５０は、第１駆動回路部（1st DRV)５１と第２駆動回路部(2nd DRV)５２とを有している。第１駆動回路部５１はＩＧＢＴ１０およびＭＯＳＦＥＴ２０に制御信号を出力している。すなわち、第１駆動回路部５１がＩＧＢＴ１０およびＭＯＳＦＥＴ２０のゲートにゲート電圧を印加している。本実施形態における第１駆動回路部５１は、例えば、上アームＵのターンオンに際して、最初にＩＧＢＴ１０をオンし、追ってＭＯＳＦＥＴ２０をオンするようにゲート電圧を制御している。これは、オン抵抗がＩＧＢＴ１０よりも低く抑制できるシリコンカーバイドのＭＯＳＦＥＴ２０に定常損失を担わせるためである。これにより、上アームＵのオン状態において、ＩＧＢＴのみで駆動される構成に較べて、定常損失を抑制することができる。
　また、ＩＧＢＴ１０とＭＯＳＦＥＴ２０の出力電流比はＩＧＢＴ１０側が大きく、ＭＯＳＦＥＴ２０のチップサイズ（体格）は抑制できる。よって、一般に高価と云われるシリコンカーバイドを主成分としても、コストアップを回避できる。
　第２駆動回路部５２はＩＧＢＴ３０およびＭＯＳＦＥＴ４０に制御信号を出力している。すなわち、ＩＧＢＴ３０およびＭＯＳＦＥＴ４０のゲートにゲート電圧を印加している。第１駆動回路部５１と同様の理由により、第２駆動回路部５２は、例えば、下アームＬのターンオンに際して、最初にＩＧＢＴ３０をオンし、追ってＭＯＳＦＥＴ４０をオンするようにゲート電圧を制御している。
　次いで、図２を参照して、半導体装置１００の実装レイアウトについて説明する。本実施形態における半導体装置１００は、ＩＧＢＴ１０，３０、ＭＯＳＦＥＴ２０，４０、および駆動回路部５０がモールド樹脂６０によりインサート成型されてなる一体のモジュールとして構成されている。なお、図２に示すように、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０は、放熱板として機能する第１ヒートシンクＨＳ１に載置されている。同様に、ＩＧＢＴ３０およびＭＯＳＦＥＴ４０は、第１ヒートシンクＨＳ１とは電気的に絶縁された第２ヒートシンクＨＳ２に載置されている。
　第１ヒートシンクＨＳ１および第２ヒートシンクＨＳ２は、所定の仮想軸に対して直交する面に沿った略長方形の板状部材である。ＩＧＢＴ１０およびＭＯＳＦＥＴ２０は第１ヒートシンクＨＳ１の一面にはんだ等の導電性接着剤を介して電気的に接続されている。具体的には、ＩＧＢＴ１０は縦型の電極構成を成し、コレクタが第１ヒートシンクＨＳ１の一面に接続されている。また、ＭＯＳＦＥＴ２０はドレインが第１ヒートシンクＨＳ１の一面に接続されている。一方、第１ヒートシンクＨＳ１の一面と反対の裏面はモールド樹脂６０から外気に露出しており、スイッチング素子１０，２０の発熱を放熱している。
　さらに、第１ヒートシンクＨＳ１は、モールド樹脂６０に埋め込まれた部分から、仮想軸の直交する方向に延びてモールド樹脂６０の外部に突出した突出部を有している。この突出部が図１に示す第１端子Ｔ１に相当する。本実施形態では、第１端子Ｔ１は、略長方形を成す第１ヒートシンクＨＳ１の一辺うち、一つの角に近い位置から延びている。
　同様に、ＩＧＢＴ３０およびＭＯＳＦＥＴ４０は第２ヒートシンクＨＳ２の一面に導電性接着剤を介して電気的に接続されている。具体的には、ＩＧＢＴ３０は縦型の電極構成を成し、コレクタが第２ヒートシンクＨＳ２の一面に接続されている。また、ＭＯＳＦＥＴ４０はドレインが第２ヒートシンクＨＳ２の一面に接続されている。一方、第２ヒートシンクＨＳ２の一面と反対の裏面はモールド樹脂６０から外気に露出しており、スイッチング素子３０，４０の発熱を放熱している。
　さらに、第２ヒートシンクＨＳ２も第１ヒートシンクＨＳ１と同様に、モールド樹脂６０に埋め込まれた部分から仮想軸の直交する方向に延びてモールド樹脂６０の外部に突出した突出部を有している。この突出部が図１に示す第２端子Ｔ２に相当する。本実施形態における第２ヒートシンクＨＳ２は、仮想軸方向から正面視したとき、突出部を含めた形状が第１ヒートシンクＨＳ１と合同である。つまり、本実施形態では、第１端子Ｔ１と第２端子Ｔ２が互いに同一方向に延びており、第２端子Ｔ２は、ヒートシンクＨＳ１，ＨＳ２の並び方向において、第１端子Ｔ１と並進対称な位置に形成されている。
　各スイッチング素子１０～４０の具体的な配置について説明する。ＩＧＢＴ１０は、図２に示すように、第１ヒートシンクＨＳ１の一面上であって、第１端子Ｔ１の付け根近傍に配置されている。つまり、仮想軸方向から正面視した平面レイアウトにおいて、ＩＧＢＴ１０は、第１ヒートシンクＨＳ１の一つの角の近傍に実装されている。なお、ＩＧＢＴ１０は、図２を示す紙面奥側がコレクタであり、手前側がエミッタおよびゲートになるように実装されている。
　一方、ＭＯＳＦＥＴ２０は、ＩＧＢＴ１０の実装位置に対して、第１ヒートシンクＨＳ１の対角位置に実装されている。なお、ＭＯＳＦＥＴ２０は、図２を示す紙面奥側がドレインであり、手前側がソースおよびゲートになるように実装されている。
　そして、第１駆動回路部５１は、第１ヒートシンクＨＳ１に隣り合う位置であって、第１端子Ｔ１の突出方向とは反対側に配置されている。
　ＩＧＢＴ１０のエミッタとＭＯＳＦＥＴ２０のソースは互いにボンディングワイヤＷ１で接続されている。また、ＩＧＢＴ１０のエミッタはボンディングワイヤＷ２を介して第２ヒートシンクＨＳ２に接続されている。さらに、第１駆動回路部５１はボンディングワイヤＷ３を介してＩＧＢＴ１０にゲート電圧を供給するとともに、ボンディングワイヤＷ４を介してＭＯＳＦＥＴ２０にゲート電圧を供給している。
　なお、外部から第１駆動回路部５１へ駆動の指示を伝達する指令信号は、一端がモールド樹脂６０にインサート成型された制御端子５１ａから符号を付与しないボンディングワイヤにより第１駆動回路部５１へ入力されている。
　ＩＧＢＴ３０は、図２に示すように、第２ヒートシンクＨＳ２の一面上であって、ＩＧＢＴ１０に近い側の一角近傍に配置されている。つまり、第２端子Ｔ２の付け根と反対側の角近傍に配置されている。なお、ＩＧＢＴ３０は、図２を示す紙面奥側がコレクタであり、手前側がエミッタおよびゲートになるように実装されている。
　一方、ＭＯＳＦＥＴ４０は、ＩＧＢＴ３０の実装位置に対して、第２ヒートシンクＨＳ２の対角位置に実装されている。なお、ＭＯＳＦＥＴ４０は、図２を示す紙面奥側がドレインであり、手前側がソースおよびゲートになるように実装されている。
　そして、第２駆動回路部５２は、第２ヒートシンクＨＳ２に隣り合う位置であって、第２端子Ｔ２の突出方向とは反対側に配置されている。
　ＩＧＢＴ３０のエミッタとＭＯＳＦＥＴ４０のソースは互いにボンディングワイヤＷ５で接続されている。また、第２駆動回路部５２はボンディングワイヤＷ６を介してＩＧＢＴ３０にゲート電圧を供給するとともに、ボンディングワイヤＷ７を介してＭＯＳＦＥＴ４０にゲート電圧を供給している。さらに、ＩＧＢＴ３０のエミッタは、第１端子Ｔ１や第２端子Ｔ２と同一方向に延設され、ヒートシンクＨＳ１，ＨＳ２とは電気的に絶縁された第３端子Ｔ３に、ボンディングワイヤＷ８を介して接続されている。第３端子Ｔ３は、図２に示すように、ヒートシンクＨＳ１，ＨＳ２の並び方向において、第１端子Ｔ１と第２端子Ｔ２との間に挟まれるように配置されている。よって、ボンディングワイヤＷ８は、各端子Ｔ１～Ｔ３の突出方向と略並行に延びるようにボンディングされる。
　なお、外部から第２駆動回路部５２へ駆動の指示を伝達する指令信号は、一端がモールド樹脂６０にインサート成型された制御端子５２ａから符号を付与しないボンディングワイヤにより第２駆動回路部５２へ入力されている。
　次いで、図１に示す回路図と図２に示す実装レイアウトとの対応関係について説明する。第１駆動回路部５１からＩＧＢＴ１０のゲートに制御信号を出力するための、図１に示す第１制御信号経路ＬＳ１は、図２に示すボンディングワイヤＷ３により形成される。
　また、第１端子Ｔ１からＩＧＢＴ１０を経由し第２端子Ｔ２に至ってＩＧＢＴ１０の出力電流が流れる、図１に示す第１出力電流経路ＬＣ１は、図２において、第１端子Ｔ１からＩＧＢＴ１０を経由し、さらにボンディングワイヤＷ２を経由して第２端子Ｔ２に至る電流経路である。
　また、第１端子Ｔ１からＭＯＳＦＥＴ２０を経由し第２端子Ｔ２に至ってＭＯＳＦＥＴ２０の出力電流が流れる、図１に示す第２出力電流経路ＬＣ２は、図２において、第１端子Ｔ１から第１ヒートシンクＨＳ１を経由してＭＯＳＦＥＴ２０に至り、さらにボンディングワイヤＷ１を経由してＩＧＢＴ１０のエミッタからボンディングワイヤＷ２を経て第２端子Ｔ２に至る電流経路である。
　一方、第２駆動回路部５２からＩＧＢＴ３０のゲートに制御信号を出力するための、図１に示す第２制御信号経路ＬＳ２は、図２に示すボンディングワイヤＷ６により形成される。
　また、第２端子Ｔ２からＩＧＢＴ３０を経由し第３端子Ｔ３に至ってＩＧＢＴ３０の出力電流が流れる、図１に示す第３出力電流経路ＬＣ３は、図２において、第２端子Ｔ２からＩＧＢＴ３０を経由し、さらにボンディングワイヤＷ８を経由して第３端子Ｔ３に至る電流経路である。
　また、第２端子Ｔ２からＭＯＳＦＥＴ４０を経由し第３端子Ｔ３に至ってＭＯＳＦＥＴ４０の出力電流が流れる、図１に示す第４出力電流経路ＬＣ４は、図２において、第２端子Ｔ２から第２ヒートシンクＨＳ２を経由してＭＯＳＦＥＴ４０に至り、さらにボンディングワイヤＷ５を経由してＩＧＢＴ３０のエミッタからボンディングワイヤＷ８を経て第３端子Ｔ３に至る電流経路である。
　図２に示すように、第２スイッチング素子たるＭＯＳＦＥＴ２０は、仮想軸方向から正面視したとき、第１制御信号経路ＬＳ１を形成するボンディングワイヤＷ３にオーバーラップしない位置に載置されている。さらに、ＭＯＳＦＥＴ２０は、仮想軸方向から正面視したとき、第１端子Ｔ１からＩＧＢＴ１０を経由し、さらにボンディングワイヤＷ２を経由して第２端子Ｔ２に至る電流経路上、すなわち第１出力電流経由ＬＣ１にオーバーラップしない位置に載置されている。つまり、ＭＯＳＦＥＴ２０は第１制御信号経路ＬＳ１を除く位置に実装され、且つ、第１出力電流経路ＬＣ１を除く位置に実装されている。
　また、ＭＯＳＦＥＴ２０は、第１端子Ｔ１および第２端子Ｔ２からの距離が、ＩＧＢＴ１０よりも遠い位置に実装されている。
　そして、第１端子Ｔ１からＭＯＳＦＥＴ２０を経由し第２端子Ｔ２に至る第２出力電流経路ＬＣ２は、第１端子Ｔ１からＭＯＳＦＥＴ２０までの第１ヒートシンクＨＳ１内の電流経路とボンディングワイヤＷ１のぶんだけ第１出力電流経路ＬＣ１よりも長くされている。
　また、図２に示すように、第４スイッチング素子たるＭＯＳＦＥＴ４０は、仮想軸方向から正面視したとき、第２制御信号経路ＬＳ２を形成するボンディングワイヤＷ６にオーバーラップしない位置に載置されている。さらに、ＭＯＳＦＥＴ４０は、仮想軸方向から正面視したとき、第２端子Ｔ２からＩＧＢＴ３０を経由し、さらにボンディングワイヤＷ８を経由して第３端子Ｔ３に至る電流経路上、すなわち第３出力電流経由ＬＣ３にオーバーラップしない位置に載置されている。つまり、ＭＯＳＦＥＴ４０は第２制御信号経路ＬＳ２を除く位置に実装され、且つ、第３出力電流経路ＬＣ３を除く位置に実装されている。
　また、ＭＯＳＦＥＴ４０は、第２端子Ｔ２および第３端子Ｔ３からの距離が、ＩＧＢＴ３０よりも遠い位置に実装されている。
　そして、第２端子Ｔ２からＭＯＳＦＥＴ４０を経由し第３端子Ｔ３に至る第４出力電流経路ＬＣ４は、第２端子Ｔ２からＭＯＳＦＥＴ４０までの第２ヒートシンクＨＳ２内の電流経路とボンディングワイヤＷ５のぶんだけ第３出力電流経路ＬＣ３よりも長くされている。
　次に、本実施形態における半導体装置１００を採用することによる作用効果について説明する。
　上記したように、第２出力電流経路ＬＣ２は第１出力電流経路ＬＣ１よりも長くされている。換言すれば、第１端子Ｔ１からＭＯＳＦＥＴ２０を経由して第２端子Ｔ２に至る配線長が、ＩＧＢＴ１０を経由する配線長に比べて長くされている。各スイッチング素子を経由する電流経路は寄生的なインダクタを形成するが、本実施形態に示した配線長の関係を満たすことにより、第１端子Ｔ１および第２端子Ｔ２から見たＭＯＳＦＥＴ２０の誘導性リアクタンスを、ＩＧＢＴ１０のリアクタンスよりも大きくすることができる。
　同様に、第２端子Ｔ２からＭＯＳＦＥＴ４０を経由して第３端子Ｔ３に至る配線長が、ＩＧＢＴ３０を経由する配線長に比べて長くされている。これにより、第２端子Ｔ２および第３端子Ｔ３から見たＭＯＳＦＥＴ４０の誘導性リアクタンスを、ＩＧＢＴ３０のリアクタンスよりも大きくすることができる。
　よって、仮にスイッチング素子１０～４０のいずれかに短絡が発生した場合であっても、その短絡電流はリアクタンスの低いＩＧＢＴ１０あるいはＩＧＢＴ３０に流れることになる。したがって、ＭＯＳＦＥＴ２０，４０の短絡耐量を抑制することができる。
　そして、ＭＯＳＦＥＴ２０，４０の短絡耐量を抑制することができるので、ＭＯＳＦＥＴ２０，４０の体格を従来よりも小さくすることができる。例えば、ＭＯＳＦＥＴ２０，４０が、一般に高価と云われるシリコンカーバイドを主成分としていても、コストアップを抑制することができる。
　（第２実施形態）
　第１実施形態では、半導体装置１００が第１ヒートシンクＨＳ１および第２ヒートシンクＨＳ２を備え、配線をボンディングワイヤＷ１～Ｗ８により実現する例について説明した。
　これに対して、本実施形態における半導体装置１１０は、図３および図４に示すように、第３ヒートシンクＨＳ３と第４ヒートシンクＨＳ４とを備えている。
　第３ヒートシンクＨＳ３は第１ヒートシンクＨＳ１の大部分と対向して形成されており、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０は第１ヒートシンクＨＳ１と第３ヒートシンクＨＳ３により挟み込まれている。具体的には、図４に示すように、第３ヒートシンクＨＳ３と各スイッチング素子１０，２０とがスペーサ７０を介して互いに電気的に接続されている。なお、第３ヒートシンクＨＳ３とスペーサ７０とは、はんだ等の導電性接着剤７１を介して互いに接続され、スペーサ７０と各スイッチング素子１０，２０とは導電性接着剤７１を介して互いに接続されている。
　つまり、ＩＧＢＴ１０のエミッタとＭＯＳＦＥＴ２０のソースは、第３ヒートシンクＨＳ３によって互いに接続された状態となっている。換言すれば、第３ヒートシンクＨＳ３は第１実施形態におけるボンディングワイヤＷ１の機能を奏しするとともに、放熱板としての機能も奏している。
　また、第４ヒートシンクＨＳ４は第１ヒートシンクＨＳ１の大部分と対向して形成されており、第３ヒートシンクＨＳ３が形成された同一の面内に配置されている。ＩＧＢＴ３０およびＭＯＳＦＥＴ４０は第２ヒートシンクＨＳ２と第４ヒートシンクＨＳ４により挟み込まれている。具体的には、図４に示すように、第４ヒートシンクＨＳ４と各スイッチング素子３０，４０とがスペーサ７０を介して互いに電気的に接続されている。なお、第４ヒートシンクＨＳ４とスペーサ７０とは、はんだ等の導電性接着剤７１を介して互いに接続され、スペーサ７０と各スイッチング素子３０，４０とは導電性接着剤７１を介して互いに接続されている。
　つまり、ＩＧＢＴ３０のエミッタとＭＯＳＦＥＴ４０のソースは、第４ヒートシンクＨＳ４によって互いに接続された状態となっている。換言すれば、第４ヒートシンクＨＳ４は第１実施形態におけるボンディングワイヤＷ５の機能を奏しするとともに、放熱板としての機能も奏している。
　また、第４ヒートシンクＨＳ４は、仮想軸方向から正面視したとき、第２端子Ｔ２に重ならない位置に突出した突出部を有している。この突出部が本変形例における第３端子Ｔ３に相当している。つまり、第４ヒートシンクＨＳ４は第１実施形態におけるボンディングワイヤＷ８の機能を奏している。
　そして、図４に示すように、本実施形態において、第３ヒートシンクＨＳ３と第２ヒートシンクＨＳ２は、スペーサ７０により電気的に接続されている。第３ヒートシンクＨＳ３と第２ヒートシンクＨＳ２との間を繋ぐスペーサ７０は、第１実施形態におけるボンディングワイヤＷ２に相当している。
　第３ヒートシンクＨＳ２および第４ヒートシンクＨＳ４は、モールド樹脂６０によりインサート成型されているが、スイッチング素子１０～４０が接続されていない面が外部に露出している。よって、本実施形態における半導体装置１１０は、スイッチング素子１０～４０をヒートシンクＨＳ１～ＨＳ４で挟んでカード状に形成されつつ、その両面で放熱できるようになっている。
　なお、仮想軸方向から正面視したとき、各スイッチング素子１０～４０の配置は第１実施形態と略同様である。本実施形態においては、第１実施形態に対して、電流が流れるべき一部の経路がボンディングワイヤからヒートシンクに変更されているものの、第１出力電流経路ＬＣ１と第２出力電流経路ＬＣ２との大小関係、および、第３出力電流経路ＬＣ３、第４出力電流経路ＬＣ４２との大小関係には変更がない。すなわち、ＬＣ２の長さはＬＣ１よりも長く、ＬＣ４の長さはＬＣ３よりも長くされている。
　したがって、第１実施形態と同様に、第１端子Ｔ１および第２端子Ｔ２から見たＭＯＳＦＥＴ２０の誘導性リアクタンスを、ＩＧＢＴ１０のリアクタンスよりも大きくすることができる。また、第２端子Ｔ２および第３端子Ｔ３から見たＭＯＳＦＥＴ４０の誘導性リアクタンスを、ＩＧＢＴ３０のリアクタンスよりも大きくすることができる。これにより、ＭＯＳＦＥＴ２０，４０の短絡耐量を抑制することができるので、ＭＯＳＦＥＴ２０，４０の体格を従来よりも小さくすることができる。
　（変形例１）
　本変形例における半導体装置１２０は、図５に示すように、矩形状である第２実施形態における各ヒートシンクＨＳ１～ＨＳ４の形状を、Ｌ字状に置き換えた構造をしている。
　具体的には、第１ヒートシンクＨＳ１および第３ヒートシンクＨＳ３は、第１実施形態あるいは第２実施形態において矩形状であった第１ヒートシンクＨＳ１および第３ヒートシンクＨＳ３の４隅のうち、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０が配置されていない２隅の、且つ、第１端子Ｔ１の付け根側の一つの角が削られて、全体としてＬ字状になっている。第２ヒートシンクＨＳ２および第４ヒートシンクＨＳ４も同様であり、第１実施形態あるいは第２実施形態において矩形状であった第２ヒートシンクＨＳ２および第４ヒートシンクＨＳ４の４隅のうち、ＩＧＢＴ３０およびＭＯＳＦＥＴ４０が配置されていない２隅の、且つ、第１端子Ｔ１の付け根側の一つの角が削られて、全体としてＬ字状になっている。
　第１実施形態あるいは第２実施形態では、第１端子Ｔ１からＭＯＳＦＥＴ２０に流れる電荷は第１ヒートシンクＨＳ１中を直線的に進むことができるが、本変形例ではＬ字状に沿って移動することになる。また、第２実施形態では、ＭＯＳＦＥＴ２０からＩＧＢＴ１０へ流れる電荷は第３ヒートシンクＨＳ３中を直線的に進むことができるが、本変形例ではＬ字状に沿って移動することになる。このことから、本変形例では、第２実施形態に比べて第２出力電流経路ＬＣ２を長くすることができる。よって、第２実施形態に比べて第１端子Ｔ１および第２端子Ｔ２から見たＭＯＳＦＥＴ２０の誘導性リアクタンスを大きくでき、ＭＯＳＦＥＴ２０への短絡電流の流入量を抑制することができる。
　第２ヒートシンクＨＳ２および第４ヒートシンクＨＳ４についても同様に、ヒートシンク中を直線的に進むことができた第２実施形態の構成に比べて、第４出力電流経路ＬＣ４を長くすることができる。よって、第２実施形態に比べて第２端子Ｔ２および第３端子Ｔ３から見たＭＯＳＦＥＴ４０の誘導性リアクタンスを大きくでき、ＭＯＳＦＥＴ４０への短絡電流の流入量を抑制することができる。
　（変形例２）
　第２実施形態では、ＩＧＢＴ１０のエミッタとＭＯＳＦＥＴ２０のソースとの間の接続を第３ヒートシンクＨＳ３に担わせ、ＩＧＢＴ３０のエミッタとＭＯＳＦＥＴ４０のソースとの間の接続を第４ヒートシンクＨＳ４に担わせる例について説明した。
　これに対して、本変形例における半導体装置１３０は、図６に示すように、第２実施形態と同様に第３ヒートシンクＨＳ３および第４ヒートシンクＨＳ４を備えるものの、ＩＧＢＴ１０のエミッタとＭＯＳＦＥＴ２０のソースとの間の接続を第１実施形態と同様にボンディングワイヤＷ１に担わせ、ＩＧＢＴ３０のエミッタとＭＯＳＦＥＴ４０のソースとの間の接続をボンディングワイヤＷ５により担わせる。
　なお、第３ヒートシンクＨＳ３と第２ヒートシンクＨＳ２との間のスペーサ７０による接続、および、第３端子Ｔ３が第４ヒートシンクＨＳ４から突出して形成されている点は第２実施形態と同様である。
　ところで、ボンディングワイヤはヒートシンクに較べて十分に細く、内部に電流が流れる場合の電流密度は、ボンディングワイヤのほうが大きくなる。仮にＩＧＢＴ１０にコレクタ－エミッタ間ショートが発生して第１端子Ｔ１と第２端子Ｔ２との間に短絡電流が流れた場合、本変形例におけるボンディングワイヤＷ１に流れる電流の電流密度は、第２実施形態や変形例１における第３ヒートシンクＨＳ３に較べて大きくなる。このため、短絡が発生した場合に、ボンディングワイヤＷ１の抵抗による発熱によってボンディングワイヤＷ１を切断することができる。すなわち、ボンディングワイヤＷ１をヒューズとして機能させることができる。また、仮にＩＧＢＴ３０にコレクタ－エミッタ間ショートが発生して第２端子Ｔ２と第３端子Ｔ３との間に短絡電流が流れた場合も同様であって、ボンディングワイヤＷ５をヒューズとして機能させることができる。
　このように、ＩＧＢＴ１０あるいはＩＧＢＴ３０の短絡発生の際に、ＭＯＳＦＥＴ２０あるいはＭＯＳＦＥＴ４０の過電流に対する保護を実現できる。
　（第３実施形態）
　第１実施形態、第２実施形態およびその変形例１，２では、半導体装置１００～１３０がインバータを構成する例について説明したが、これに限定されるものではない。例えば、本実施形態における半導体装置１４０は、図７に示すように、第１実施形態における下アームＬに相当する構成を有さない。すなわち、半導体装置１４０は、負荷２００への電流の供給をオンオフする単なるスイッチとして機能している。
　この半導体装置１４０は、図７に示すように、ＩＧＢＴ１０あるいはＭＯＳＦＥＴ２０により制御される出力電流が第１端子Ｔ１と第２端子Ｔ２との間に流れるようになっている。半導体装置１４０の回路の構成については、第１実施形態に対して下アームＬが存在しないことが異なるのみであるから、詳しい説明を省略する。
　また、この半導体装置１４０の実装レイアウトは、図８に示すように、第１実施形態の半導体装置１００に対して、第２ヒートシンクＨＳ２、ＩＧＢＴ３０、ＭＯＳＦＥＴ４０、第２駆動回路部５２、および、それらの電気的接続に供されるボンディングワイヤＷ５～Ｗ８が除かれたレイアウトとなっている。なお、ＩＧＢＴ１０のエミッタから取り出されたボンディングワイヤＷ２は、第１ヒートシンクＨＳ１と電気的に絶縁された第２端子Ｔ２に接続されている。これらの構成要素は、第１端子Ｔ１、第２端子Ｔ２および制御端子５１ａの一部を外部に突出した状態でモールド樹脂６０によりインサート成型されている。
　本実施形態におけるＩＧＢＴ１０およびＭＯＳＦＥＴ２０の配置は、第１実施形態における半導体装置１００と同様であるから、第２出力電流経路ＬＣ２は第１出力電流経路ＬＣ１よりも長くされている。換言すれば、第１端子Ｔ１からＭＯＳＦＥＴ２０を経由して第２端子Ｔ２に至る配線長が、ＩＧＢＴ１０を経由する配線長に比べて長くされている。したがって、第１端子Ｔ１および第２端子Ｔ２から見たＭＯＳＦＥＴ２０の誘導性リアクタンスを、ＩＧＢＴ１０のリアクタンスよりも大きくすることができる。
　よって、仮にスイッチング素子１０，２０のいずれかに短絡が発生した場合であっても、その短絡電流はリアクタンスの低いＩＧＢＴ１０に流れることになる。したがって、ＭＯＳＦＥＴ２０の短絡耐量を抑制することができる。
　そして、ＭＯＳＦＥＴ２０の短絡耐量を抑制することができるので、ＭＯＳＦＥＴ２０の体格を従来よりも小さくすることができる。例えば、ＭＯＳＦＥＴ２０が、一般に高価と云われるシリコンカーバイドを主成分としていても、コストアップを抑制することができる。
　（その他の実施形態）
　以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　上記した各実施形態およびその変形例では、インバータあるいはスイッチを、駆動回路部５０をモールド樹脂６０内に埋め込んだ、駆動回路部内蔵のモジュールとして構成する例について説明したが、図９に示すように、駆動回路部５０は必ずしもモールド樹脂６０内に内蔵されていなくてもよい。このような形態では、モールド樹脂６０からゲート電圧を入力すべき入力端子５０ａが突出して構成されている。
　また、上記した各実施形態およびその変形例では、スイッチング素子１０～４０および駆動回路部５０が、仮想軸に直交する所定の仮想平面内に、互いにオーバーラップしないように配置される例について説明したが、ＬＣ２の長さがＬＣ１よりも長くされ、ＬＣ４の長さがＬＣ３よりも長くされていれば、上記形態に限定するものではない。具体的には、スイッチング素子１０～４０および駆動回路部５０が、仮想軸に沿う方向において、互いに異なる座標に配置されていても良い。
 

 

Claims (10)

  1. 　第１端子（Ｔ１）および第２端子（Ｔ２）と、
    　前記第１端子と前記第２端子との間に流れる出力電流を制御する第１スイッチング素子（１０）と、
    　前記第１スイッチング素子と並列接続された第２スイッチング素子（２０）と、
    　前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する駆動回路部（５０）と、を備え、
    　前記駆動回路部が前記第１スイッチング素子と前記第２スイッチング素子とを並列に駆動させる半導体装置であって、
    　前記第２スイッチング素子は、
    　前記駆動回路部と前記第１スイッチング素子とを互いに結んで制御信号が通電する第１制御信号経路（ＬＳ１）、および、前記第１端子から前記第１スイッチング素子を経由して前記第２端子に至って前記出力電流が通電する第１出力電流経路（ＬＣ１）、を除く部分であって、且つ、前記第１端子および前記第２端子からの距離が、前記第１スイッチング素子よりも遠い位置に配置され、
    　前記第１端子から前記第２スイッチング素子を経由して前記第２端子に至って前記出力電流が通電する第２出力電流経路（ＬＣ２）が、前記第１出力電流経路よりも長くされている、半導体装置。
  2. 　前記第１端子および前記第２端子は、所定の仮想軸に対して直交して延設され、
    　前記第１スイッチング素子、前記第２スイッチング素子および前記駆動回路部は、前記仮想軸の方向から正面視した平面レイアウトにおいて、前記仮想軸に直交する同一の仮想平面内に、互いにオーバーラップしないように配置されている、請求項１に記載の半導体装置。
  3. 　前記仮想軸に直交する一面を有するヒートシンク（ＨＳ１）を備え、
    　前記第１スイッチング素子および前記第２スイッチング素子は前記ヒートシンクの前記一面に配置され、
    　前記平面レイアウトにおいて、前記駆動回路部は、前記第１スイッチング素子を挟んで第１端子と反対側に配置されている、請求項２に記載の半導体装置。
  4. 　前記第１スイッチング素子は、シリコンを主成分として構成されたＩＧＢＴであり、
    　前記第２スイッチング素子は、シリコンカーバイドを主成分として構成されたＭＯＳＦＥＴである、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記駆動回路部は、前記第１スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第２スイッチング素子をオン状態とする、請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第１スイッチング素子と前記第２スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する、前記駆動回路部としての第１駆動回路部（５１）と、
    　さらに、第３端子（Ｔ３）と、
    　前記第２端子と前記第３端子との間に流れる出力電流を制御する第３スイッチング素子（３０）と、
    　前記第３スイッチング素子と並列接続された第４スイッチング素子（４０）と、
    　前記第３スイッチング素子と前記第４スイッチング素子とに制御信号を出力して、それぞれ独立に駆動する、前記駆動回路部としての第２駆動回路部（５２）と、を備え、
    　前記第１スイッチング素子および第２スイッチング素子を上アーム（Ｕ）とし、前記第３スイッチング素子および第４スイッチング素子を下アーム（Ｌ）としてインバータを構成し、
    　前記第４スイッチング素子は、
    　前記第２駆動回路部と前記第３スイッチング素子とを互いに結んで制御信号が通電する第２制御信号経路（ＬＳ２）、および、前記第２端子から前記第３スイッチング素子を経由して前記第３端子に至って前記出力電流が通電する第３出力電流経路（ＬＣ３）、を除く部分であって、且つ、前記第２端子および前記第３端子からの距離が、前記第３スイッチング素子よりも遠い位置に配置され、
    　前記第２端子から前記第４スイッチング素子を経由して前記第３端子に至って前記出力電流が通電する第４出力電流経路（ＬＣ４）が、前記第３出力電流経路よりも長くされている、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記第１端子、前記第２端子および前記第３端子は、所定の仮想軸に対して直交して延設され、
    　前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、前記第４スイッチング素子、および前記駆動回路部は、前記仮想軸の方向から正面視した平面レイアウトにおいて、前記仮想軸に直交する同一の仮想平面内に、互いにオーバーラップしないように配置されている、請求項６に記載の半導体装置。
  8. 　前記仮想軸に直交する同一面内に並んで配置された第１ヒートシンク（ＨＳ１）および第２ヒートシンク（ＨＳ２）を備え、
    　前記第１スイッチング素子および前記第２スイッチング素子は前記第１ヒートシンクの一面に配置され、
    　前記第３スイッチング素子および前記第４スイッチング素子は前記第２ヒートシンクの一面に配置され、
    　前記平面レイアウトにおいて、
    　前記第１端子、前記第２端子および前記第３端子は、前記第１ヒートシンクと前記第２ヒートシンクの並び方向に直交する方向に延設され、
    　前記第１駆動回路部は、前記第１スイッチング素子を挟んで前記第１端子と反対側に配置され、
    　前記第２駆動回路部は、前記第３スイッチング素子を挟んで前記第３端子と反対側に配置されている、請求項７に記載の半導体装置。
  9. 　前記第１スイッチング素子および前記第３スイッチング素子は、シリコンを主成分として構成されたＩＧＢＴであり、
    　前記第２スイッチング素子および前記第４スイッチング素子は、シリコンカーバイドを主成分として構成されたＭＯＳＦＥＴである、請求項６～８のいずれか１項に記載の半導体装置。
  10. 　前記駆動回路部は、
    　前記第１スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第２スイッチング素子をオン状態とし、
    　前記第３スイッチング素子がオンされて定常損失を生じる期間においてのみ、前記第４スイッチング素子をオン状態とする、請求項６～９のいずれか１項に記載の半導体装置。

     
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