JP5538523B2 - 電力変換装置 - Google Patents

Description

本発明は、ハイブリッド電動車両（ＨＥＶ）または電動車両（ＥＶ）用のインバータ回路、このインバータ回路を用いた電力変換装置およびこの電力変換装置を用いたハイブリッド電動車両に係り、特に、パワー半導体素子の制御に用いるに好適なインバータ回路、このインバータ回路を用いた電力変換装置およびこの電力変換装置を用いたハイブリッド電動車両または電動車両に関する。

従来、ハイブリッド電動車両（ＨＥＶ）または電動車両（ＥＶ）に搭載されている高電圧インバータ用にパワー半導体素子としてＩＧＢＴが広く使用されている。しかしながら、ＩＧＢＴはスイッチング損失が大きい傾向があり、インバータシステムで使用する場合は、損失を低減させることが必須になる。このスイッチング損失低減のために、例えば特許文献１には、ＩＧＢＴのターンオフの前半を高速化し、後半を低速化することにより低ノイズ化することが記載されている。

しかしながら、インバータのキャリア周波数の高速化に伴い、ＩＧＢＴターンオフだけでなく、ＩＧＢＴターンオンも、インバータシステムの損失に大きく影響を及ぼすようになっており、ＩＧＢＴターンオン時を含めたスイッチング時の損失を更に低減することが要求されている。

特開２００９−５５６９６号公報

本発明の課題は、ターンオン時も含めたスイッチング時の損失を更に低減することである。

本発明の第１の態様によると、パワー半導体素子と、パワー半導体素子を駆動するための駆動信号を出力するドライバ回路部と、ＰＮＰトランジスタとＮＰＮトランジスタを含んで構成され、かつパワー半導体素子を駆動するためのゲート電圧を出力するバッファ回路部と、駆動信号を取得し、かつ当該駆動信号の入力に基づいて第１遅延信号を生成する第１遅延回路部と、ドレイン側がバッファ回路部の出力部側に接続され、かつ第１遅延信号に基づいて駆動される第１ＭＯＳＦＥＴと、を備える電力変換装置であって、バッファ回路部及び第１ＭＯＳＦＥＴは、駆動信号の入力に基づいて当該バッファ回路部及び当該第１ＭＯＳＦＥＴに電流が流れ、第１遅延回路部は、バッファ回路部が過渡状態を脱してオン状態となった後で第１遅延信号を出力し、パワー半導体素子は、第１遅延信号に基づく第１ＭＯＳＦＥＴのスイッチング動作により、ゲート電圧がバッファ回路部から印加されてオン状態となる。 本発明の第２の態様によると、第１の態様の電力変換装置であって、バッファ回路部は、当該ＰＮＰトランジスタと当該ＮＰＮトランジスタがトーテムポール構成を成し、さらに当該ＮＰＮトランジスタと当該ＰＮＰトランジスタの接続部がパワー半導体素子のゲート端子と接続されることが好ましい。
本発明の第３の態様によると、第２の態様の電力変換装置であって、第１ＭＯＳＦＥＴは、ＮチャンネルＭＯＳＦＥＴで構成され、かつ当該ＮチャンネルＭＯＳＦＥＴがＮＰＮトランジスタと電気的に直列に接続され、第１遅延回路部は、駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を第１遅延信号として出力することが好ましい。
本発明の第４の態様によると、第１の態様の電力変換装置であって、駆動信号を取得し、かつ当該駆動信号の入力に基づいて第２遅延信号を生成する第２遅延回路部と、ドレイン側がバッファ回路部の出力部側に接続され、かつ第２遅延信号に基づいて駆動される第２ＭＯＳＦＥＴと、を備え、バッファ回路部及び第２ＭＯＳＦＥＴは、駆動信号の入力に基づいて当該バッファ回路部及び当該第２ＭＯＳＦＥＴに電流が流れ、第２遅延回路部は、バッファ回路部が過渡状態を脱してオン状態となった後で、第２遅延信号を出力し、パワー半導体素子は、第２遅延信号に基づく第２ＭＯＳＦＥＴのスイッチング動作により、ゲート電圧がバッファ回路部から印加されてオフ状態となることが好ましい。
本発明の第５の態様によると、第４の態様の電力変換装置であって、バッファ回路部は、当該ＰＮＰトランジスタと当該ＮＰＮトランジスタがトーテムポール構成を成し、さらに当該ＮＰＮトランジスタと当該ＰＮＰトランジスタの接続部がパワー半導体素子のゲート端子と接続されることが好ましい。
本発明の第６の態様によると、第５の態様の電力変換装置であって、第２ＭＯＳＦＥＴは、ＰチャンネルＭＯＳＦＥＴで構成され、かつ当該ＰチャンネルＭＯＳＦＥＴがＰＮＰトランジスタと電気的に直列に接続され、第２遅延回路部は、駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を第２遅延信号として出力することが好ましい。

本発明により、スイッチング時の損失を更に低減することができる。

ハイブリッド電動車両（ＨＥＶ）または電動車両（ＥＶ）用で一般的に用いられているインバータの入出力インターフェイス回路図である。 一般的なインバータ回路に使用されるパワー半導体素子駆動回路の具体的構成を示す回路図である。 本発明による第１の実施形態のパワー半導体素子駆動回路の具体的構成を示す回路図である。 本発明による第２の実施形態のパワー半導体素子駆動回路の具体的構成を示す回路図である。 従来回路の出力部の波形を図示したタイミングチャート図である。 第１の実施形態による出力部の波形を図示したタイミングチャート図である。 第２の実施形態による出力部の波形を図示したタイミングチャート図である。 （ａ）は、本実施形態のパワーモジュール３７０の斜視図である。（ｂ）は、本実施形態のパワーモジュール３７０の断面図である。 （ａ）は、図８の構造の理解を助けるための分解図である。（ｂ）は、パワーモジュール３７０の回路図である。 （ａ）は、インダクタンスの低減効果を説明する回路図であり、（ｂ）は、インダクタンスの低減作用を説明するための電流の流れを示す斜視図である。

図１は、ハイブリッド電動車両（ＨＥＶ）または電動車両（ＥＶ）用で一般的に用いられているインバータのシステム図である。このインバータシステムにはバッテリ１００のＤＣ電圧をＡＣ電圧に変換するパワー半導体素子１０４〜１０９と、モータ１０２と、前記パワー半導体素子１０４〜１０９からの電流を検出する電流センサ１０３と、ＣＰＵ，カウンタ回路，入出力回路などを内蔵したＰＷＭ回路１０１と、前記パワー半導体素子１０４〜１０９を駆動するためのゲート駆動回路１１０〜１１５で構成される。インバータの損失を低減する回路は前述のゲート駆動回路に含まれる。ここでゲート駆動回路１１０〜１１５は各アームごとに構成される。

図１に示した回路構成では、パワー半導体素子１０４〜１０９が出力する電流を電流センサ１０３が検出し、設定値と検出した電流値との偏差を零にするＰＷＭ（パルス幅変調）演算をＰＷＭ回路１０１に行わせることにより、このＰＷＭ回路１０１からゲート駆動回路１１０〜１１５へパワー半導体素子１０４〜１０９へのオン信号，オフ信号を交互に繰り返すＰＷＭ信号（パルス信号）が出力される。前記ゲート駆動回路１１０〜１１５は負論理のため、論理「Ｌ」レベルが入力されるとオン信号が出力され、論理「Ｈ」レベルが入力されるとオフ信号が出力される。
なお、ＰＷＭ回路１０１は、上記のようなＰＷＭ信号をゲート駆動回路に出力して、このゲート駆動回路を制御し、更にこのゲート駆動回路の出力によってパワー半導体素子の出力電流を制御することによってモータ１０２が駆動制御されるので、ＰＷＭ回路１０１はモータ駆動制御を行う機能を有する。

図２は図１のインバータ１アーム分（上アームまたは下アームのいずれか）である。すなわちパワー半導体素子１０４〜１０９とこれらをそれぞれ駆動するゲート駆動回路１１０〜１１５の内の１アーム分（上アームまたは下アーム）の回路構成図である。ゲート駆動回路１１０〜１１５は、基本的には同様な構成及び機能を有するので、１組のパワー半導体素子とゲート駆動回路を示す図２を用いてゲート駆動回路の動作について説明する。

図２に示されたゲート駆動回路３４０は、図１のゲート駆動回路１１０〜１１５の内の１つのゲート駆動回路を駆動するための電力を電源３００から供給される。ドライバ回路３０２は、パワー半導体素子のスイッチング動作を制御するための制御信号３０１を取得する。

バッファ回路３３０は、ＮＰＮトランジスタ３０５とＰＮＰトランジスタ３０６で構成され、かつ当該ＮＰＮトランジスタ３０５と当該ＰＮＰトランジスタ３０６が電気的に直列に接続されるようにトーテムポール構成を成す。そして、ゲート抵抗３０４が、ＮＰＮトランジスタ３０５のドレイン側に接続される。またゲート抵抗３０７が、ＰＮＰトランジスタ３０６のソース側に接続される。

ＰＷＭ回路１０１から出力された制御信号３０１は、ドライバ回路３０２を経由し駆動信号３３４として出力される。ここで、駆動信号３３４は、バッファ回路３３０を駆動するためのバッファ駆動信号として機能する。

駆動信号３３４はバッファ回路３３０を経由しゲート電圧信号３３１として出力される。

パワー半導体素子３０３は、ゲート電極とエミッタ電極間にゲートエミッタ間寄生容量３０９を有している。パワー半導体素子３０３のターンオンスピードは、ターンオン駆動トランジスタ（ＮＰＮトランジスタ３０５）側のゲート抵抗３０４とＮＰＮトランジスタ３０５とゲートエミッタ間寄生容量３０９で構成される各部品の時定数によって決定される。

従来回路ではパワー半導体素子３０３のターンオンスピードを高速化するために、ゲート抵抗３０４の値を小さくすることで対応している。しかしながら、パワー半導体素子３０３のターンオンスピードは、ゲート抵抗３０４をどんなに小さくしてもバッファ回路３３０のＮＰＮトランジスタ３０５が過渡状態を脱し完全にオンするまでの過渡応答時間に支配されてしまい、これ以上に高速化することはできない。ここで過渡応答時間とは、トランジスタがオン状態への変化を開始してから、完全なオン状態すなわち能動領域に達するまでの時間のことである。

図５に一般的なインバータのパワー半導体のタイミングチャートを示す。図５において、ドライバ回路出力電圧は図２で示された駆動信号３３４を示し、ＩＧＢＴゲート電圧は図２で示されたゲート電圧信号３３５を示し、ＩＧＢＴエミッタ電流はパワー半導体素子３０３のエミッタとコレクタ間に流れる電流を示し、ＩＧＢＴコレクタ電圧はパワー半導体素子３０３のコレクタ−エミッタ間電圧を示している。なお、図中のＶＢＢはバッテリ電源１００が供給するＤＣ電圧であり、ＶＣＣは電源３００から供給されるＤＣ電圧である。

ターンオン時間Ｔ０は、バッファ回路３３０に駆動信号３３４が入力されてからパワー半導体素子３０３のエミッタ電流が流れはじめるまでの時間である。なおＩＧＢＴエミッタ電流とＩＧＢＴコレクタ電圧との積分領域（図５斜線領域）がスイッチングオン損失Ｌ０である。

図３は、本発明による第１の実施形態のゲート駆動回路である。
ＮチャンネルＭＯＳＦＥＴ３１０は、パワー半導体素子３０３のゲート端子３３３とＧＮＤとの間に接続される。さらに、ＮチャンネルＭＯＳＦＥＴ３１０は、ＮＰＮトランジスタ３０５と電気的に直列に、かつＰＮＰトランジスタ３０６と電気的に並列に接続される。

また遅延回路３２０は、ドライバ回路３０２とバッファ回路３３０とを繋ぐ配線から駆動信号３３４を取得して、駆動信号３３４の入力後の所定時間経過後にターンオン遅延信号３３６を出力する。なお、遅延回路３２０は、前記配線とは異なる配線からドライバ回路３０２からの駆動信号３３４を取得してもよい。そこで、本実施形態では、遅延回路３２０に、駆動信号３３４を反転させた反転信号を生成する反転回路部を備えるようにする。当該反転信号は、ターンオン遅延信号３３６として出力される。

本実施形態では、ドライバ回路３０２から出力された駆動信号３３４が、バッファ回路３３０および遅延回路３２０に入力される。ターンオン遅延信号３３６は、バッファ回路３３０中のＮＰＮトランジスタ３０５が過渡状態を完全に脱するまでＮチャンネルＭＯＳＦＥＴ３１０のオン状態を継続するように制御される（電流経路Ａ）。すなわち、遅延回路３２０は、ターンオン遅延信号３３６を出力してＮチャンネルＭＯＳＦＥＴ３１０を制御する回路として動作している。

ＮＰＮトランジスタ３０５が完全にオンした状態で、ＮチャンネルＭＯＳＦＥＴ３１０をオフすることで、ＮＰＮトランジスタ３０５が完全にオンした状態でパワー半導体素子３０３にゲート電圧を印加してドライブする（電流経路Ｂ）。

また、ターンオントランジスタ（ＮＰＮトランジスタ３０５）側のゲート抵抗３０４の選定は、ＮＰＮトランジスタ３０５の最大電流定格を超えない値に設定する。ドライブ能力（最大電流定格）の小さいトランジスタまたは極端に応答性の悪い（低速）トランジスタでは本実施形態の効果が得にくい。

図６に、図３のゲート駆動回路に係るタイミングチャートを示す。図６において、ドライバ回路出力電圧は図３の駆動信号３３４を示し、ＮチャンネルＭＯＳＦＥＴ駆動信号は図３のターンオン遅延信号３３６を示し、ＩＧＢＴエミッタ電流は図３のパワー半導体素子３０３に流れる主電流を示し、ＩＧＢＴコレクタ電圧は図３のパワー半導体素子３０３のコレクタ−エミッタ間電圧を示している。

ここで、図６中のターンオン遅延時間Ｔ１は、遅延回路３２０における遅延時間を示す。またこのターンオン遅延時間Ｔ１は、各パワー半導体素子３０３の特性と寄生容量３０９によって決定される図５中ターンオン遅延時間Ｔ０よりも長くなるように設定される。
なお、図示されていないが、ＮチャンネルＭＯＳＦＥＴ駆動信号のＶＣＣ電圧の出力はドライバ回路出力電圧が０Ｖになったタイミングから所定の時間だけ遅延されたタイミングで行われている。

ＩＧＢＴに印加されるゲート電圧のスピードを高速化することにより、ＩＧＢＴのエミッタ電流，ＩＧＢＴコレクタ電圧ともに高速応答が可能となり、結果としてターンオン損失Ｌ１を小さくできる。ターンオン損失Ｌ１とはＩＧＢＴエミッタ電流とＩＧＢＴコレクタ電圧との積分領域（図６斜線領域）に相当する。なお、ＩＧＢＴゲート電圧、ＩＧＢＴエミッタ電流，ＩＧＢＴコレクタ電圧の各点線部分が従来の駆動回路（図２）で動作させた場合の波形である。

図４は、本発明による第２の実施形態のゲート駆動回路を示す図である。本実施形態のゲート駆動回路は、図３に示されたゲート駆動回路に、パワー半導体素子３０３のゲート端子３３３と電源３００との間にＰチャンネルＭＯＳＦＥＴ４１０を接続する。さらに、遅延回路４２０が、ドライバ回路３０２とバッファ回路３３０とを繋ぐ配線から駆動信号３３４を取得して、駆動信号３３４の入力後の所定時間経過後にターンオフ遅延信号４３６を生成する。

なお、遅延回路４２０は、前記配線とは異なる配線からドライバ回路３０２からの駆動信号３３４を取得してもよい。そこで、本実施形態では、遅延回路４２０に、駆動信号３３４を反転させた反転信号を生成する反転回路部を備えるようにする。当該反転信号は、ターンオフ遅延信号４３６として出力される。

本実施形態では第１の実施形態に加えて、ドライバ回路３０２から出力された駆動信号３３４が、バッファ回路３３０および遅延回路４２０に入力される。ターンオフ遅延信号４３６は、バッファ回路３３０中のＰＮＰトランジスタ３０６が過渡状態を完全に脱するまでＰチャンネルＭＯＳＦＥＴ４１０のオン状態を継続するように制御される（電流経路Ｃ）。すなわち、遅延回路４２０は、ターンオフ遅延信号４３６を出力してＰチャンネルＭＯＳＦＥＴ４１０を制御する回路として動作している。

ＰＮＰトランジスタ４０５が完全にオンした状態で、ＰチャンネルＭＯＳＦＥＴ４１０をオフすることで、ＰＮＰトランジスタ４０５が完全にオンした状態でパワー半導体素子３０３にゲート電圧を印加してドライブする（電流経路Ｄ）。

また、ターンオフオフトランジスタ（ＰＮＰトランジスタ３０６）側のゲート抵抗３０７の選定は、ＰＮＰトランジスタ３０６の最大電流定格を超えない値に設定する。ドライブ能力（最大電流定格）の小さいトランジスタまたは極端に応答性の悪い（低速）トランジスタでは本実施形態の効果が得にくい。

図７に本発明回路の各部タイミングチャートを示す。図７において、ドライバ回路出力電圧は図４の駆動信号３３４を示し、ＰチャンネルＭＯＳＦＥＴ駆動信号は図４のターンオフ遅延信号４３６を示し、ＩＧＢＴエミッタ電流はパワー半導体素子３０３を流れる主電流を示し、ＩＧＢＴコレクタ電圧はパワー半導体素子３０３のコレクタ−エミッタ間電圧を示している。

ここで、図７中のターンオフ遅延時間Ｔ２は、ＰチャンネルＭＯＳＦＥＴ４１０の駆動する遅延回路４２０における遅延時間を示す。
なお、図示されていないが、ＰチャンネルＭＯＳＦＥＴ駆動信号のＶＣＣ電圧の出力はドライバ回路出力電圧がＶＣＣになったタイミングから所定の時間だけ遅延されたタイミングで行われている。また、図４のように、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴ両方を用いる場合は、これらのＭＯＳＦＥＴが同時にオンとなることがないようにする。例えば、図７のターンオフ遅延時間Ｔ２の後で、ＮチャンネルＭＯＳＦＥＴ駆動信号のＶＣＣ電圧出力が行われるようにしている。

ＩＧＢＴゲート電圧のスピードを高速化することにより、ＩＧＢＴのエミッタ電流、ＩＧＢＴコレクタ電圧ともに高速応答が可能となり、結果としてターンオフ損失Ｌ２を小さくできる。ターンオフ損失Ｌ２とはＩＧＢＴエミッタ電流とＩＧＢＴコレクタ電圧との積分領域（図７斜線領域）に相当する。なお、ＩＧＢＴゲート電圧，ＩＧＢＴエミッタ電流，ＩＧＢＴコレクタ電圧の各点線部分が従来の駆動回路（図２）で動作させた場合の波形である。

しかしながら、代表的なパワー半導体素子であるＩＧＢＴの場合、ターンオフ損失ＩＧＢＴ自身のテール電流による部分が大きく、ドライバ回路側で高速化を図っても効果が出にくい。

本発明による第２の実施形態に係る回路を使用することで、ＩＧＢＴのスイッチング損失（発熱）が大きいがために苦手とされていた高キャリア周波数での使用が可能となり、インバータとしての制御領域を広く持つことが可能になる。

一方、パワー半導体素子３０３のターンオン時間が高速化することにより、跳ね上がり電圧の増大を抑制するために、配線インダクタンスを低減したパワーモジュールを用いることが望まれる。そこで、本発明による第１の実施形態及び第２の実施形態のゲート駆動回路に適したパワーモジュールについて、以下に説明する。

図８〜図１０を用いてパワーモジュール３７０の詳細構成を説明する。図８（ａ）は、本発明による第１の実施形態あるいは第２の実施形態の電力変換装置を備えたパワーモジュール３７０の斜視図である。図８（ｂ）は、このパワーモジュール３７０の断面図である。

上下アーム直列回路を構成するパワー半導体素子（ＩＧＢＴ３２８，ＩＧＢＴ３７４，ダイオード１５６，ダイオード１６６）が、図９に示す如く、導体板３１５や導体板３１８によって、あるいは導体板３１６や導体板３１９によって、両面から挟んで固着される。これら導体板には、信号端子３２５Ｕや信号端子３２５Ｌである信号配線を一体成型して成る補助モールド体６００が組みつけられる。

導体板３１５等は、その放熱面が露出した状態で第一封止樹脂３４８によって封止され、当該放熱面に絶縁シート３７８が熱圧着される。第一封止樹脂３４８により封止されたモジュール一次封止体３７１は、モジュールケース３７２の中に挿入して絶縁シート３７８を挟んで、ＣＡＮ型冷却器であるモジュールケース３７２の内面に熱圧着される。ここで、ＣＡＮ型冷却器とは、一面に挿入口３７５と他面に底を有する筒形状をした冷却器である。

モジュールケース３７２は、アルミ合金材料例えばＡｌ，ＡｌＳｉ，ＡｌＳｉＣ，Ａｌ−Ｃ等から構成され、かつ、つなぎ目の無い状態で一体に成形される。モジュールケース３７２は、挿入口３７５以外に開口を設けない構造であり、挿入口３７５は、フランジ３７２Ｂによって、その外周を囲まれている。また、図８（ｂ）に示されるように、他の面より広い面を有する第１放熱面３７６ａ及び第２放熱面３７６ｂがそれぞれ対向した状態で配置され、当該対向する第１放熱面３７６ａと第２放熱面３７６ｂと繋ぐ３つの面は、当該第１放熱面３７６ａ及び第２放熱面３７６ｂより狭い幅で密閉された面を構成し、残りの一辺の面に挿入口３７５が形成される。

このような形状の金属性のケースを用いることで、モジュールケース３７２を水や油などの冷媒が流れる流路内に挿入しても、冷媒に対するシールをフランジ３７２Ｂにて確保できるため、冷却媒体がモジュールケース３７２の内部に侵入するのを簡易な構成で防ぐことができる。また、対向した第１放熱面３７６ａと第２放熱面３７６ｂに、フィン３７３がそれぞれ均一に形成される。さらに、第１放熱面３７６ａ及び第２放熱面３７６ｂの外周には、厚みが極端に薄くなっている湾曲部３７２Ａが形成されている。湾曲部３７２Ａは、フィン３７３を加圧することで簡単に変形する程度まで厚みを極端に薄くしてあるため、モジュール一次封止体３７１が挿入された後の生産性が向上する。

モジュールケース３７２の内部に残存する空隙には、第二封止樹脂３５１を充填される。また、図９に示されるように、コンデンサと電気的に接続するための直流正極配線３１５Ａおよび直流負極配線３１９Ａが設けられており、その先端部に直流正極端子３１５Ｂと直流負極端子３１９Ｂが形成されている。モータに交流電力を供給するための交流配線３７７が設けられており、その先端に交流端子３２１が形成されている。本実施形態では、直流正極配線３１５Ａは導体板３１５と一体成形され、直流負極配線３１９Ａは導体板３１９と一体成形され、交流配線３７７は導体板３１６と一体成形される。

上述のように導体板３１５等を絶縁シート３７８を介してモジュールケース３７２の内壁に熱圧着することにより、導体板とモジュールケース３７２の内壁の間の空隙を少なくすることができ、パワー半導体素子の発生熱を効率良くフィン３７３へ伝達できる。さらに絶縁シート３７８にある程度の厚みと柔軟性を持たせることにより、熱応力の発生を絶縁シート３７８で吸収することができ、温度変化の激しい車両用の電力変換装置に使用するのに良好となる。

図９（ａ）は、図８の構造の理解を助けるための分解図である。図９（ｂ）は、パワーモジュール３７０の回路図である。また、図１０（ａ）は、インダクタンスの低減効果を説明する回路図であり、図１０（ｂ）は、インダクタンスの低減作用を説明するための電流の流れを示す斜視図である。

まず、パワー半導体素子（ＩＧＢＴ３２８，ＩＧＢＴ３７４，ダイオード１５６，ダイオード１６６）と導体板の配置を、図９（ｂ）に示された電気回路と関連付けて説明する。図８（ａ）に示されるように、直流正極側の導体板３１５と交流出力側の導体板３１６は、略同一平面状に配置される。導体板３１５には、上アーム側のＩＧＢＴ３２８のコレクタ電極と上アーム側のダイオード１５６のカソード電極が固着される。導体板３１６には、下アーム側のＩＧＢＴ３７４のコレクタ電極と下アーム側のダイオード１６６のカソード電極が固着される。

同様に、交流導体板３１８と導体板３１９は、略同一平面状に配置される。交流導体板３１８には、上アーム側のＩＧＢＴ３２８のエミッタ電極と上アーム側のダイオード１５６のアノード電極が固着される。導体板３１９には、下アーム側のＩＧＢＴ３７４のエミッタ電極と下アーム側のダイオード１６６のアノード電極が固着される。各パワー半導体素子は、各導体板に設けられた素子固着部３２２に、金属接合材１６０を介してそれぞれ固着される。金属接合材１６０は、例えばはんだ材や銀シート及び微細金属粒子を含んだ低温焼結接合材、等である。

各パワー半導体素子は板状の扁平構造であり、当該パワー半導体素子の各電極は表裏面に形成されている。パワー半導体素子の各電極は、導体板３１５と導体板３１８、または導体板３１６と導体板３１９によって挟まれる。つまり、導体板３１５と導体板３１８は、ＩＧＢＴ３２８及びダイオード１５６を介して略平行に対向した積層配置となる。同様に、導体板３１６と導体板３１９は、ＩＧＢＴ３７４及びダイオード１６６を介して略平行に対向した積層配置となる。また、導体板３１６と導体板３１８は中間電極３２９を介して接続されている。この接続により上アーム回路と下アーム回路が電気的に接続され、上下アーム直列回路が形成される。

直流正極配線３１５Ａと直流負極配線３１９Ａは、樹脂材料で成形された補助モールド体６００を介して対向した状態で略平行に延びる形状を成している。信号端子３２５Ｕや信号端子３２５Ｌは、補助モールド体６００に一体に成形されて、かつ直流正極配線３１５Ａ及び直流負極配線３１９Ａと同様の方向に向かって延びている。補助モールド体６００に用いる樹脂材料は、絶縁性を有する熱硬化性樹脂かあるいは熱可塑性樹脂が適している。これにより、直流正極配線３１５Ａと直流負極配線３１９Ａと信号端子３２５Ｕと信号端子３２５Ｌとの間の絶縁性を確保でき、高密度配線が可能となる。さらに、直流正極配線３１５Ａと直流負極配線３１９Ａを略平行に対向するように配置したことにより、パワー半導体素子のスイッチング動作時に瞬間的に流れる電流が、対向してかつ逆方向に流れる。これにより、電流が作る磁界が互いに相殺する作用をなし、この作用により低インダクタンス化が可能となる。

更なる低インダクタンス化が、図１０に示すループ電流によりもたらされる。
図１０（ａ）において、下アーム側のダイオード１６６が順方向バイアス状態で導通している状態とする。この状態で、上アーム側ＩＧＢＴ３２８がＯＮ状態になると、下アーム側のダイオード１６６が逆方向バイアスとなりキャリア移動に起因するリカバリ電流が上下アームを貫通する。このとき、各導体板３１５，３１６，３１８，３１９には、図１０（ｂ）に示されるリカバリ電流３６０が流れる。リカバリ電流３６０は、点線で示されるとおり、直流負極端子３１９Ｂと対向に配置された直流正極端子３１５Ｂを通り、続いて各導体板３１５，３１６，３１８，３１９により形成されるループ形状の経路を流れ、再び直流正極端子３１５Ｂと対向に配置された直流負極端子３１９Ｂを介して実線に示すように流れる。ループ形状経路を電流が流れることによって、モジュールケース３７２の第１放熱面３７６ａ及び第２放熱面３７６ｂに渦電流３６１が流れる。この渦電流３６１の電流経路に等価回路３６２が発生する磁界相殺効果によって、ループ形状経路における配線インダクタンス３６３が低減する。

なお、リカバリ電流３６０の電流経路がループ形状に近いほど、インダクタンス低減作用が増大する。本実施形態では、ループ形状の電流経路は点線で示す如く、導体板３１５の直流正極端子３１５Ｂ側に近い経路を流れ、ＩＧＢＴ３２８及びダイオード１５６内を通る。そしてループ形状の電流経路は実線で示す如く、導体板３１８の直流正極端子３１５Ｂ側より遠い経路を流れ、その後、点線で示す如く導体板３１６の直流正極端子３１５Ｂ側より遠い経路を流れ、ＩＧＢＴ３７４及びダイオード１６６内を通る。さらにループ形状の電流経路は実線で示す如く、導体板３１９の直流負極配線３１９Ａ側に近い経路を流れる。このようにループ形状の電流経路が、直流正極端子３１５Ｂや直流負極端子３１９Ｂに対して、近い側や遠い側の経路を通ることで、よりループ形状に近い電流経路が形成される。

以上に説明したパワーモジュール３７０を用いることによって、跳ね上がり電圧を抑制することができる。したがって、図３又は図４にて説明したゲート駆動回路によるスイッチング損失を抑制と、当該パワーモジュール３７０による跳ね上がり電圧の抑制のバランスを図ることができる。

なお、上記の説明で明らかなように、図４に示すゲート駆動回路で、第１のＭＯＳＦＥＴ（ＮチャンネルＭＯＳＦＥＴ３１０）と遅延回路３２０を削除し、第２のＭＯＳＦＥＴすなわちＰチャンネルＭＯＳＦＥＴ４１０と遅延回路４２０のみを設ける構成として、ターンオフ損失のみを低減することも可能である。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１０年第０８４７７４号（２０１０年４月１日出願）

Claims (6)

1. パワー半導体素子と、
   前記パワー半導体素子を駆動するための駆動信号を出力するドライバ回路部と、
   ＰＮＰトランジスタとＮＰＮトランジスタを含んで構成され、かつ前記パワー半導体素子を駆動するためのゲート電圧を出力するバッファ回路部と、
   前記駆動信号に基づいて第１遅延信号を生成する第１遅延回路部と、
   ドレイン側が前記バッファ回路部の出力部側に接続され、かつソース側がグランド側に接続され、さらに前記第１遅延信号に基づいて駆動される第１ＭＯＳＦＥＴと、を備え、
   前記第１遅延回路部は、前記駆動信号が前記バッファ回路部に入力されてから当該バッファ回路部が過渡状態を脱してオン状態となるまでの予め設定された時間を経過した後に前記第１遅延信号を出力し、
   前記第１ＭＯＳＦＥＴは、前記駆動信号が出力される前から前記グランド側と電気的に接続されるオン状態となっており、当該第１遅延信号に基づき前記オン状態から当該グランド側と電気的に遮断されるオフ状態となり、
   前記パワー半導体素子は、前記第１ＭＯＳＦＥＴが前記オフ状態となることにより、前記ゲート電圧が前記バッファ回路部から印加されてオン状態となる電力変換装置。
2. 請求項１に記載された電力変換装置であって、
   前記バッファ回路部は、当該ＰＮＰトランジスタと当該ＮＰＮトランジスタがトーテンポール構成を成し、さらに当該ＮＰＮトランジスタと当該ＰＮＰトランジスタの接続部が前記パワー半導体素子のゲート端子と接続される電力変換装置。
3. 請求項２に記載された電力変換装置であって、
   前記第１ＭＯＳＦＥＴは、ＮチャンネルＭＯＳＦＥＴで構成され、かつ当該ＮチャンネルＭＯＳＦＥＴが前記ＮＰＮトランジスタと電気的に直列に接続され、
   前記第１遅延回路部は、前記駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を前記第１遅延信号として出力する電力変換装置。
4. 請求項１に記載された電力変換装置であって、
   前記駆動信号を取得し、かつ当該駆動信号の入力に基づいて第２遅延信号を生成する第２遅延回路部と、
   ドレイン側が前記バッファ回路部の出力部側に接続され、かつ前記第２遅延信号に基づいて駆動される第２ＭＯＳＦＥＴと、を備え、
   前記バッファ回路部及び前記第２ＭＯＳＦＥＴは、前記駆動信号の入力に基づいて当該バッファ回路部及び当該第２ＭＯＳＦＥＴに電流が流れ、
   前記第２遅延回路部は、前記バッファ回路部が過渡状態を脱してオン状態となるまでの時間を経過した後に前記第２遅延信号を出力し、
   前記パワー半導体素子は、前記第２遅延信号に基づく前記第２ＭＯＳＦＥＴのスイッチング動作により、前記ゲート電圧が前記バッファ回路部から印加されてオフ状態となる電力変換装置。
5. 請求項４に記載された電力変換装置であって、
   前記バッファ回路部は、当該ＰＮＰトランジスタと当該ＮＰＮトランジスタがトーテンポール構成を成し、さらに当該ＮＰＮトランジスタと当該ＰＮＰトランジスタの接続部が前記パワー半導体素子のゲート端子と接続される電力変換装置。
6. 請求項５に記載された電力変換装置であって、
   前記第２ＭＯＳＦＥＴは、ＰチャンネルＭＯＳＦＥＴで構成され、かつ当該ＰチャンネルＭＯＳＦＥＴが前記ＰＮＰトランジスタと電気的に直列に接続され、
   前記第２遅延回路部は、前記駆動信号を反転させた反転信号を生成する反転回路部を有し、かつ当該反転信号を前記第２遅延信号として出力する電力変換装置。

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