JP2003304678A - 電圧駆動型素子の駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】電圧駆動型素子のターンオフ時のターンオフ遅
延の増大を防ぐ。 【解決手段】電圧駆動型素子１のゲートと接続されて電
圧駆動型素子１のターンオフ時にゲート電荷を放電する
放電抵抗Ｒ２と、電圧駆動型素子１のゲート電圧が所定
の電圧より高いか否かを判定するコンパレータ７，８
と、電圧駆動型素子１のターンオフ開始から所定時間経
過後のゲート電圧がコンパレータ７，８により所定の電
圧より高いと判定されると、放電抵抗の抵抗値を小さく
する抵抗値低減手段４，５，Ｒ３，Ｒ４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘導性負荷に駆動
電流を供給するための電圧駆動型素子の駆動装置に関す
る。

【０００２】

【従来の技術】電流のスイッチング手段としてＩＧＢＴ
やパワーＭＯＳＦＥＴ等の電圧駆動型素子を用いる場
合、ターンオフ時に発生するサージ電圧を抑制するため
に、電圧駆動型素子のゲート電荷を放電する際の抵抗を
大きくして、電流の遮断速度を緩やかにする方法が採用
されることがある。しかし、ターンオフ後も大きい抵抗
にてプルダウンしたままでは、ノイズによりゲート電圧
が上昇して誤ターンオンする可能性があるため、ターン
オフ終了後は低抵抗にてプルダウンする技術が知られて
いる。例えば、特開平１１−２６２２４３号公報には、
ゲート電圧が所定電圧を下回った場合に、低抵抗にてゲ
ートをプルダウンする方法が開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、ＩＧＢ
Ｔ等の製品バラツキや温度変化に起因する特性変動によ
り、ターンオフ時間が長くなると、ゲート電圧が所定電
圧まで低下するのに時間がかかり、低抵抗にてプルダウ
ン動作を行うことができなくなることがある。この場
合、ノイズによりターンオンする誤動作が生じる等の問
題があった。

【０００４】本発明の目的は、電圧駆動型素子のターン
オフ時のターンオフ遅延の増大を防ぐ電圧駆動型素子の
駆動装置を提供することにある。

【０００５】

【課題を解決するための手段】一実施の形態を示す図１
を参照して本発明を説明する。 （１）請求項１の発明は、電圧駆動型素子１のゲートと
接続されて、電圧駆動型素子１のターンオフ時にゲート
電荷を放電する放電抵抗Ｒ２と、電圧駆動型素子１のゲ
ート電圧が所定の電圧より高いか否かを判定する電圧判
定手段７，８と、電圧駆動型素子１のターンオフ開始か
ら所定時間経過後のゲート電圧が電圧判定手段７，８に
より所定の電圧より高いと判定されると、放電抵抗の抵
抗値を小さくする抵抗値低減手段ＦＦ１、ＦＦ２、４、
５、Ｒ３、Ｒ４とを備えることにより、上記目的を達成
する。 （２）請求項２の発明は、請求項１の電圧駆動型素子の
駆動装置において、抵抗値低減手段ＦＦ１、ＦＦ２、
４、５、Ｒ３、Ｒ４は、放電抵抗Ｒ２と並列に接続され
た抵抗値低減用抵抗Ｒ３，Ｒ４と、抵抗値低減用抵抗Ｒ
３，Ｒ４を介してゲート電荷の放電を実行するかしない
かを切り替える切替手段ＦＦ１、ＦＦ２、４，５とを備
え、切替手段ＦＦ１、ＦＦ２、４，５は、電圧駆動型素
子１のターンオフ開始から所定時間経過後のゲート電圧
が電圧判定手段７，８により所定の電圧より高いと判定
されると、抵抗値低減用抵抗Ｒ３，Ｒ４も介してゲート
電荷を放電させることを特徴とする。 （３）請求項３の発明は、請求項１の電圧駆動型素子の
駆動装置において、抵抗値低減手段ＦＦ１、ＦＦ２、
４、５、Ｒ３、Ｒ４は、放電抵抗Ｒ２と並列に接続され
た第１の抵抗値低減用抵抗Ｒ３および第２の抵抗値低減
用抵抗Ｒ４と、第１の抵抗値低減用抵抗Ｒ３および第２
の抵抗値低減用抵抗Ｒ４を介してゲート電荷の放電を実
行するかしないかを切り替える切替手段ＦＦ１、ＦＦ
２、４，５とを備え、切替手段ＦＦ１、ＦＦ２、４，５
は、電圧駆動型素子１のターンオフ開始から第１の所定
時間経過後のゲート電圧が電圧判定手段７，８により第
１の所定の電圧より高いと判定されると、第１の抵抗値
低減用抵抗Ｒ３も介してゲート電荷を放電させ、電圧駆
動型素子１のターンオフ開始から第２の所定時間経過後
のゲート電圧が電圧判定手段７，８により第２の所定の
電圧より高いと判定されると、さらに第２の抵抗値低減
用抵抗Ｒ４も介してゲート電荷を放電させることを特徴
とする。

【０００６】なお、上記課題を解決するための手段の項
では、本発明をわかりやすく説明するために実施の形態
の図１と対応づけたが、これにより本発明が実施の形態
に限定されるものではない。

【０００７】

【発明の効果】本発明によれば、次のような効果を奏す
る。 （１）請求項１〜３の発明によれば、電圧駆動型素子の
ターンオフ時のターンオフ遅延の増大を抑制することが
できる。 （２）請求項２の発明によれば、所定時間経過後のゲー
ト電圧が所定の電圧より高い場合には、抵抗値低減用抵
抗も介してゲート電荷を放電させることにより、放電抵
抗の抵抗値を小さくするので、電圧駆動型素子が誤ター
ンオンするのを防ぐことができる。

【０００８】

【発明の実施の形態】図１は、電圧駆動型素子の１つで
あるＩＧＢＴを用いて負荷Ｌ１を駆動する駆動装置の一
実施の形態の構成を示す図である。負荷Ｌ１は、ＩＧＢ
Ｔ１によって駆動される。ＩＧＢＴ１のゲートは、抵抗
Ｒ１と、抵抗Ｒ１と直列に接続されたＮＰＮトランジス
タ２とを介して、駆動回路電源１０と接続されている。
また、ＩＧＢＴ１のゲートは、抵抗Ｒ２と、抵抗Ｒ２と
直列に接続されたＰＮＰトランジスタ３とを介して、グ
ランド（ＧＮＤ）接続されている。

【０００９】トランジスタ２，３は、それぞれ駆動信号
Ｖinに基づいて、オン／オフする。駆動信号ＶinがＨ
（ハイ）レベルの間は、ＮＰＮトランジスタ２はオン状
態であり、ＰＮＰトランジスタ３はオフ状態となってい
る。この間は、駆動回路電源１０の電圧は、抵抗Ｒ１を
介してＩＧＢＴ１のゲートに印可されるので、ＩＧＢＴ
１がオンとなり、負荷Ｌ１には電流が流れる。一方、駆
動信号ＶinがＨレベルからＬレベルに遷移すると、ＮＰ
Ｎトランジスタ２はオフ、ＰＮＰトランジスタ３はオン
となって、ＩＧＢＴ１がターンオフする。

【００１０】ＩＧＢＴのゲートは、２つのコンパレータ
７，８とも接続されている。コンパレータ７は、駆動回
路電源１０の電圧Ｖccを抵抗Ｒ５と抵抗Ｒ６＋Ｒ７とで
分圧された電圧Ｖref1（＝Ｖcc・（Ｒ６＋Ｒ７）／（Ｒ
５＋Ｒ６＋Ｒ７））と、ＩＧＢＴ１のゲート電圧（ゲー
ト−エミッタ間電圧Ｖge）とを比較する。ゲート電圧Ｖ
geが比較電圧Ｖref1よりも小さければＬ（ロー）レベル
の信号を出力し、ゲート電圧Ｖgeが比較電圧Ｖref1より
も大きければＨレベルの信号を出力する。

【００１１】コンパレータ７の出力はフリップフロップ
ＦＦ１に入力される。フリップフロップＦＦ１の出力
は、Ｎチャネル型ＭＯＳＦＥＴ４のゲートと接続されて
おり、フリップフロップＦＦ１の出力がＨレベルになっ
たときに、ＭＯＳＦＥＴ４がオンする。これにより、Ｍ
ＯＳＦＥＴ４とＩＧＢＴ１のゲートとの間に接続されて
いる抵抗Ｒ３が導通するので、抵抗Ｒ３を用いてＩＧＢ
Ｔ１のゲートをプルダウンすることができる。

【００１２】コンパレータ８は、駆動回路電源１０の電
圧Ｖccを抵抗Ｒ５＋Ｒ６と抵抗Ｒ７とで分圧された電圧
Ｖref2（＝Ｖcc・Ｒ７／（Ｒ５＋Ｒ６＋Ｒ７））と、Ｉ
ＧＢＴ１のゲート電圧とを比較する。電圧比較による信
号の出力動作は、コンパレータ７と同様である。コンパ
レータ８の出力はフリップフロップＦＦ２に入力され
る。フリップフロップＦＦ２の出力は、Ｎチャネル型Ｍ
ＯＳＦＥＴ５のゲートと接続されており、フリップフロ
ップＦＦ２の出力がＨレベルになったときに、ＭＯＳＦ
ＥＴ５がオンする。これにより、ＭＯＳＦＥＴ５とＩＧ
ＢＴ１のゲートとの間に接続されている抵抗Ｒ４を用い
てＩＧＢＴ１のゲートをプルダウンする。

【００１３】なお、比較電圧Ｖref1およびＶref2は、Ｉ
ＧＢＴ１のターンオフ特性に基づいて予め定めておく。
後述するように、比較電圧Ｖref1は、ＩＧＢＴ１のター
ンオフ開始から遅延時間ｔ１経過後のゲート電圧Ｖgeと
比較する際に用いられるので、遅延時間ｔ１とともに、
ＩＧＢＴ１のターンオフ特性に基づいて定めておく。同
様に、比較電圧Ｖref2は、ＩＧＢＴ１のターンオフ開始
から遅延時間ｔ２経過後のゲート電圧Ｖgeと比較する際
に用いられるので、遅延時間ｔ２とともに、ＩＧＢＴ１
のターンオフ特性に基づいて定めておく。但し、比較電
圧Ｖref1およびＶref2は、抵抗Ｒ５〜Ｒ７の抵抗値に基
づいて定まるので、比較電圧Ｖref1，Ｖref2を定めてお
くということは、抵抗Ｒ５〜Ｒ７の抵抗値を定めておく
ことに他ならない。

【００１４】フリップフロップＦＦ１は、駆動信号Ｖin
を遅延回路１１にて時間ｔ１だけ遅延させた信号の立ち
下がり時に、入力信号を出力信号として保持する。すな
わち、駆動信号ＶinがＨレベルからＬレベルに遷移して
時間ｔ１経過した時に、コンパレータ７から入力された
信号を出力信号として保持する。同様に、フリップフロ
ップＦＦ２は、駆動信号Ｖinを遅延回路１２にて時間ｔ
２だけ遅延させた信号の立ち下がり時に、入力信号を出
力信号として保持する。

【００１５】駆動信号Ｖinを遅延回路１３にて時間ｔ３
だけ遅延させた信号は、ＮＯＴゲート１４にて反転され
た後、Ｎチャネル型ＭＯＳＦＥＴ６のゲートに入力され
る。遅延回路１３の出力がＬレベルになると、ＭＯＳＦ
ＥＴ６がオンとなり、ＩＧＢＴ１のゲートはグランドと
短絡される。３つの遅延回路１１，１２，１３にて遅延
させる遅延時間ｔ１，ｔ２，ｔ３の間には、ｔ１＜ｔ２
＜ｔ３の関係があり、それぞれの値は、ＩＧＢＴ１のタ
ーンオフ特性に基づいて予め定めておく。遅延回路１３
では、出力がＨレベルからＬレベルに遷移する時にのみ
遅延時間ｔ３が付与され、出力がＬレベルからＨレベル
に遷移する時には信号の遅延は生じないものとする。

【００１６】図１に示す回路において、ＭＯＳＦＥＴ
４，５，６がオフの時に、駆動信号ＶinをＨレベルから
Ｌレベルに遷移させると、ＮＰＮトランジスタ２がオフ
すると同時に、ＰＮＰトランジスタ３がオンする。これ
により、ＩＧＢＴ１のゲート電荷は、抵抗Ｒ２を介して
放電されて、ＩＧＢＴ１のターンオフが開始する。この
後、ターンオフ開始から遅延時間ｔ１およびｔ２経過後
のゲート電圧Ｖgeの値に基づいて、ＭＯＳＦＥＴ４およ
び５がそれぞれオンする。例えば、ＭＯＳＦＥＴ４がオ
ンすると抵抗Ｒ３が導通するので、ＩＧＢＴ１のゲート
電荷は抵抗Ｒ２と抵抗Ｒ３を介して放電される。ＩＧＢ
Ｔ１のターンオフ時の動作特性を図２および図３を用い
て後述する。

【００１７】−正常時の動作特性− 図２は、駆動信号ＶinをＨレベルからＬレベルに遷移さ
せて、ＩＧＢＴ１をターンオフさせた時の通常の動作時
の各電流、電圧波形を示す図である。図中、Ｉc，Ｖc
e，Ｖgeはそれぞれ、ＩＧＢＴ１のコレクタに流れ込む
電流、コレクタ−エミッタ間電圧、ゲート−エミッタ間
電圧を示している。

【００１８】駆動信号ＶinがＨレベルの間は、ＮＰＮト
ランジスタ２はオンとなっており、抵抗Ｒ１を介して駆
動回路電源１０の電圧ＶccをＩＧＢＴ１のゲートに印加
することにより、ＩＧＢＴ１をオンさせている。これに
より、負荷Ｌ１に電流Ｉcを流している。

【００１９】この状態から駆動信号ＶinをＬレベルに遷
移させると、ＮＰＮトランジスタ２がオフすると同時
に、オフされていたＰＮＰトランジスタ３がオンとな
り、抵抗Ｒ２を介してＩＧＢＴ１のゲート容量から電荷
の放電を開始する。ゲート容量から電荷の放電が開始さ
れると、ゲート−エミッタ間電圧Ｖgeが低下すると共
に、ＩＧＢＴ１がターンオフを開始する。ゲート−コレ
クタ間容量による帰還効果により、ゲート−エミッタ間
電圧Ｖgeの低下は一旦停止するが、コレクタ−エミッタ
間電圧Ｖceの上昇に伴って再び低下し始めて、コレクタ
電流Ｉcが遮断される。

【００２０】駆動信号ＶinがＨレベルからＬレベルに遷
移してから、遅延回路１１の遅延動作による遅延時間ｔ
１経過後に、フリップフロップＦＦ１のクロックが入力
される。ＩＧＢＴ１のターンオフ特性が正常な場合に
は、図２に示すように、電圧Ｖge＜Ｖref1の関係が成り
立つので、コンパレータ７からはＬレベルの信号が出力
される。従って、フリップフロップＦＦ１の出力はＬレ
ベルのままであり、ＭＯＳＦＥＴ４はオフ状態が保たれ
る。同様に、遅延回路１２にて遅延時間ｔ２経過した後
にフリップフロップＦＦ２のクロックが入力されるが、
電圧Ｖge＜Ｖref2の関係が成り立つので、フリップフロ
ップＦＦ２の出力もＬレベルのままであり、ＭＯＳＦＥ
Ｔ５はオフ状態が保たれる。

【００２１】その後、遅延回路１３の遅延動作による遅
延時間ｔ３経過後に、ＭＯＳＦＥＴ６がオンとなり、Ｉ
ＧＢＴ１のゲートはグランドと短絡される。これによ
り、ノイズに起因するＩＧＢＴ１の誤ターンオン動作を
防ぐことができる。

【００２２】−ターンオフ遅延が大きい場合の動作特性
− 図３は、ＩＧＢＴ１の製品バラツキや温度特性により、
ターンオフ遅延が大きい場合の各電流、電圧波形を示す
図である。駆動信号ＶinがＨレベルからＬレベルに遷移
すると、ＮＰＮトランジスタ２がオフすると同時に、オ
フされていたＰＮＰトランジスタ３がオンとなり、抵抗
Ｒ２を介してＩＧＢＴ１のゲート容量から電荷の放電を
開始する。ここでは、ＩＧＢＴ１の製品バラツキや温度
特性により、ＩＧＢＴ１のターンオフ特性が変動し、タ
ーンオフ時のゲート−エミッタ間電圧Ｖgeの低下が極端
に遅くなっている場合について説明する。

【００２３】遅延回路１１の遅延動作による遅延時間ｔ
１経過時点において、図３に示すように、電圧Ｖge＞Ｖ
ref1の関係が成り立っているので、フリップフロップＦ
Ｆ１の出力はＨレベルとなる。これにより、ＭＯＳＦＥ
Ｔ４がオンするので、ＭＯＳＦＥＴ４と接続されている
抵抗Ｒ３が通電する。従って、ＩＧＢＴ１のゲート電荷
は、抵抗Ｒ２と抵抗Ｒ３との並列抵抗を介して放電が行
われる。この抵抗Ｒ２と抵抗Ｒ３とからなる並列抵抗
は、抵抗Ｒ２よりも抵抗値が小さいため、ゲート電圧Ｖ
geの低下速度は速くなる。

【００２４】同様に、遅延回路１２の遅延動作による遅
延時間ｔ２経過時点において、図３に示すように、電圧
Ｖge＞Ｖref2の関係が成り立っているので、フリップフ
ロップＦＦ２の出力はＨレベルとなる。これにより、Ｍ
ＯＳＦＥＴ５がオンするので、ＭＯＳＦＥＴ５と接続さ
れている抵抗Ｒ４が通電する。従って、ＩＧＢＴ１のゲ
ート電荷は、抵抗Ｒ２と抵抗Ｒ３と抵抗Ｒ４との並列抵
抗を介して放電が行われる。この場合、ゲート電荷を放
電させるための抵抗Ｒ２，Ｒ３，Ｒ４の抵抗値は、抵抗
Ｒ４が通電する前の抵抗値と比べてさらに小さくなるの
で、電圧ｖgeの低下速度はさらに速くなる。

【００２５】その後、遅延回路１３における遅延時間ｔ
３経過後に、ＭＯＳＦＥＴ６がオンとなり、ＩＧＢＴ１
のゲートはグランドと短絡される。これにより、ノイズ
に起因するＩＧＢＴ１の誤ターンオン動作を防ぐことが
できる。遅延時間ｔ３経過前には、ＭＯＳＦＥＴ４およ
びＭＯＳＦＥＴ５をオンさせて、ゲート電荷の放電抵抗
の抵抗値を小さくすることにより、ゲート−エミッタ間
電圧Ｖgeの低下速度を調整しているので、遅延時間ｔ３
経過後には、ＩＧＢＴ１のターンオフ動作は終了してい
る。

【００２６】なお、図３では、ＭＯＳＦＥＴ４およびＭ
ＯＳＦＥＴ５が共にオンとなる場合について説明した
が、ゲート電圧Ｖgeの低下状態によっては、ＭＯＳＦＥ
Ｔ４およびＭＯＳＦＥＴ５のうちのいずれか一方のみが
オンとなる可能性もある。このような場合においても、
所定時間ｔ１またはｔ２経過後にゲート電圧Ｖgeが比較
電圧Ｖref1またはＶref2以下に低下していなければ、Ｉ
ＧＢＴ１のターンオフ動作の途中でゲート電荷の放電抵
抗を小さくするので、ゲート電圧Ｖgeの低下速度を速め
ることができる。

【００２７】本実施の形態における電圧駆動型素子の駆
動装置によれば、駆動信号Ｖinに基づいてＩＧＢＴ１の
ターンオフ動作を開始してから、遅延時間ｔ１経過後に
ゲート電圧Ｖgeと第１の比較電圧Ｖref1とを比較し、Ｖ
ge＞Ｖref1であればＭＯＳＦＥＴ４をオンさせることに
より、ＩＧＢＴ１のゲート電荷を放電させるための抵抗
の抵抗値を小さくする。さらに、遅延時間ｔ２経過後に
ゲート電圧Ｖgeと第２の比較電圧Ｖref2とを比較し、Ｖ
ge＞Ｖref2であればＭＯＳＦＥＴ５をオンさせることに
より、ＩＧＢＴ１のゲート電荷の放電抵抗の抵抗値をさ
らに小さくする。これにより、ターンオフ開始時には放
電抵抗の抵抗値を大きくしてターンオフ時に発生するサ
ージ電圧の発生を抑制することができ、かつ、ターンオ
フ終了後の誤ターンオン動作を防ぐことができる。

【００２８】上述した方法とは別に、ターンオフ開始時
から所定時間経過後に、ゲート電荷を放電させるための
抵抗の抵抗値を小さくする方法も考えられるが、この方
法では、ＩＧＢＴ１のターンオフ特性が変動することに
よってターンオフ遅延が大きくなると、抵抗値を小さく
する際にターンオフ動作が終了していない可能性もあ
り、次のような問題が生じる。すなわち、ターンオフ動
作が終了していないにも関わらず、放電抵抗を小さくす
ることによってＩＧＢＴ１のゲート電荷を放電するた
め、電流の遮断が急峻となり、発生するサージ電圧が大
きくなる。

【００２９】また、特開平１１−２６２２４３号公報に
開示されている方法、すなわち、ゲート電圧Ｖgeが所定
の電圧以下になったことを検知して、ＭＯＳＦＥＴ６を
オンさせる方法では、ゲート電圧Ｖgeが所定電圧を上回
る状態が継続している間は、ゲート電圧Ｖgeの低下速度
を抑制することができないため、ＩＧＢＴ１のターンオ
フ遅延の増大を抑えることはできない。この点、本実施
の形態の電圧駆動型素子の駆動装置によれば、ゲート電
圧Ｖgeに基づいて段階的に放電抵抗を小さくしていくの
で、サージ電圧が発生するのを抑制しつつ、ＩＧＢＴ１
のターンオフ遅延の増大を抑えることができる。

【００３０】本発明は、上述した一実施の形態に限定さ
れることはない。例えば、ＩＧＢＴ１のゲート電荷を放
電させるための抵抗を段階的に小さくしていくために、
抵抗Ｒ３とＲ４の２つの抵抗を設けたが、放電抵抗を低
減させるための抵抗を１つ、または３つ以上とすること
もできる。また、抵抗Ｒ３およびＲ４を設けずに、放電
抵抗Ｒ２を可変抵抗として段階的に抵抗値を小さくして
いくこともできる。さらに、電圧駆動型素子としてＩＧ
ＢＴを用いた例について説明したが、ＭＯＳＦＥＴ等の
他の電圧駆動型素子を用いることもできる。

【００３１】特許請求の範囲の構成要素と一実施の形態
の構成要素との対応関係は次の通りである。すなわち、
ＩＧＢＴ１が電圧駆動型素子を、抵抗Ｒ２が放電抵抗
を、コンパレータ７，８が電圧判定手段を、フリップフ
ロップＦＦ１，ＦＦ２、ＭＯＳＦＥＴ４，５および抵抗
Ｒ３，Ｒ４が抵抗値低減手段を、抵抗Ｒ３が抵抗値低減
用抵抗および第１の抵抗値低減用抵抗を、抵抗Ｒ４が抵
抗値低減用抵抗および第２の抵抗値低減用抵抗を、フリ
ップフロップＦＦ１，ＦＦ２、ＭＯＳＦＥＴ４，５が切
替手段をそれぞれ構成する。なお、本発明の特徴的な機
能を損なわない限り、各構成要素は上記構成に限定され
るものではない。

【図面の簡単な説明】

【図１】一実施の形態における電圧駆動型素子の駆動装
置の構成を示す図

【図２】ＩＧＢＴのターンオフ特性が正常時の動作特性
を示す図

【図３】ＩＧＢＴのターンオフ遅延が大きい場合の動作
特性を示す図

【符号の説明】

１…ＩＧＢＴ、２…ＮＰＮトランジスタ、３…ＰＮＰト
ランジスタ、４，５，６…ＭＯＳＦＥＴ、７，８…コン
パレータ、１０…駆動回路電源、１１，１２，１３…遅
延回路、１４…ＮＯＴゲート、Ｌ１…負荷、Ｒ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７…抵抗、Ｄ１…ダイ
オード、ＦＦ１，ＦＦ２…フリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】電圧駆動型素子のゲートと接続されて、前
   記電圧駆動型素子のターンオフ時にゲート電荷を放電す
   る放電抵抗と、 前記電圧駆動型素子のゲート電圧が所定の電圧より高い
   か否かを判定する電圧判定手段と、 前記電圧駆動型素子のターンオフ開始から所定時間経過
   後の前記ゲート電圧が前記電圧判定手段により前記所定
   の電圧より高いと判定されると、前記放電抵抗の抵抗値
   を小さくする抵抗値低減手段とを備えることを特徴とす
   る電圧駆動型素子の駆動装置。
2. 【請求項２】請求項１に記載の電圧駆動型素子の駆動装
   置において、 前記抵抗値低減手段は、前記放電抵抗と並列に接続され
   た抵抗値低減用抵抗と、前記抵抗値低減用抵抗を介して
   前記ゲート電荷の放電を実行するかしないかを切り替え
   る切替手段とを備え、 前記切替手段は、前記電圧駆動型素子のターンオフ開始
   から所定時間経過後の前記ゲート電圧が前記電圧判定手
   段により前記所定の電圧より高いと判定されると、前記
   抵抗値低減用抵抗も介して前記ゲート電荷を放電させる
   ことを特徴とする電圧駆動型素子の駆動装置。
3. 【請求項３】請求項１に記載の電圧駆動型素子の駆動装
   置において、 前記抵抗値低減手段は、前記放電抵抗と並列に接続され
   た第１の抵抗値低減用抵抗および第２の抵抗値低減用抵
   抗と、前記第１の抵抗値低減用抵抗および前記第２の抵
   抗値低減用抵抗を介して前記ゲート電荷の放電を実行す
   るかしないかを切り替える切替手段とを備え、 前記切替手段は、前記電圧駆動型素子のターンオフ開始
   から第１の所定時間経過後の前記ゲート電圧が前記電圧
   判定手段により第１の所定の電圧より高いと判定される
   と、前記第１の抵抗値低減用抵抗も介して前記ゲート電
   荷を放電させ、前記電圧駆動型素子のターンオフ開始か
   ら第２の所定時間経過後の前記ゲート電圧が前記電圧判
   定手段により第２の所定の電圧より高いと判定される
   と、さらに前記第２の抵抗値低減用抵抗も介して前記ゲ
   ート電荷を放電させることを特徴とする電圧駆動型素子
   の駆動装置。