JP6822000B2 - 半導体装置 - Google Patents

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Description

本発明は、複数のスイッチング素子が並列接続された半導体装置に関する。
従来、この種の半導体装置の一例が下記の特許文献１に開示されている。この特許文献１に開示の半導体装置は、ＩＧＢＴによって構成されたスイッチング素子を備えている。
特開２００３−１１００６４号公報
ところで、近年の半導体装置の高出力化の要請に対して、スイッチング素子の複数が互いに並列接続され、且つスイッチング素子に還流素子であるダイオードが逆並列接続された構成が採用されている。本構成において、還流素子のリカバリ期間中にコレクタ端子からエミッタ端子へとリカバリ電流が流れる。このとき、スイッチング素子のエミッタラインに電流が流れて電位差、即ちエミッタ電位差が生じる。このエミッタ電位差は、エミッタラインのインダクタンスＬとスイッチング時の電流の時間変化率であるｄｉ／ｄｔとの積であらわされる。
例えば、上記の特許文献１に開示のスイッチング素子の複数を互いに並列接続する場合には、バスバーのような外部配線を使用してエミッタラインが形成される。ところが、外部配線を用いるとエミッタ電位差が大きくなり易い。その理由として、外部配線自体が長くなりインダクタンスＬが大きい点、複数のスイッチング素子の個体差によって通電量が異なる点、電流の時間変化率ｄｉ／ｄｔが大きい点などが挙げられる。
そして、エミッタ電位差が大きくなりエミッタラインの電位、即ちゲート電位の基準電位が大きく揺れると、スイッチング素子のゲート電位が安定せず、このスイッチング素子の誤動作等が発生する要因になり得る。
本発明は、かかる課題に鑑みてなされたものであり、複数のスイッチング素子が並列接続された半導体装置において、スイッチング素子のエミッタラインの電位の揺れを小さく抑えるのに有効な技術を提供しようとするものである。
本発明の一態様は、
互いに並列接続された複数のスイッチング素子（１４）と、
上記複数のスイッチング素子に並列接続された複数の還流素子（１５）と、
を備え、
上記複数のスイッチング素子および上記複数の還流素子のうち、少なくとも２つずつが、樹脂封止されて１つの半導体モジュールを構成しており、
上記複数のスイッチング素子の基準電位をなすエミッタ電極（１４ｂ）と、上記複数の還流素子の基準電位をなすアノード電極（１５ｂ）とが、導電性材料からなり同一の板状部材（１７）によって電気的に接続されており、
上記エミッタ電極は、上記板状部材を介してエミッタ端子（１１ｎ）に接続され、上記エミッタ端子は、上記板状部材から延出しており、
上記半導体モジュールに樹脂封止されたなかで最も低電位側の、並列接続された上記スイッチング素子と上記還流素子とについて、上記還流素子のリカバリ期間中に上記還流素子を通って上記エミッタ端子へと流れるリカバリ電流の経路から外れた位置に上記スイッチング素子が配置されるよう、上記エミッタ端子から上記還流素子までの距離が上記エミッタ端子から上記スイッチング素子までの距離以下となるように構成されている、半導体装置（１１，１１１，２１１）にある。
上記の一態様の半導体装置において、スイッチング素子のエミッタ電極と還流素子のアノード電極とを接続するエミッタラインは、導電性材料からなる板状部材によって構成される。このような板状部材は、バスバーのような外部配線に比べて経路長を短くできるためインダクタンスが低い。このため、還流素子のリカバリ期間中にコレクタ端子からエミッタ端子へとリカバリ電流が流れても、エミッタラインに生じるエミッタ電位差を小さく抑えることができる。従って、エミッタラインの電位が大きく揺れるのを抑えてスイッチング素子のゲート電位を安定させることができ、このスイッチング素子の誤動作等の発生を防止できる。この場合、エミッタラインのインダクタンスを低く抑えることによって、電流の時間変化率ｄｉ／ｄｔを大きくすること、即ちスイッチング速度を早くすることが可能であり、これによりスイッチング素子の損失低減とチップサイズ低減を図ることができる。
また、エミッタ端子から還流素子までの距離がエミッタ端子からスイッチング素子までの距離以下となるように構成すれば、還流素子の方をスイッチング素子に比べてエミッタ端子の近くに配置することができ、或いは還流素子はエミッタ端子に対する離間距離をスイッチング素子と同様に設定できる。この場合、還流素子のリカバリ期間中に還流素子を通ってエミッタ端子へと流れるリカバリ電流の経路から外れた位置にスイッチング素子を配置することができる。このため、リカバリ電流の影響によってスイッチング素子のエミッタラインの電位が揺れるのを抑制できる。
以上のごとく、上記の態様によれば、複数のスイッチング素子が並列接続された半導体装置において、スイッチング素子のエミッタラインの電位の揺れを小さく抑えることが可能になる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
実施形態１の半導体装置を備えた電力変換装置の平面図。 図１の電力変換装置の斜視図。 図１のIII−III線矢視断面図。 図１中の冷却管の、第１方向及び第３方向で規定される平面についての断面図。 図１中の半導体装置の側面図。 図１のＶI−ＶI線矢視断面図。 図５のＶII−ＶII線矢視断面図。 図５のＶIII−ＶIII線矢視断面図。 図１の電力変換装置のインバータ回路図。 図９中の半導体装置の等価回路図。 実施形態２の半導体装置の側面図。 実施形態３の半導体装置の側面図。 実施形態４の半導体装置の側面図。 実施形態５の半導体装置の、第１方向及び第３方向で規定される平面についての断面図。 実施形態６の半導体装置の側面図。 図１５のＸＶI−ＸＶI線矢視断面図。 実施形態７の半導体装置の側面図。 実施形態８の半導体装置の側面図。 実施形態９の半導体装置の側面図。 実施形態１０の半導体装置の側面図。 実施形態１１の半導体装置の側面図。 実施形態１２の半導体装置の側面図。 図２２のＸＸIII−ＸＸIII線矢視断面図。 実施形態１２の半導体装置の等価回路図。 実施形態１２の半導体装置の回路の一部を模式的に示す回路図。 実施形態１２の半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の半導体装置の回路の一部を模式的に示す回路図。 実施形態１２の半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第１変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第１変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第２変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第２変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第３変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１２の第３変更例について、半導体装置の一部の素子を模式的に示す側面図。 実施形態１３の半導体装置の側面図。 実施形態１４の半導体装置の側面図。
以下、電力変換装置に係る実施形態について、図面を参照しつつ説明する。
なお、本明細書の図面では、特に断わらない限り、電力変換装置を構成する半導体装置の厚み方向である第１方向を矢印Ｘで示し、この半導体装置の横幅方向である第２方向を矢印Ｙで示し、第１方向及び第２方向の双方と直交する第３方向を矢印Ｚで示すものとする。
本実施形態の電力変換装置は、電力変換を行う装置である。この電力変換装置を構成する半導体装置は、例えば、電気自動車やハイブリッド自動車等に搭載され、直流の電源電力を駆動用モータの駆動に必要な交流電力に変換するインバータとして、また直流電力を昇圧或いは降圧された直流電力に変換するコンバータとして用いられる。
（実施形態１）
図１及び図２に示されるように、電力変換装置１は、半導体積層ユニット１０と、制御部３０の制御回路基板３１と、を含む複数の要素を備えている。これら複数の要素はケース１ａによって区画された空間に収容されている。ケース１ａは、軽量且つ高度な寸法精度が要求される自動車部品であり、アルミニウムを使用したアルミダイカスト製法によって作製されている。
半導体積層ユニット１０は、実施形態１の複数の半導体装置１１と、これら複数の半導体装置１１を冷却する冷却器２０と、を備えている。図１及び図２には、８つの半導体装置１１が示されている。
冷却器２０は、第１方向Ｘに延在する流入管２１と、第１方向Ｘに延在する流出管２２と、いずれも第２方向Ｙに延在し且つ第１方向Ｘについて所定の間隔を隔てて配置された複数の冷却管２３と、を備えている。図１及び図２には、９つの冷却管２３が示されている。
この半導体積層ユニット１０において、複数の半導体装置１１と複数の冷却管２３とが第１方向Ｘに交互に積層されている。この場合、各半導体装置１１は、２つの冷却管２３，２３によって両側から挟持されている。
半導体装置１１の複数の制御端子１１ａはいずれも、制御回路基板３１に電気的に接続されている。半導体装置１１のスイッチング動作を制御する制御電流が制御回路基板３１からこれら複数の制御端子１１ａを通じて該半導体装置１１に入力される。
冷却器２０において、複数の冷却管２３のそれぞれの流入部は流入管２１に連結され、且つ複数の冷却管２３のそれぞれの流出部は流出管２２に連結されている。また、冷却管２３は、管内に冷媒流路２４を有する。従って、流入管２１から冷却管２３の流入部に流入した冷媒は、冷却管２３内の冷媒流路２４を流通するときにこの冷却管２３に当接する半導体装置１１を冷却したのちに、冷却管２３の流出部から流出管２２へと排出される。この冷却器２０は、アルミニウム等の熱伝導性に優れた材料からなる。
図３及び図４に示されるように、冷却管２３は、管内の冷媒流路２４を第１方向Ｘについて２つの空間２４ａ，２４ｂに区画する区画部材２３ａを備えている。２つの空間２４ａ，２４ｂのそれぞれには、冷媒流路２４における冷媒の流れ方向と交差する方向に延在する放熱フィン２５が設けられている。この放熱フィン２５は、冷媒との接触面積を増やすことによって熱交換効率を高めて冷却能力を向上させるのに効果がある。特に、放熱フィン２５が冷媒流路２４における冷媒の流れ方向と垂直な方向に延在する構成の場合に、冷却能力を向上させる効果が高い。
なお、冷却管２３の冷媒流路２４に流す冷媒として、例えば、水やアンモニア等の自然冷媒、エチレングリコール系の不凍液を混入した水、フロリナート等のフッ化炭素系冷媒、ＨＣＦＣ１２３、ＨＦＣ１３４ａ等のフロン系冷媒、メタノール、アルコール等のアルコール系冷媒、アセトン等のケトン系冷媒等を用いることができる。
図５に示されるように、半導体装置１１は、互いに並列接続された２つのスイッチング素子１４，１４と、２つの還流素子１５，１５と、を備えている。この半導体装置１１は、２つのスイッチング素子１４，１４及び２つの還流素子１５，１５の全てが一体化された１つの半導体モジュールとして構成されている。特に、この半導体装置１１は、２つのスイッチング素子１４，１４からなる半導体素子対を１つ備えた半導体モジュールであり、「１ｉｎ１モジュール」とも称呼される。
スイッチング素子１４は、電力変換時にスイッチング動作を行う絶縁ゲートバイポーラトランジスタとして構成されている。このスイッチング素子１４を、「ＩＧＢＴ（Insulated Gate Bipolar Transistor）」ということもできる。このスイッチング素子１４のスイッチング動作は制御部３０によって制御される
なお、スイッチング素子１４は、特に図示しないものの、１つのガードリングによって囲まれており、このガードリングによって区画される素子が１つの素子として定義される。従って、１つのガードリングによって囲まれたスイッチング素子がさらに複数の素子に分割されている場合でも、スイッチング素子の数は１つである。本実施形態の半導体装置１１の場合は、スイッチング素子１４の数が２つになる。
還流素子１５は、スイッチング時にスイッチング素子１４に印加電圧と逆向きの電流が流れないように電流を還流させるために必要な還流ダイオードとして構成されている。この還流素子１５を、「ＦＷＤ（Free Wheeling Diode）」ということもできる。１つのスイッチング素子１４に対して１つの還流素子１５が逆並列接続（以下、単に「並列接続」ともいう。）されている。即ち、電流の流れる向きがスイッチング素子１４とは逆方向となるようにこのスイッチング素子１４に還流素子１５が並列接続されている。
図６に示されるように、半導体装置１１は、モールド樹脂１１ｂによって成型されている。このため、２つのスイッチング素子１４，１４と２つの還流素子１５，１５はいずれもモールド樹脂１１ｂに埋設されている。これにより、スイッチング素子１４および還流素子１５の２つずつが、樹脂封止されて１つの半導体モジュールを構成している。
図６〜図８が参照されるように、スイッチング素子１４は、平板状であり且つ平面視が矩形、即ち方形の素子であり、一方の素子表面にコレクタ電極１４ａを備え、且つ他方の素子表面にエミッタ電極１４ｂ及びゲート電極１４ｃを備えている。スイッチング素子１４のコレクタ電極１４ａには、はんだ層１１ｃを介してヒートシンク１６が接合されている。スイッチング素子１４のエミッタ電極１４ｂには、はんだ層１１ｃを介してスペーサ１８が接合され、更にこのスペーサ１８には、はんだ層１１ｃを介してヒートシンク１７が接合されている。このエミッタ電極１４ｂは、各スイッチング素子１４の基準電位をなす電極である。スイッチング素子１４のゲート電極１４ｃは、接続線としてのワイヤ１１ｄを介して制御端子１１ａに接続されている。
還流素子１５は、平板状であり且つ平面視が矩形の素子であり、一方の素子表面にカソード電極１５ａを備え、且つ他方の素子表面にアノード電極１５ｂを備えている。還流素子１５のカソード電極１５ａには、はんだ層１１ｃを介してヒートシンク１６が接合されている。還流素子１５のアノード電極１５ｂには、はんだ層１１ｃを介してスペーサ１９が接合され、更にこのスペーサ１９には、はんだ層１１ｃを介してヒートシンク１７が接合されている。このアノード電極１５ｂは、各アノード電極１５ｂの基準電位をなす電極である。
ヒートシンク１６，１７はいずれも、２つのスイッチング素子１４，１４及び２つの還流素子１５，１５に対して１つずつ設けられている。これらヒートシンク１６，１７はいずれも、導電性材料からなる板状部材であり、Ｃｕ合金系素材、鉄合金系素材、その他の機械的強度、電気伝導度、熱伝導度、耐食性などに優れた金属素材などによって構成されるのが好ましい。特に図示しないものの、ヒートシンク１６，１７はそれぞれ、その外表面が絶縁部材を介して前記の冷却器２０の冷却管２３に当接している。このため、ヒートシンク１６，１７の外表面、即ち冷却管２３との当接面は、半導体装置１１で生じた熱を冷却器２０の冷媒に放熱するための放熱面として構成される。
図５及び図８が参照されるように、半導体装置１１は、パワー端子としてのコレクタ端子１１ｐ及びエミッタ端子１１ｎを備えている。コレクタ端子１１ｐは、ヒートシンク１６を介してスイッチング素子１４のコレクタ電極１４ａに電気的に接続された端子である。エミッタ端子１１ｎは、ヒートシンク１７を介してスイッチング素子１４のエミッタ電極１４ｂに接続されたエミッタ端子である。これらコレクタ端子１１ｐ及びエミッタ端子１１ｎを介して半導体装置１１に直流電圧が印加される。
２つのスイッチング素子１４，１４および２つの還流素子１５，１５は、エミッタ端子１１ｎが延在する方向を含む仮想平面（コレクタ端子１１ｐが延在する方向を含む仮想平面でもある。）において平面配置されている。
スペーサ１８は、スイッチング素子１４とヒートシンク１７との間に介装された導電性の板状部材として構成されている。このスペーサ１８は、スイッチング素子１４とヒートシンク１７とを電気的に接続し、且つワイヤ１１ｄをスイッチング素子１４のゲート電極１４ｃから引き出すための空間Ｓを形成するように構成されている。このため、スイッチング素子１４のゲート電極１４ｃは、ワイヤ１１ｄ及び制御端子１１ａを介して制御部３０に電気的に接続されている。
スペーサ１９は、還流素子１５とヒートシンク１７との間に介装された導電性の板状部材として構成されている。このスペーサ１９は、還流素子１５とヒートシンク１７とを電気的に接続するように構成されている。
ここで、図５に示されるように、半導体装置１１は、この半導体装置１１をヒートシンク１７側から視たとき、上記のコレクタ端子１１ｐ及びエミッタ端子１１ｎはいずれも、スイッチング素子１４とは反対側、即ち還流素子１５側から第３方向Ｚに延出するように構成されている。
具体的には、図８に示されるように、コレクタ端子１１ｐは、ヒートシンク１６のうちスイッチング素子１４よりも還流素子１５に近い部位から第３方向Ｚに延出している。この場合、スイッチング素子１４のコレクタ電極１４ａと、還流素子１５のカソード電極１５ａとが、同一の板状部材であるヒートシンク１６によって電気的に接続されている。
一方で、エミッタ端子１１ｎは、ヒートシンク１７のうちスイッチング素子１４よりも還流素子１５に近い部位から第３方向Ｚに延出している。この場合、スイッチング素子１４のエミッタ電極１４ｂと、還流素子１５のアノード電極１５ｂとが、同一の板状部材であるヒートシンク１７によって電気的に接続されている。また、図７に示されるように、２つのスイッチング素子１４，１４は、ヒートシンク１７の板面に沿って互いに隣接して配置されている。
同一のヒートシンク１７の複数のスイッチング素子１４を配置する構造の場合、スイッチング素子１４で生じた熱がヒートシンク１７に集中するため、本実施形態のようにヒートシンク１７を冷却器２０の冷却管２３を介して冷却するのがスイッチング素子１４の発熱に対して効果的である。特に、半導体装置１１の両面を構成するヒートシンク１６，１７を冷却器２０の冷却管２３を介して冷却するのが好ましい。これにより、スイッチング素子１４の温度を低く抑えて電位抵抗を下げることが可能になる。
ここで、図５が参照されるように、本実施形態の半導体装置１１は、並列接続された一方のスイッチング素子１４Ａと一方の還流素子１５Ａとについて、エミッタ端子１１ｎから還流素子１５Ａまでの距離がエミッタ端子１１ｎからスイッチング素子１４Ａまでの距離を下回るように構成されている。即ち、還流素子１５Ａの方がスイッチング素子１４Ａに比べてエミッタ端子１１ｎから近い。
同様に、並列接続された他方のスイッチング素子１４Ｂと他方の還流素子１５Ｂとについて、エミッタ端子１１ｎから還流素子１５Ｂまでの距離がエミッタ端子１１ｎからスイッチング素子１４Ｂまでの距離を下回るように構成されている。即ち、還流素子１５Ｂの方がスイッチング素子１４Ｂに比べてエミッタ端子１１ｎから近い。
なお、１ｉｎ１モジュールの場合、並列接続されたスイッチング素子１４Ａ及び還流素子１５Ａ（以下、「第１の並列接続体」ともいう。）と、並列接続されたスイッチング素子１Ｂ及び還流素子１５Ｂ（以下、「第２の並列接続体」ともいう。）と、は同電位である。即ち、第１の並列接続体と第２の並列接続体の電位についての高低の区別はない。そこで、実施形態１の場合、上述のように第１の並列接続体及び第２の並列接続体のいずれも、「半導体モジュールに樹脂封止されたなかで最も低電位側の、並列接続されたスイッチング素子と還流素子とについて、エミッタ電極に接続されたエミッタ端子から還流素子までの距離がエミッタ端子からスイッチング素子までの距離以下となる。」という条件に該当し得る。
また、本実施形態の半導体装置１１において、互いに隣接する２つのスイッチング素子１４Ａ，１４Ｂは、互いに平行に配置され且つスイッチング素子１４Ａの素子中心Ｃとスイッチング素子１４Ｂの素子中心Ｃとが同一の仮想直線Ｆ上に位置するように配置されている。ここで、「互いに平行に配置」とは、２つのスイッチング素子１４Ａ，１４Ｂが横並び或いは縦並びに配置される態様をいう。この場合、仮想直線Ｆは第２方向Ｙに延在する。
これにより、２つのスイッチング素子１４Ａ，１４Ｂが第２方向Ｙについて左右対称に配置された規則的な配置パターンを実現できる。なお、素子中心Ｃは、矩形を呈するスイッチング素子のうち２つの対角線の交点に対応した位置として定められる。この場合、対角線は、隣り合わない二つの角の頂点を結ぶ線として定義される。
この配置パターンによれば、２つのスイッチング素子１４Ａ，１４Ｂの間に還流素子１５Ａ，１５Ｂが介装されず、且つ同一の仮想直線Ｆ上に２つのスイッチング素子１４Ａ，１４が配置されるため、それぞれのエミッタ電極同士を接続するエミッタラインの距離を短く抑えることができ、このエミッタラインのインダクタンスを小さく抑えることができる。
ここで、図９に示されるように、上記構成の電力変換装置１のインバータ回路１２は、制御部３０によって制御される。このインバータ回路１２を構成する８つの半導体装置１１は、電源Ｂの電圧を昇圧する昇圧回路を構成する２つの半導体装置１１Ｃ，１１Ｃと、昇圧された直流電力を交流電力に変換する変換回路を構成する６つの半導体装置と、に分類される。変換回路のこれら６つの半導体装置は、更に電源Ｂの高電位側ラインＬｐに接続された３つの上アーム半導体装置１１Ｈと、電源Ｂの低電位側ラインＬｎに接続された３つの下アーム半導体装置１１Ｌとに分類される。
図１０の等価回路が参照されるように、半導体装置１１において、２つのスイッチング素子１４，１４が互いに並列接続され、且つ２つのスイッチング素子１４，１４のそれぞれに対して１つの還流素子１５が並列接続されている。この等価回路において、スイッチング素子１４のコレクタ電極１４ａと還流素子１５のカソード電極１５ａとを電気的に接続するコレクタラインＬｃがヒートシンク１６によって構成されている。また、スイッチング素子１４のエミッタ電極１４ｂと還流素子１５のアノード電極１５ｂとを電気的に接続するエミッタラインＬｅがヒートシンク１７によって構成されている。このインバータ回路１２で得られた交流電力によって、車両走行用の三相交流モータ、即ち図９中の三相交流モータＭが駆動される。
なお、必要に応じて、コレクタラインＬｃをヒートシンク１６とは別の部材によって構成してもよい。例えば、コレクタラインＬｃをバスバーのような外部配線で構成してもよい。
次に、実施形態１の半導体装置１１の作用効果について説明する。
本実施形態の半導体装置１１において、前述のように、スイッチング素子１４のエミッタ電極１４ｂと還流素子１５のアノード電極１５ｂとを接続するエミッタラインＬｅがヒートシンク１７によって構成されている。この場合、ヒートシンク１７のような板状部材は、バスバーのような外部配線に比べて経路長を短くできるためインダクタンスが低い。このため、還流素子１５のリカバリ期間中にコレクタ端子１１ｐからエミッタ端子１１ｎへとリカバリ電流が流れても、エミッタラインＬｅに生じるエミッタ電位差を小さく抑えることができる。このエミッタ電位差は、エミッタラインのインダクタンスＬとスイッチング時の電流の時間変化率であるｄｉ／ｄｔとの積であらわされる。
従って、エミッタラインＬｅの電位が大きく揺れるのを抑えてスイッチング素子１４のゲート電位を安定させることができ、このスイッチング素子１４の誤動作等の発生を防止できる。この場合、エミッタラインＬｅのインダクタンスＬを低く抑えることによって、電流の時間変化率ｄｉ／ｄｔを大きくすること、即ちスイッチング速度を早くすることが可能であり、これによりスイッチング素子１４の損失低減とチップサイズ低減を図ることができる。
さらに、図５が参照されるように、スイッチング素子１４Ａ及び還流素子１５Ａについては、還流素子１５Ａの方がスイッチング素子１４Ａに比べてエミッタ端子１１ｎの近くに配置されている。この場合、還流素子１５Ａのリカバリ期間中に還流素子１５Ａを通ってエミッタ端子１１ｎへと流れるリカバリ電流の経路から外れた位置にスイッチング素子１４Ａを配置することができる。
同様に、スイッチング素子１４Ｂ及び還流素子１５Ｂについては、還流素子１５Ｂの方がスイッチング素子１４Ｂに比べてエミッタ端子１１ｎの近くに配置されている。この場合、還流素子１５Ｂのリカバリ期間中に還流素子１５Ｂを通ってエミッタ端子１１ｎへと流れるリカバリ電流の経路から外れた位置にスイッチング素子１４Ｂを配置することができる。
このため、リカバリ電流の影響によってスイッチング素子１４Ａ，１４ＢのエミッタラインＬｅの電位が揺れるのを抑制できる。
また、冷却器２０に対する放熱面を有するヒートシンク１７に、スイッチング素子のエミッタ電極１４ｂと還流素子のアノード電極１５ｂとを電気的に接続する機能を兼務させることができる。このため、半導体装置１１の部品点数を少なく抑え且つ構造の簡素化を図ることが可能になる。
（実施形態２）
図１１に示されるように、実施形態２の半導体装置１１は、エミッタ端子１１ｎの配置について実施形態１の半導体装置１１と相異している。
この実施形態２において、半導体装置１１のエミッタ端子１１ｎは、ヒートシンク１７の側方、即ち図１１中の右側から第２方向Ｙに延出している。
この半導体装置１１は、エミッタ端子１１ｎから還流素子１５Ａまでの距離が、エミッタ端子１１ｎからスイッチング素子１４Ａまでの距離以下となるように構成されている。また、この半導体装置１１は、エミッタ端子１１ｎから還流素子１５Ｂまでの距離が、エミッタ端子１１ｎからスイッチング素子１４Ｂまでの距離以下となるように構成されている。
その他の構成は、実施形態１と同様である。
実施形態２によれば、エミッタ端子１１ｎの配置を変更した場合でも、実施形態１の場合と同様にスイッチング素子１４Ａ，１４Ｂは還流素子１５Ａ，１５Ｂを流れるリカバリ電流による影響を受けにくく、エミッタ電位が揺れるのを抑制できる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態３）
図１２に示されるように、実施形態３の半導体装置１１は、コレクタ端子１１ｐ及びエミッタ端子１１ｎの双方の配置について実施形態１の半導体装置１１と相異している。
この実施形態３において、半導体装置１１のコレクタ端子１１ｐは、ヒートシンク１６の上方、即ち図１２中の上側から第３方向Ｚに延出している。また、エミッタ端子１１ｎはヒートシンク１７の側方、即ち図１２中の右側から第２方向Ｙに延出している。
この半導体装置１１は、エミッタ端子１１ｎから還流素子１５Ａまでの距離が、エミッタ端子１１ｎからスイッチング素子１４Ａまでの距離以下となるように構成されている。また、この半導体装置１１は、エミッタ端子１１ｎから還流素子１５Ｂまでの距離が、エミッタ端子１１ｎからスイッチング素子１４Ｂまでの距離以下となるように構成されている。
その他の構成は、実施形態１と同様である。
実施形態３によれば、コレクタ端子１１ｐ及びエミッタ端子１１ｎの配置を変更した場合でも、実施形態１の場合と同様にスイッチング素子１４Ａ，１４Ｂは還流素子１５Ａ，１５Ｂを流れるリカバリ電流による影響を受けにくく、エミッタ電位が揺れるのを抑制できる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態４）
図１３に示されるように、実施形態４の半導体装置１１は、コレクタ端子１１ｐ及びエミッタ端子１１ｎの双方の配置について、及びスイッチング素子１４Ａとスイッチング素子１４Ｂとの相対位置について、実施形態１の半導体装置１１と相異している。
この実施形態４において、スイッチング素子１４Ａの素子中心Ｃとスイッチング素子１４Ｂの素子中心Ｃとを通る同一の仮想直線Ｆが第２方向Ｙと交差して延在するように構成されている。
その他の構成は、実施形態１と同様である。
実施形態４によれば、コレクタ端子１１ｐ及びエミッタ端子１１ｎの双方の配置と、スイッチング素子１４Ａとスイッチング素子１４Ｂとの相対位置を変更した場合でも、実施形態１の場合と同様に、スイッチング素子１４Ａ，１４Ｂは還流素子１５Ａ，１５Ｂを流れるリカバリ電流による影響を受けにくく、エミッタ電位が揺れるのを抑制できる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態５）
図１４に示されるように、実施形態５の半導体装置１１は、スペーサ１８，１９がヒートシンク１７と一体化されている点で実施形態１の半導体装置１１と相異している。
この実施形態５において、ヒートシンク１７は、スイッチング素子１４に対しては、はんだ層１１ｃを介してエミッタ電極１４ｂに接合され、且つ還流素子１５に対しては、はんだ層１１ｃを介してアノード電極１５ｂに接合されている。この場合、ヒートシンク１７がスペーサ１８，１９の機能を兼務する。
その他の構成は、実施形態１と同様である。
実施形態５によれば、スペーサ１８，１９をヒートシンク１７と一体化することによって部品点数を少なく抑えることができる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態６）
図１５及び図１６に示されるように、実施形態６の半導体装置１１は、２つのヒートシンク１６，１７の間に制御部３０の制御回路基板３１が介装されている点で実施形態１の半導体装置１１と相異している。
この実施形態６において、制御回路基板３１は、多層プリント基板として構成されている。この制御回路基板３１は、前述のスペーサ１８，１９と同様の機能を有する。また、制御回路基板３１は、２つのスイッチング素子１４，１４とヒートシンク１７との間に介装された、制御線としてのパターン配線１１ｅを備えている。そして、このパターン配線１１ｅを利用して、実施形態１のワイヤ１１ｄのような接続線が構成されている。このため、スイッチング素子１４は、パターン配線１１ｅを介して制御部３０に電気的に接続されている。
その他の構成は、実施形態１と同様である。
実施形態６によれば、制御回路基板３１のパターン配線１１ｅを利用して、スイッチング素子１４のゲート電極１４ｃを制御部３０に接続することができる。
その他、実施形態１と同様の作用効果を奏する。
なお、上述の実施形態１〜６では、スイッチング素子１４の数が２つであり且つ還流素子１５の数が２つである場合について記載したが、スイッチング素子１４及び還流素子１５の数はいずれも複数であればよく、それぞれの素子の数が３つ以上に設定された別実施形態を採用することもできる。その場合、並列接続されたスイッチング素子と還流素子とについて、エミッタ端子から還流素子までの距離がエミッタ端子からスイッチング素子までの距離以下となるという条件を満たしていれば、スイッチング素子及び還流素子のそれぞれの配置パターンは必要に応じて適宜に変更可能である。
ここで、別実施形態を実施形態７〜１０として以下に例示する。
（実施形態７）
図１７に示されるように、実施形態７の半導体装置１１は、スイッチング素子１４の数が３つであり且つ還流素子１５の数が３つである点で実施形態１の半導体装置１１と相異している。
この実施形態７において、スイッチング素子１４Ａに還流素子１５Ａが並列接続され、スイッチング素子１４Ｂに還流素子１５Ｂが並列接続され、スイッチング素子１４Ｃに還流素子１５Ｃが並列接続されている。また、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃは、その全てが隣接して且つ互いに平行に横並びに配置され、且つそれぞれの素子中心Ｃが、第２方向Ｙに延在する同一の仮想直線Ｆ上に位置するように配置されている。
その他の構成は、実施形態１と同様である。
実施形態７の配置パターンによれば、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃの間に還流素子１５Ａ，１５Ｂ，１５Ｃが介装されず、且つ同一の仮想直線Ｆ上に３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃが配置されるため、エミッタラインの距離を短く抑えてインダクタンスを小さく抑えることができる。
その他、実施形態１と同様の作用効果を奏する。
なお、実施形態７の配置パターンの変更例として、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃのうちのいずれか２つのスイッチング素子のみが互いに隣接し、別のスイッチング素子との間に還流素子が介在するような配置パターンを採用することもできる。この場合、隣接する２つのスイッチング素子についてエミッタラインの距離を短くできる。即ち、複数のスイッチング素子のうちの少なくとも２つが互いに隣接していれば、複数のスイッチング素子の全てが隣接してもよいし、或いは一部の２つのスイッチング素子のみが互いに隣接してもよい。
（実施形態８）
図１８に示されるように、実施形態８の半導体装置１１は、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃが１つの仮想直線上にないという点で実施形態７の半導体装置１１と相異している。
この実施形態８において、互いに隣接する２つのスイッチング素子１４Ａ，１４Ｂは、互いに平行に横並びに配置され、且つそれぞれの素子中心Ｃが、第２方向Ｙに延在する同一の仮想直線Ｆ１上に位置するように配置されている。また、互いに隣接する２つのスイッチング素子１４Ａ，１４Ｃは、互いに平行に縦並びに配置され、且つそれぞれの素子中心Ｃが、第３方向Ｚに延在する同一の仮想直線Ｆ２上に位置するように配置されている。この場合、仮想直線Ｆ２は仮想直線Ｆ１と直交している。
その他の構成は、実施形態７と同様である。
実施形態８の配置パターンによれば、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃの間に還流素子１５Ａ，１５Ｂ，１５Ｃが介装されず、且つ同一の仮想直線Ｆ１上に２つのスイッチング素子１４Ａ，１４Ｂが配置され、且つ同一の仮想直線Ｆ２上に２つのスイッチング素子１４Ａ，１４Ｃが配置されるため、エミッタラインの距離を短く抑えてインダクタンスを小さく抑えることができる。
その他、実施形態７と同様の作用効果を奏する。
（実施形態９）
図１９に示されるように、実施形態９の半導体装置１１は、スイッチング素子１４の数が６つであり且つ還流素子１５の数が３つである点で実施形態１の半導体装置１１と相異している。
この実施形態９において、並列接続された２つのスイッチング素子１４Ａ，１４Ａに対して還流素子１５Ａが並列接続され、並列接続された２つのスイッチング素子１４Ｂ，１４Ｂに対して還流素子１５Ｂが並列接続され、並列接続された２つのスイッチング素子１４Ｃ，１４Ｃに対して還流素子１５Ｃが並列接続されている。
また、上側の３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃは、その全てが隣接して且つ互いに平行に横並びに配置され、且つそれぞれの素子中心Ｃが、第２方向Ｙに延在する同一の仮想直線Ｆ１上に位置するように配置されている。同様に、下側の３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃは、その全てが隣接して且つ互いに平行に横並びに配置され、且つそれぞれの素子中心Ｃが、第２方向Ｙに延在する同一の仮想直線Ｆ２上に位置するように配置されている。この場合、仮想直線Ｆ２は仮想直線Ｆ１と平行である。
その他の構成は、実施形態１と同様である。
実施形態９の配置パターンによれば、３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃの間に還流素子１５Ａ，１５Ｂ，１５Ｃが介装されず、且つ同一の仮想直線Ｆ１上或いは仮想直線Ｆ２上に３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃが配置されるため、エミッタラインの距離を短く抑えてインダクタンスを小さく抑えることができる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態１０）
図２０に示されるように、実施形態１０の半導体装置１１は、互いに平行な仮想直線Ｆ１及び仮想直線Ｆ２がいずれも第２方向Ｙと交差して延在する点で実施形態９の半導体装置１１と相異している。
この実施形態１０において、上側の３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃは、その全てが隣接して且つ第２方向Ｙと交差する斜め方向に配置され、且つそれぞれの素子中心Ｃが仮想直線Ｆ１上に位置するように配置されている。同様に、下側の３つのスイッチング素子１４Ａ，１４Ｂ，１４Ｃは、その全てが隣接して且つ第２方向Ｙと交差する斜め方向に配置され、且つそれぞれの素子中心Ｃが仮想直線Ｆ２上に位置するように配置されている。
その他の構成は、実施形態９と同様である。
実施形態１０の配置パターンによれば、実施形態９に比べてエミッタラインの距離が長くなるものの、エミッタラインの距離を短く抑える効果が得られる。
（実施形態１１）
図２１に示されるように、実施形態１１の半導体装置１１は、並列接続されたスイッチング素子１４及び還流素子１５が複合素子４０によって置き換えられている点で実施形態１の半導体装置１１と相異している。
この実施形態１１において、半導体装置１１は２つの複合素子４０を備えている。
その他の構成は、実施形態１と同様である。
複合素子４０は、スイッチング素子１４として使用される領域と、還流素子１５として使用される領域との双方を備えている。即ち、この複合素子４０は、並列接続されたスイッチング素子１４と還流素子１５とのそれぞれの機能を併せ持つ１つの複合素子として構成されている。
この複合素子４０として、典型的には、スイッチング素子としてのＩＧＢＴと還流素子としてのＦＷＤとを１チップ化したＲＣ−ＩＧＢＴや、還流素子としてのダイオードが内蔵されたＳｉＣ−ＭＯＳＦＥＴ（SiC-Metal-Oxide-Semiconductor Field-Effect Transistor）を使用することができる。
なお、ＲＣ−ＩＧＢＴの詳細な構造については、例えば特開２００９−０９９６９０号公報に開示のＲＣ−ＩＧＢＴの構造が参照される。
実施形態１１によれば、複合素子４０を使用することによって半導体装置１１の構造を簡素化し且つ小型化することができる。
その他、実施形態１と同様の作用効果を奏する。
（実施形態１２）
図２２に示されるように、実施形態１２の半導体装置１１１は、２つのスイッチング素子からなる半導体素子対を２つ備える点で実施形態１の半導体装置１１と相異している。
この実施形態１２において、半導体装置１１１の２つの半導体素子対が電源Ｂの高電位側ラインＬｐと低電位側ラインＬｎとの間に直列に接続されている。この半導体装置１１１は、図９中の１つの上アーム半導体装置１１Ｈ（単に、「上アーム１１Ｈ」ともいう。）と１つの下アーム半導体装置１１Ｌ（単に、「下アーム１１Ｌ」ともいう。）と、を組み合わせた構成を有する半導体モジュールであり、「２ｉｎ１モジュール」とも称呼される。
２ｉｎ１モジュールの場合、下アームの並列接続体が、上アームの並列接続体に対して電位が低く、「半導体モジュールに樹脂封止されたなかで最も低電位側の、並列接続されたスイッチング素子と還流素子とについて、エミッタ電極に接続されたエミッタ端子から還流素子までの距離がエミッタ端子からスイッチング素子までの距離以下となる。」という条件に該当し得る。
この半導体装置１１１は、実施形態１の半導体装置１１と同様に、上アーム半導体装置１１Ｈ及び下アーム半導体装置１１Ｌのそれぞれにおいて、エミッタラインＬｅがヒートシンク１７によって構成されている。このため、電流の時間変化率が大きい場合でも、エミッタラインＬｅにリカバリ電流が流れたときのエミッタ電位差を小さく抑えることができる。
図２２及び図２４が参照されるように、半導体装置１１１は、パワー端子としての、コレクタ端子１１ｐ、エミッタ端子１１ｎ、出力端子１１ｏを備えている。コレクタ端子１１ｐ及びエミッタ端子１１ｎを介して半導体装置１１１に直流電圧が印加され、出力端子１１ｏを通じて該半導体装置１１１から交流電力が出力される。
上アーム半導体装置１１Ｈは、高電位側のアームであり、互いに並列接続された２つのスイッチング素子１４Ａ，１４Ａと、２つの還流素子１５Ａ，１５Ａと、を備えている。１つのスイッチング素子１４Ａに対して１の還流素子１５Ａが逆並列接続（以下、単に「並列接続」ともいう。）されている。即ち、この上アーム半導体装置１１Ｈは、互いに並列接続されたスイッチング素子１４Ａと還流素子１５Ａの組を２つ備えている。
なお、この上アーム半導体装置１１Ｈにおいて、互いに並列接続されたスイッチング素子１４Ａと還流素子１５Ａの組は３つ以上であってもよい。
下アーム半導体装置１１Ｌは、低電位側のアームであり、互いに並列接続された２つのスイッチング素子１４Ｂ，１４Ｂと、２つの還流素子１５Ｂ，１５Ｂと、を備えている。１つのスイッチング素子１４Ｂに対して１の還流素子１５Ｂが逆並列接続されている。即ち、この下アーム半導体装置１１Ｌは、互いに並列接続されたスイッチング素子１４Ｂと還流素子１５Ｂの組を２つ備えている。
なお、この下アーム半導体装置１１Ｌにおいて、互いに並列接続されたスイッチング素子１４Ｂと還流素子１５Ｂの組は３つ以上であってもよい。
４つのスイッチング素子１４，１４および４つの還流素子１５，１５は、エミッタ端子１１ｎが延在する方向を含む仮想平面（コレクタ端子１１ｐが延在する方向、及び出力端子１１ｏが延在する方向を含む仮想平面でもある。）において平面配置されている。
図２３に示されるように、半導体装置１１１は、半導体装置１１と同様のモールド樹脂１１ｂによって成型されている。このため、上アーム半導体装置１１Ｈにおいて互いに並列接続されたスイッチング素子１４Ａと還流素子１５Ａの組の２つと、下アーム半導体装置１１Ｌにおいて互いに並列接続されたスイッチング素子１４Ｂと還流素子１５Ｂの組の２つと、が樹脂封止されて１つの半導体モジュールを構成している。即ち、スイッチング素子１４および還流素子１５の４つずつが、樹脂封止されて１つの半導体モジュールを構成している。また、上アーム半導体装置１１Ｈのヒートシンク１７と下アーム半導体装置１１Ｌのヒートシンク１６とがはんだ層１１ｃを介して電気的に接続されている。
この半導体装置１１１において、出力端子１１ｏが上アーム半導体装置１１Ｈのエミッタ端子となり、エミッタ端子１１ｎが下アーム半導体装置１１Ｌのエミッタ端子となる。従って、以下の説明では、上アーム半導体装置１１Ｈの場合、出力端子１１ｏをエミッタ端子１１ｏともいう。
図２３及び図２４が参照されるように、上アーム半導体装置１１Ｈにおいて、スイッチング素子１４Ａのエミッタ電極１４ｂと、還流素子１５Ａのアノード電極１５ｂとが、同一の板状部材であるヒートシンク１７によって電気的に接続されている。同様に、下アーム半導体装置１１Ｌにおいて、スイッチング素子１４Ｂのエミッタ電極１４ｂと、還流素子１５Ｂのアノード電極１５ｂとが、同一の板状部材であるヒートシンク１７によって電気的に接続されている。
上アーム半導体装置１１Ｈのエミッタ端子１１ｏは、最も低電位側という条件に該当せず、どこに配置されてもよい。
一方で、下アーム半導体装置１１Ｌは、半導体モジュールに樹脂封止されたなかで最も低電位側という条件に該当し、この下アーム半導体装置１１に属する、互いに並列接続されたスイッチング素子１４Ｂと還流素子１５Ｂの組の２つの全てについて、エミッタ端子１１ｎから還流素子１５Ｂまでの距離がエミッタ端子１１ｎからスイッチング素子１４Ｂまでの距離を下回るように構成されている。即ち、還流素子１５Ｂの方がスイッチング素子１４Ｂに比べてエミッタ端子１１ｎから近い。
ここで、実施形態１２の半導体装置１１１の作用効果を、図２５〜図２８の模式図を参照しつつ説明する。
なお、これらの図面では、説明の便宜上、上アーム半導体装置１１Ｈ及び下アーム半導体装置１１Ｌのそれぞれにおいて、スイッチング素子及び還流素子を１つずつ示している。また、これらの図面において、スイッチング素子に出力電流が流れる経路Ｐａを矢印付きの波線で示し、リカバリ期間中に還流素子にリカバリ電流が流れる経路Ｐｂを矢印付きの実線で示している。
図２５に示されるように、上アーム半導体装置１１Ｈのスイッチング素子１４Ａがスイッチング側である場合、下アーム半導体装置１１Ｌの還流素子１５Ｂにリカバリ電流が流れる。このリカバリ電流の経路Ｐｂは、コレクタ端子１１ｐからスイッチング素子１４Ａ及び還流素子１５Ｂを順次通ってエミッタ端子１１ｎへと抜ける経路である。
ここで、図２６に示されるように、還流素子１５Ｂの方がスイッチング素子１４Ｂに比べてエミッタ端子１１ｎから近い。従って、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂ、即ち非スイッチング側であるスイッチング素子１４Ｂは、リカバリ電流の経路Ｐｂ上に無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ｂを流れるリカバリ電流によってスイッチング素子１４Ｂのエミッタ電位が揺らされにくい。
一方で、図２７に示されるように、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂがスイッチング側である場合、上アーム半導体装置１１Ｈの還流素子１５Ａにリカバリ電流が流れる。このリカバリ電流の経路Ｐｂは、コレクタ端子１１ｐから還流素子１５Ａ及びスイッチング素子１４Ｂを順次通ってエミッタ端子１１ｎへと抜ける経路である。
ここで、図２８に示されるように、還流素子１５Ａの方がスイッチング素子１４Ａに比べてエミッタ端子１１ｎから近い。従って、上アーム半導体装置１１Ｈのスイッチング素子１４Ａ、即ち非スイッチング側であるスイッチング素子１４Ａは、リカバリ電流の経路Ｐｂ上に無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ａを流れるリカバリ電流によってスイッチング素子１４Ａのエミッタ電位が揺らされにくい。
その他、実施形態１と同様の作用効果を奏する。
上記の実施形態１２においては、下アーム半導体装置１１Ｌの還流素子１５Ｂ側であって、且つエミッタ端子１１ｎを挟んでコレクタ端子１１ｐとは反対側にエミッタ端子１１ｏを配置したが（例えば、図２６を参照）、このエミッタ端子１１ｏの配置は適宜に変更することができる。
以下に、エミッタ端子１１ｏの配置について３つの変更例を説明する。なお、これらの変更例を説明する図面において、図２９中の要素と同一の要素には同一の符号を付している。
図２９に示される第１変更例は、上アーム半導体装置１１Ｈの還流素子１５Ａ側であって、且つコレクタ端子１１ｐを挟んでエミッタ端子１１ｎとは反対側にエミッタ端子１１ｏを配置した例である。
この第１変更例において、上アーム半導体装置１１Ｈのスイッチング素子１４Ａがスイッチング側である場合、非スイッチング側であるスイッチング素子１４Ｂは、リカバリ電流の経路Ｐｂ上に無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ｂを流れるリカバリ電流によってスイッチング素子１４Ｂのエミッタ電位が揺らされにくい。
一方で、この第１変更例において、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂがスイッチング側である場合、図３０に示されるように、非スイッチング側であるスイッチング素子１４Ａは、リカバリ電流の経路Ｐｂ上に無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ａを流れるリカバリ電流によってスイッチング素子１４Ａのエミッタ電位が揺らされにくい。
図３１に示される第２変更例は、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂ側にエミッタ端子１１ｏを配置した例である。
この第２変更例において、上アーム半導体装置１１Ｈのスイッチング素子１４Ａがスイッチング側である場合、非スイッチング側であるスイッチング素子１４Ｂは、出力電流の経路Ｐａ上にあるものの、リカバリ電流の経路Ｐｂ上には無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ｂを流れるリカバリ電流によってスイッチング素子１４Ｂのエミッタ電位が揺らされにくい。
一方で、この第２変更例において、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂがスイッチング側である場合、図３２に示されるように、非スイッチング側であるスイッチング素子１４Ａは、リカバリ電流の経路Ｐｂ上に無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ａを流れるリカバリ電流によってスイッチング素子１４Ａのエミッタ電位が揺らされにくい。
図３３に示される第３変更例は、上アーム半導体装置１１Ｈのスイッチング素子１４Ａ側にエミッタ端子１１ｏを配置した例である。
この第３変更例において、上アーム半導体装置１１Ｈのスイッチング素子１４Ａがスイッチング側である場合、非スイッチング側であるスイッチング素子１４Ｂは、リカバリ電流の経路Ｐｂ上には無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ｂを流れるリカバリ電流によってスイッチング素子１４Ｂのエミッタ電位が揺らされにくい。
一方で、この第３変更例において、下アーム半導体装置１１Ｌのスイッチング素子１４Ｂがスイッチング側である場合、図３４に示されるように、非スイッチング側であるスイッチング素子１４Ａは、出力電流の経路Ｐａ上にあるものの、リカバリ電流の経路Ｐｂ上には無くこの経路Ｐｂから外れた位置にある。このため、還流素子１５Ａを流れるリカバリ電流によってスイッチング素子１４Ａのエミッタ電位が揺らされにくい。
上記の３つの変更例のいずれの場合も、実施形態１２と同様の作用効果を奏する。
なお、非スイッチング側であるスイッチング素子がリカバリ電流の経路から外れた位置にあるという条件を少なくとも満足していれば、これらの変更例以外の例を採用することもできる。
（実施形態１３）
図３５に示されるように、実施形態１３の半導体装置１１１は、並列接続されたスイッチング素子１４Ａ及び還流素子１５Ａと、並列接続されたスイッチング素子１４Ｂ及び還流素子１５Ｂとがいずれも、前述の複合素子４０によって置き換えられている点で実施形態１２の半導体装置１１１と相異している。
この実施形態１３において、半導体装置１１１は、４つの複合素子４０を備えている。
その他の構成は、実施形態１２と同様である。
実施形態１３によれば、複合素子４０を使用することによって半導体装置１１１の構造を簡素化し且つ小型化することができる。
その他、実施形態１２と同様の作用効果を奏する。
（実施形態１４）
図３６に示されるように、実施形態１４の半導体装置２１１は、図９中の３つ上アーム半導体装置１１Ｈと３つの下アーム半導体装置１１Ｌの全てを組み合わせた構成を有する半導体モジュールであり、「６ｉｎ１モジュール」とも称呼される。
この半導体装置２１１は、実施形態１３の半導体装置１１１の３つ分に相当するものであり、１２つの複合素子４０を備えている。また、半導体装置２１１は、パワー端子としての、コレクタ端子１１ｐ、エミッタ端子１１ｎ、出力端子１１ｏ（Ｕ）、出力端子１１ｏ（Ｖ）、出力端子１１ｏ（Ｗ）を備えている。ここで、図９が参照されるように、出力端子１１ｏ（Ｕ）は、Ｕ相の出力端子である。出力端子１１ｏ（Ｖ）は、Ｖ相の出力端子である。出力端子１１ｏ（Ｗ）は、Ｗ相の出力端子である。
その他の構成は、実施形態１３と同様である。
なお、各複合素子４０に代えて、並列接続されたスイッチング素子１４及び還流素子１５を使用することもできる。
その他の構成は、実施形態１３と同様である。
実施形態１４によれば、３つの相であるＵ相、Ｖ相、Ｗ相の各相において複合素子４０のエミッタ電位が揺らされにくく、１つの相のエミッタ電位の揺れが他の相へ伝播するのを抑制できる。
その他、実施形態１３と同様の作用効果を奏する。
本発明は、上記の典型的な実施形態のみに限定されるものではなく、本発明の目的を逸脱しない限りにおいて種々の応用や変形が考えられる。例えば、上記の実施形態を応用した次の各形態を実施することもできる。
上記の各実施形態では、１つのスイッチング素子に対して１つの還流素子が並列接続される場合について例示したが、１つのスイッチング素子に対して並列接続される還流素子の数は１つに限定されるものではなく、必要に応じて２つ以上であってもよい。
上記の各実施形態では、スイッチング素子のエミッタ電極と還流素子のアノード電極とを電気的に接続する板状部材としてヒートシンクを使用する場合について例示したが、この板状部材としてヒートシンクとは別の板状部材を使用してもよい。
上記の各実施形態では、複数のスイッチング素子１４がいずれもＩＧＢＴによって構成される場合について例示したが、複数のスイッチング素子１４の全部或いは一部をＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）によって構成することもできる。
上記の実施形態１では、冷却器２０の２つの冷却管２３，２３によって半導体装置１１を両面から冷却する場合について例示したが、この冷却器２０に代えて、半導体装置１１の片面のみを冷却するように構成された冷却器を採用することもできる。
１ 電力変換装置
１１，１１１，２１１ 半導体装置（半導体モジュール）
１１ｎ エミッタ端子
１１ｄ ワイヤ（接続線）
１１ｅ パターン配線（接続線）
１１Ｈ 上アーム半導体装置（上アーム）
１１Ｌ 下アーム半導体装置（下アーム）
１４，１４Ａ，１４Ｂ スイッチング素子（ＩＧＢＴ）
１４ｂ エミッタ電極
１４ｃ ゲート電極
１５，１５Ａ，１５Ｂ 還流素子（ＦＷＤ）
１５ｂ アノード電極
１７ ヒートシンク（板状部材）
１８ スペーサ
３０ 制御部
３１ 制御回路基板
４０ 複合素子
Ｂ 電源
Ｃ 素子中心
Ｆ，Ｆ１，Ｆ２ 仮想直線
Ｌｎ 低電位側ライン
Ｌｐ 高電位側ライン

Claims (11)

  1. 互いに並列接続された複数のスイッチング素子（１４）と、
    上記複数のスイッチング素子に並列接続された複数の還流素子（１５）と、
    を備え、
    上記複数のスイッチング素子および上記複数の還流素子のうち、少なくとも２つずつが、樹脂封止されて１つの半導体モジュールを構成しており、
    上記複数のスイッチング素子の基準電位をなすエミッタ電極（１４ｂ）と、上記複数の還流素子の基準電位をなすアノード電極（１５ｂ）とが、導電性材料からなり同一の板状部材（１７）によって電気的に接続されており、
    上記エミッタ電極は、上記板状部材を介してエミッタ端子（１１ｎ）に接続され、上記エミッタ端子は、上記板状部材から延出しており、
    上記半導体モジュールに樹脂封止されたなかで最も低電位側の、並列接続された上記スイッチング素子と上記還流素子とについて、上記還流素子のリカバリ期間中に上記還流素子を通って上記エミッタ端子へと流れるリカバリ電流の経路から外れた位置に上記スイッチング素子が配置されるよう、上記エミッタ端子から上記還流素子までの距離が上記エミッタ端子から上記スイッチング素子までの距離以下となるように構成されている、半導体装置（１１，１１１，２１１）。
  2. 上記複数のスイッチング素子のうちの少なくとも２つのスイッチング素子（１４，１４）が上記板状部材の板面に沿って互いに隣接して配置されている、請求項１に記載の半導体装置。
  3. 互いに隣接する上記少なくとも２つのスイッチング素子は、それぞれの素子中心（Ｃ）が同一の仮想直線（Ｆ，Ｆ１，Ｆ２）上に位置するように配置されている、請求項２に記載の半導体装置。
  4. 上記複数のスイッチング素子のそれぞれのゲート電極（１４ｃ）は、上記複数のスイッチング素子と上記板状部材との間に介装された接続線（１１ｄ，１１ｅ）を通じて、上記複数のスイッチング素子のスイッチング動作を制御する制御部（３０）に電気的に接続されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 上記複数のスイッチング素子と上記板状部材との間に導電性のスペーサ（１８）が介装されており、上記スペーサは、上記複数のスイッチング素子と上記板状部材とを電気的に接続し、且つ上記接続線としてのワイヤ（１１ｄ）を上記複数のスイッチング素子のそれぞれの上記ゲート電極から引き出すための空間（Ｓ）を形成するように構成されている、請求項４に記載の半導体装置。
  6. 上記スペーサは、上記板状部材と一体化されている、請求項５に記載の半導体装置。
  7. 上記制御部の制御回路基板（３１）は、上記複数のスイッチング素子と上記板状部材との間に介装されたパターン配線（１１ｅ）を備え、上記パターン配線を利用して上記接続線を構成している、請求項４に記載の半導体装置。
  8. 並列接続された上記スイッチング素子と上記還流素子とは、それぞれの機能を併せ持つ１つの複合素子（４０）として構成されている、請求項１に記載の半導体装置。
  9. 上記複数のスイッチング素子および上記複数の還流素子の全てが一体化された１つの半導体モジュールとして構成されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 上記複数のスイッチング素子および上記複数の還流素子は、上記エミッタ端子が延在する方向を含む仮想平面において平面配置されている、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 電源（Ｂ）の高電位側ライン（Ｌｐ）と低電位側ライン（Ｌｎ）との間に直列に接続された、高電位側の上アーム（１１Ｈ）および低電位側の下アーム（１１Ｌ）を備え、
    上記上アームは、互いに並列接続されたスイッチング素子（１４Ａ）と還流素子（１５Ａ）の組を複数備え、
    上記下アームは、互いに並列接続されたスイッチング素子（１４Ｂ）と還流素子（１５Ｂ）の組を複数備え、
    上記上アームにおいて互いに並列接続された上記スイッチング素子と上記還流素子の組の複数と、上記下アームにおいて互いに並列接続された上記スイッチング素子と上記還流素子の組の複数と、が樹脂封止されて１つの半導体モジュールを構成しており、
    上記半導体モジュールに樹脂封止されたなかで最も低電位側の上記下アームに属する、互いに並列接続された上記スイッチング素子と上記還流素子の組の複数の全てについて、上記エミッタ端子から上記還流素子までの距離が上記エミッタ端子から上記スイッチング素子までの距離以下となるように構成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
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