WO2023127317A1 - 半導体モジュール - Google Patents

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祐平 西田
真由美 塩原
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富士電機株式会社
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Definitions

  • the auxiliary source wiring member connected to the source electrode of the first switching element of the semiconductor module may be physically separated from the output wiring between the drain electrode of the second switching element and the output terminal.
  • the first switching element and the second switching element may be provided facing each other in the second direction.
  • the second switching element and the second diode element may be provided on the lower arm and may be provided facing each other in the second direction.
  • the second switching element may be provided on the lower arm and connected to the output terminal via the first diode element provided on the upper arm.
  • a first wiring portion connected to one of the positive electrode terminal and the negative electrode terminal and extending in the second direction; a second wiring portion connected to the other of the positive electrode terminal and the negative electrode terminal and extending in the second direction; a plurality of gate external terminals provided in the first arrangement region extending to the first switching element and electrically connected to the gate electrode of the first switching element or the gate electrode of the second switching element; a plurality of auxiliary source external terminals electrically connected to the source electrode of the switching element or the source electrode of the second switching element, and the gate electrode of the first switching element and the gate external terminal corresponding to the plurality of gate external terminals a first auxiliary source wiring member for connecting a first gate wiring member to be connected with the source electrode of the first switching element and a corresponding auxiliary source external terminal of the plurality of auxiliary source external terminals; and a gate electrode of the second switching element.
  • the semiconductor module may include output terminals provided in the second arrangement region extending in the second direction.
  • the first switching element and the second switching element may be provided with the second arrangement region and the first wiring part interposed therebetween.
  • the first switching element and the second switching element may be arranged between the first wiring portion and the second wiring portion in the first direction.
  • the semiconductor module may include a plurality of upper arms and a plurality of lower arms.
  • the switching elements of the upper arm and the switching elements of the lower arm may be alternately arranged in the second direction.
  • the semiconductor module 100 may be applied to a power conversion device such as a power module that configures an inverter circuit.
  • a power conversion device such as a power module that configures an inverter circuit.
  • the semiconductor assemblies 160a to 160c may correspond to the U-phase, V-phase and W-phase of the three-phase inverter circuit, respectively.
  • the P-type wiring portion 106 is connected to the positive terminal 132 .
  • the N-type wiring portion 108 is connected to the negative terminal 134 .
  • the P-type wiring portion 106 and the N-type wiring portion 108 are provided extending in the Y-axis direction.
  • the P-type wiring portion 106 and the N-type wiring portion 108 are provided across the upper arm 102 and the lower arm 104 in the X-axis direction.
  • the P-type wiring portion 106 is provided on the positive side in the X-axis direction with respect to the N-type wiring portion 108 .
  • the P-type wiring portion 106 is provided between the N-type wiring portion 108 and the output terminal 110 in the X-axis direction.
  • the upper arm 102 of each of the multiple legs may be connected to the output terminal 110 across the P-shaped wiring portion 106 by a wire member.
  • the switching element 20 has a gate electrode 21 and a source electrode 23 as front electrodes, and a drain electrode as a back electrode.
  • the gate electrode 21 is connected to the gate external terminal 122 by the gate wiring member 22 .
  • the gate wiring member 22 is an example of a second gate wiring member that connects the gate electrode 21 of the switching element 20 and the corresponding gate external terminal 122 out of the plurality of gate external terminals 122 .
  • the source electrode 23 is connected to the auxiliary source external terminal 124 by the auxiliary source wiring member 24 .
  • the auxiliary source wiring member 24 is an example of a second auxiliary source wiring member that connects the source electrode 23 of the switching element 20 and the corresponding auxiliary source wiring member 24 among the plurality of auxiliary source external terminals 124 .
  • the source electrode 23 is also connected to the circuit board 38 by a wire member W4 and to the anode electrode 26 by a wire member W5.
  • a drain electrode of the switching element 20 is electrically connected to the circuit board 32 by solder or the like.
  • the diode element 15 is an example of a first diode element provided in parallel with the switching element 10 on the laminated substrate 150 .
  • Diode element 15 functions as a freewheeling diode for switching element 10 .
  • the diode element 15 of this example has an anode electrode 16 as a front electrode and a cathode electrode as a back electrode.
  • Anode electrode 16 is connected to circuit board 32 by wire member W2.
  • the anode electrode 16 is connected to the output terminal 110 by a wire member W3.
  • the wire member W3 of this example connects the output terminal 110 and the diode element 15 across the P-type wiring portion 106.
  • a cathode electrode of the diode element 15 is electrically connected to the circuit board 31 by solder or the like.
  • the semiconductor elements are provided to face each other in the Y-axis direction.
  • the semiconductor elements facing each other may completely overlap in the Y-axis direction.
  • both the gate electrode 11 and the gate wiring member 12 are arranged on the negative side of the upper surface of the switching element in the X-axis direction, but the present invention is not limited to this.
  • the insulating plate 151 has an arbitrary thickness in the Z-axis direction and is formed of a flat plate-shaped insulating material having an upper surface and a lower surface.
  • the main surface of the laminated substrate 150 may be the upper surface of the insulating plate 151 .
  • the insulating plate 151 may be made of a ceramic material such as alumina ( Al2O3 ), aluminum nitride (AlN) or silicon nitride ( Si3N4 ).
  • the insulating plate 151 may be made of a resin material such as epoxy, or an epoxy resin material using a ceramic material as a filler.
  • the upper arm 102 is composed of three switching elements 10U to 10W and three diode elements 15U to 15W.
  • the lower arm 104 is composed of three switching elements 20U to 20W and three diode elements 25U to 25W.
  • FIG. 4A is a circuit diagram at time T1 in FIG. 2, showing the ON state of the switching element 20 arranged on the lower arm 104.
  • the switching element 20 is turned on by the drive unit 210, the drain current Id flows through the load 200 at a constant di/dt via the inductance.
  • FIG. 5A is an enlarged view of a modification of the semiconductor assembly 160.
  • FIG. 5A is an enlarged view of a modification of the semiconductor assembly 160.
  • the auxiliary source wiring member 14 and the auxiliary source external terminal 114 are connected by a connection method different from that of the embodiment of FIG. 1B. In this example, differences from the example of FIG. 1B will be particularly described.
  • the auxiliary source wiring member 14 is physically separated from the output wiring between the drain electrode of the switching element 20 and the output terminal 110 . That is, the circuit board 33 of this example is physically separated from the circuit board 32 in the laminated board 150 . Thus, the circuit boards 32 and 33 are arranged so that the path through which the auxiliary source current Is flows does not overlap with the path through which the current flows through the output wiring. Thereby, the influence of the reverse recovery current Irr flowing through the circuit board 32 to the auxiliary source wiring member 14 can be avoided.
  • FIG. 5B is an enlarged view of a modification of the semiconductor assembly 160.
  • FIG. Semiconductor assembly 160 of this example differs from the embodiment of FIG. 5A in that circuit board 33 is physically connected to circuit board 32 . In this example, differences from the example of FIG. 5A will be particularly described.
  • FIG. 6A is an enlarged view of a modification of the semiconductor assembly 160.
  • FIG. The semiconductor assembly 160 of this example arranges the diode element 15 in a position different from that of the example of FIG. 1B.
  • the diode element 15 of this example is mounted on the P-type wiring portion 106 which is the first wiring portion. In this example, differences from the example of FIG. 1B will be particularly described.
  • FIG. 6B is an enlarged view of a modification of the semiconductor assembly 160.
  • FIG. The semiconductor assembly 160 of this example arranges the diode element 25 in a position different from that of the example of FIG. 1B. In this example, differences from the example of FIG. 1B will be particularly described.
  • the switching element 20 and the diode element 25 are provided on the lower arm 104 and are provided facing each other in the Y-axis direction.
  • the diode element 25 of this example is provided on the negative side in the Y-axis direction with respect to the switching element 20 .
  • the diode element 25 is connected to the circuit board 38 of the N-type wiring portion 108 by a wire member W5 that connects the anode electrode 26 and the circuit board 38 .

Abstract

上アームまたは下アームの一方に設けられた第１スイッチング素子と、上アームまたは下アームの他方に設けられた第２スイッチング素子と、第１スイッチング素子と並列に設けられた第１ダイオード素子と、第２スイッチング素子と並列に設けられた第２ダイオード素子と、主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、上アームおよび下アームよりも第１方向の負側に設けられ、第２方向に配列されたゲート外部端子および補助ソース外部端子と、を備え、第１スイッチング素子、第２スイッチング素子、第１ダイオード素子および第２ダイオード素子は、積層基板上に設けられ、第１スイッチング素子または第１ダイオード素子の少なくとも１つは、第２スイッチング素子または第２ダイオード素子の少なくとも１つと第２方向において対向して設けられる半導体モジュールを提供する。

Description

半導体モジュール
　本発明は、半導体モジュールに関する。
　従来、スイッチング素子を搭載した半導体モジュールが知られている（例えば、特許文献１～３参照）。
　特許文献１　国際公開第２０１５／１３６６０３号
　特許文献２　特開２０００－３２４８４６号公報
　特許文献３　特開２０２１－０１９０９４号公報
解決しようとする課題
　半導体モジュールのスイッチング特性を改善することが好ましい。
一般的開示
　本発明の第１の態様においては、上アームまたは下アームの一方に設けられた第１スイッチング素子と、上アームまたは下アームの他方に設けられた第２スイッチング素子と、第１スイッチング素子と並列に設けられた第１ダイオード素子と、第２スイッチング素子と並列に設けられた第２ダイオード素子と、主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、を備え、第１スイッチング素子、第２スイッチング素子、第１ダイオード素子および第２ダイオード素子は、積層基板上に設けられ、第１スイッチング素子または第１ダイオード素子の少なくとも１つは、第２スイッチング素子または第２ダイオード素子の少なくとも１つと第２方向において対向して設けられる半導体モジュールを提供する。
　前記半導体モジュールの第１スイッチング素子のソース電極と接続された補助ソース配線部材は、第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されてよい。
　上記半導体モジュールにおいては、第１スイッチング素子の補助ソース配線部材は、第１スイッチング素子のソース電極と補助ソース外部端子とを直接接続してよい。
　第１スイッチング素子のソース電極と接続された補助ソース配線部材は、第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されていなくてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子の補助ソース配線部材は、第２スイッチング素子のドレイン電極が配置された導電性の回路板を介して、第１スイッチング素子のソース電極と補助ソース外部端子とを接続してよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子および第２スイッチング素子は、第２方向において対向して設けられてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子および第１ダイオード素子は、第１方向において対向して設けられてよい。
　上記いずれかの半導体モジュールにおいては、第１ダイオード素子および第２ダイオード素子は、第２方向において対向して設けられてよい。
　上記いずれかの半導体モジュールにおいては、第２スイッチング素子および第２ダイオード素子は、下アームに設けられ、第２方向において対向して設けられてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子は、第１ダイオード素子よりも第１方向の負側に設けられてよい。第２スイッチング素子は、第２ダイオード素子よりも第１方向の負側に設けられてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、正極端子に接続されたＰ型配線部を備えてよい。半導体モジュールは、負極端子に接続されたＮ型配線部を備えてよい。第１スイッチング素子および第２スイッチング素子は、第１方向において、Ｐ型配線部とＮ型配線部との間に配置されてよい。
　上記いずれかの半導体モジュールにおいては、Ｐ型配線部は、第１方向において、Ｎ型配線部と出力端子との間に設けられてよい。
　上記いずれかの半導体モジュールにおいては、Ｐ型配線部およびＮ型配線部は、第２方向に延伸した延伸部を有してよい。
　上記いずれかの半導体モジュールにおいては、第１ダイオード素子は、Ｐ型配線部の延伸部に設けられてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、上アームおよび下アームよりも第１方向の正側に設けられた出力端子を備えてよい。
　上記いずれかの半導体モジュールにおいては、第２スイッチング素子は、下アームに設けられ、上アームに設けられた第１ダイオード素子を介して出力端子に接続されてよい。
　本発明の第２の態様においては、上アームまたは下アームの一方に設けられた第１スイッチング素子と、上アームまたは下アームの他方に設けられた第２スイッチング素子と、第１スイッチング素子と並列に設けられた第１ダイオード素子と、第２スイッチング素子と並列に設けられた第２ダイオード素子と、主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、正極端子または負極端子の一方に接続され、第２方向に延伸した第１配線部と、正極端子または負極端子の他方に接続され、第２方向に延伸した第２配線部と、第２方向に延伸した第１配置領域に設けられ、第１スイッチング素子のゲート電極または第２スイッチング素子のゲート電極と電気的に接続された複数のゲート外部端子と、第１配置領域に設けられ、第１スイッチング素子のソース電極または第２スイッチング素子のソース電極と電気的に接続された複数の補助ソース外部端子と、第１スイッチング素子のゲート電極と複数のゲート外部端子のうち対応するゲート外部端子とを接続する第１ゲート配線部材と第１スイッチング素子のソース電極と複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第１補助ソース配線部材と、第２スイッチング素子のゲート電極と複数のゲート外部端子のうち対応するゲート外部端子とを接続する第２ゲート配線部材と第２スイッチング素子のソース電極と複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第２補助ソース配線部材と、を備える半導体モジュールを提供する。第１スイッチング素子および第２スイッチング素子は、第２方向において対向して設けられてよい。第１スイッチング素子および第２スイッチング素子は、第１配置領域と、第２配線部を挟んで設けられてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、第２方向に延伸した第２配置領域に設けられた出力端子を備えてよい。第１スイッチング素子および第２スイッチング素子は、第２配置領域と、第１配線部を挟んで設けられてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、上アームおよび下アームでそれぞれ構成される３つレグを備えてよい。
　上記いずれかの半導体モジュールにおいては、正極端子および負極端子は、第２方向において、３つのレグと並んで配置された第３配置領域に設けられてよい。
　上記いずれかの半導体モジュールにおいては、３つのレグのそれぞれの上アームは、ワイヤ部材によって第１配線部を越えて出力端子と接続されてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子および第２スイッチング素子は、第１方向において、第１配線部と第２配線部との間に配置されてよい。
　上記いずれかの半導体モジュールにおいては、第１配線部は、正極端子に接続されたＰ型配線部であってよい。第２配線部は、負極端子に接続されたＮ型配線部であってよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、上アームを構成するための第１回路板と、下アームを構成するための第２回路板と、を備えてよい。第１ダイオード素子は、第１回路板に搭載されてよい。第２ダイオード素子は、第２回路板に搭載されてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、上アームを構成するための第１回路板と、下アームを構成するための第２回路板と、を備えてよい。第１ダイオード素子は、第１配線部に搭載されてよい。第２ダイオード素子は、第２回路板に搭載されてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子のゲート電極は、第２スイッチング素子のゲート電極と第２方向において、対向して設けられてよい。
　上記いずれかの半導体モジュールにおいては、第１補助ソース配線部材と第１スイッチング素子のソース電極との接続点は、第２補助ソース配線部材と第２スイッチング素子のソース電極との接続点と、第２方向において対向してよい。
　上記いずれかの半導体モジュールにおいては、第１ダイオード素子は、第２配線部と、第１スイッチング素子を挟んで設けられてよい。第２ダイオード素子は、第２配線部と、第２スイッチング素子を挟んで設けられてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子および第１ダイオード素子が上アームに配置されてよい。第２スイッチング素子および第２ダイオード素子が下アームに配置されてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、上アームおよび下アームよりも第１方向の負側に設けられ、第２方向に配列されたゲート外部端子および補助ソース外部端子を備えてよい。
　上記いずれかの半導体モジュールにおいては、半導体モジュールは、複数の上アームと複数の下アームとを備えてよい。上アームのスイッチング素子と下アームのスイッチング素子とが、第２方向において交互に配列されてよい。
　上記いずれかの半導体モジュールにおいては、第１スイッチング素子および第２スイッチング素子は、ＳｉＣ－ＭＯＳであってよい。第１ダイオード素子および第２ダイオード素子は、ＳｉＣ－ＳＢＤであってよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体モジュール１００の構成の概要を示す。 半導体組立体１６０の拡大図の一例である。 図１Ｂで示した半導体組立体１６０のａ－ａ'断面の一例を示す。 実施例に係る半導体モジュール１００の主回路図である。 半導体モジュール１００のスイッチング時の電流電圧特性を示す。 上アーム１０２に配置されたスイッチング素子１０のオン状態を示す、図２における時刻Ｔ１での回路図である。 上アーム１０２に配置されたスイッチング素子１０のオフ状態を示す、図２における時刻Ｔ２での回路図である。 上アーム１０２に配置されたスイッチング素子１０のオン状態を示す、図２における時刻Ｔ３での回路図である。 上アーム１０２のオンに伴って、下アーム１０４に逆回復電流Ｉｒｒが流れる半導体組立体１６０の上面図の一例である。 下アーム１０４に配置されたスイッチング素子２０のオン状態を示す、図２における時刻Ｔ１での回路図である。 下アーム１０４に配置されたスイッチング素子２０のオフ状態を示す、図２における時刻Ｔ２での回路図である。 下アーム１０４に配置されたスイッチング素子２０のオン状態を示す、図２における時刻Ｔ２から時刻Ｔ３での回路図である。 下アーム１０４のオンに伴って、上アーム１０２に逆回復電流Ｉｒｒが流れる半導体組立体１６０の上面図の一例である。 半導体組立体１６０の変形例の拡大図である。 半導体組立体１６０の変形例の拡大図である。 半導体組立体１６０の変形例の拡大図である。 半導体組立体１６０の変形例の拡大図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１Ａは、半導体モジュール１００の構成の概要を示す。半導体モジュール１００は、複数の半導体組立体１６０を備える。本例の半導体モジュール１００は、３つの半導体組立体１６０ａ～半導体組立体１６０ｃを備えるが、これに限定されない。本例の半導体モジュール１００は、外部端子として、出力端子１１０、正極端子１３２、負極端子１３４、ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１２２および補助ソース外部端子１２４を備える。
　半導体モジュール１００は、インバータ回路を構成するパワーモジュール等の電力変換装置に適用されてよい。例えば、半導体モジュール１００が三相インバータ回路を構成する場合、半導体組立体１６０ａ～半導体組立体１６０ｃは、三相インバータ回路のＵ相、Ｖ相およびＷ相にそれぞれ対応してよい。
　半導体組立体１６０は、積層基板１５０を有する。積層基板１５０には、上アーム１０２と、下アーム１０４と、Ｐ型配線部１０６と、Ｎ型配線部１０８とが設けられている。半導体組立体１６０は、半導体モジュール１００の筐体１７０に収容されている。半導体組立体１６０は、任意の封止樹脂材料によって筐体１７０内に封止されていてよい。
　積層基板１５０は、後述するスイッチング素子およびダイオード素子を搭載する。積層基板１５０の主面は、予め定められた第１方向（例えば、Ｘ軸方向）および第２方向（例えば、Ｙ軸方向）に延伸した２辺を有する。即ち、本例の積層基板１５０は、ＸＹ平面に主面を有する。本例では、第１方向をＸ軸方向とし、第２方向をＹ軸方向として説明するが、これに限定されない。
　積層基板１５０は、ＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄｉｎｇ）基板またはＡＭＢ（Ａｃｔｉｖｅ　Ｍｅｔａｌ　Ｂｒａｚｉｎｇ）基板であってよい。本例の半導体モジュール１００は、Ｙ軸方向に配列された３つの積層基板１５０ａ～積層基板１５０ｃを備えるが、積層基板１５０の個数および配列方法はこれに限定されない。
　半導体モジュール１００は、それぞれが上アーム１０２および下アーム１０４で構成される複数のレグを備える。本例の半導体モジュール１００は、３つのレグを備えるが、これに限定されない。複数のレグは、積層基板１５０ａ、積層基板１５０ｂおよび積層基板１５０ｃにそれぞれ配置されている。上アーム１０２ａ～上アーム１０２ｃのそれぞれは、積層基板１５０ａ～積層基板１５０ｃに設けられる。下アーム１０４ａ～下アーム１０４ｃのそれぞれは、積層基板１５０ａ～積層基板１５０ｃに設けられる。複数のレグは、共通の積層基板１５０に搭載されてもよい。
　出力端子１１０は、半導体モジュール１００の外部に設けられた負荷と電気的に接続するための外部端子である。本例の出力端子１１０は、Ｕ相～Ｗ相にそれぞれ対応して、出力端子１１０Ｕ、出力端子１１０Ｖおよび出力端子１１０Ｗの３つの外部端子を有する。出力端子１１０は、半導体モジュール１００の予め定められた一辺に設けられる。本例の出力端子１１０は、半導体モジュール１００の４辺のうち、Ｘ軸方向の正側において、Ｙ軸方向に延伸する辺に設けられる。即ち、出力端子１１０は、上アーム１０２および下アーム１０４よりもＸ軸方向の正側に設けられる。本例の出力端子１１０は、Ｙ軸方向に延伸した第２配置領域１８２に設けられる。複数の出力端子１１０は、第２配置領域１８２において、Ｙ軸方向に配列されている。
　３つの出力端子１１０Ｕ～出力端子１１０Ｗは、積層基板１５０ａ～積層基板１５０ｃにそれぞれ対向するように、Ｙ軸方向に配列されている。なお、出力端子１１０の個数および配列方法はこれに限定されない。
　ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１２２および補助ソース外部端子１２４は、半導体モジュール１００の動作を制御するための制御端子の一例である。本例の制御端子は、出力端子１１０が設けられた辺と対向する辺に設けられる。本例の制御端子は、半導体モジュール１００のＸ軸方向の負側において、Ｙ軸方向に延伸する辺に設けられる。即ち、ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１１２および補助ソース外部端子１１４は、上アーム１０２および下アーム１０４よりもＸ軸方向の負側に設けられる。
　ゲート外部端子１１２は、積層基板１５０ａ～積層基板１５０ｃに対応して、３つのゲート外部端子１１２ａ～ゲート外部端子１１２ｃを有する。補助ソース外部端子１１４は、積層基板１５０ａ～積層基板１５０ｃに対応して、３つの補助ソース外部端子１１４ａ～補助ソース外部端子１１４ｃを有する。本例の複数のゲート外部端子１１２は、Ｙ軸方向に延伸した第１配置領域１８１に設けられる。本例の複数の補助ソース外部端子１１４は、Ｙ軸方向に延伸した第１配置領域１８１に設けられる。
　同様に、ゲート外部端子１２２は、積層基板１５０ａ～積層基板１５０ｃに対応して、３つのゲート外部端子１２２ａ～ゲート外部端子１２２ｃを有する。補助ソース外部端子１２４は、積層基板１５０ａ～積層基板１５０ｃに対応して、３つの補助ソース外部端子１２４ａ～補助ソース外部端子１２４ｃを有する。本例の複数のゲート外部端子１２２は、Ｙ軸方向に延伸した第１配置領域１８１に設けられる。本例の複数の補助ソース外部端子１２４は、Ｙ軸方向に延伸した第１配置領域１８１に設けられる。
　正極端子１３２および負極端子１３４は、半導体モジュール１００の予め定められた一辺に設けられる。本例の正極端子１３２および負極端子１３４は、出力端子１１０が設けられた辺と直交する辺に設けられる。正極端子１３２および負極端子１３４は、ゲート外部端子１１２などの制御端子が設けられた辺と直交する辺に設けられてよい。本例の正極端子１３２および負極端子１３４は、半導体モジュール１００のＹ軸方向の正側において、Ｘ軸方向に延伸する辺に設けられる。但し、正極端子１３２および負極端子１３４は、Ｙ軸方向の負側において、Ｘ軸方向に延伸する辺に設けられてもよい。本例の正極端子１３２および負極端子１３４は、Ｘ軸方向に延伸した第３配置領域１８３に設けられる。第３配置領域１８３は、Ｙ軸方向において、複数のレグと並んで配置されてよい。即ち、第３配置領域１８３は、Ｙ軸方向において、複数のレグと対向して設けられてよい。正極端子１３２および負極端子１３４は、第３配置領域１８３において、Ｘ軸方向に配列されている。
　Ｐ型配線部１０６は、第１配線部または第２配線部の一例である。Ｎ型配線部１０８は、第１配線部または第２配線部の一例である。第１配線部は、正極端子１３２または負極端子１３４の一方に接続され、Ｙ軸方向に延伸する。第２配線部は、正極端子１３２または負極端子１３４の他方に接続され、Ｙ軸方向に延伸する。なお、本例では、Ｐ型配線部１０６を第１配線部として説明し、Ｎ型配線部１０８を第２配線部として説明するが、これに限定されない。Ｐ型配線部１０６およびＮ型配線部１０８の位置は、適宜入れ替えてよい。
　Ｐ型配線部１０６は、正極端子１３２に接続されている。Ｎ型配線部１０８は、負極端子１３４に接続されている。Ｐ型配線部１０６およびＮ型配線部１０８は、Ｙ軸方向に延伸して設けられる。Ｐ型配線部１０６およびＮ型配線部１０８は、Ｘ軸方向において、上アーム１０２と下アーム１０４を挟んで設けられる。Ｐ型配線部１０６は、Ｎ型配線部１０８よりもＸ軸方向の正側に設けられる。言い換えると、Ｐ型配線部１０６は、Ｘ軸方向において、Ｎ型配線部１０８と出力端子１１０との間に設けられる。複数のレグのそれぞれの上アーム１０２は、ワイヤ部材によってＰ型配線部１０６を越えて出力端子１１０と接続されてよい。
　半導体モジュール１００は、複数の上アーム１０２および複数の下アーム１０４を備える。複数の上アーム１０２および複数の下アーム１０４は、Ｙ軸方向において交互に配列されている。これにより、上アーム１０２のスイッチング素子１０と下アーム１０４のスイッチング素子２０とが、Ｙ軸方向において交互に配置される。スイッチング素子１０およびスイッチング素子２０については後述する。
　図１Ｂは、半導体組立体１６０の拡大図の一例である。半導体モジュール１００は、本例と同一の構成の半導体組立体１６０を複数備えてよい。なお、本例では半導体組立体１６０の構成を模式的に示しており、各構成の形状等は本例に限られない。半導体組立体１６０は、スイッチング素子１０と、ダイオード素子１５と、スイッチング素子２０と、ダイオード素子２５と、積層基板１５０とを備える。
　スイッチング素子１０およびスイッチング素子２０は、積層基板１５０上に設けられたスイッチング素子である。スイッチング素子１０は、上アーム１０２または下アーム１０４の一方に設けられる第１スイッチング素子の一例である。スイッチング素子２０は、上アーム１０２または下アーム１０４の他方に設けられる第２スイッチング素子の一例である。本例では、スイッチング素子１０が上アーム１０２に配置され、スイッチング素子２０が下アーム１０４に配置される場合について説明するが、スイッチング素子１０が下アーム１０４に配置され、スイッチング素子２０が上アーム１０２に配置されてもよい。スイッチング素子１０およびスイッチング素子２０は、ＳｉＣ－ＭＯＳであってもよいし、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他のスイッチング素子であってもよい。
　スイッチング素子１０は、おもて面電極としてゲート電極１１およびソース電極１３を有し、裏面電極としてドレイン電極を有する。ゲート電極１１は、ゲート配線部材１２によって、ゲート外部端子１１２と接続されている。ゲート配線部材１２は、スイッチング素子１０のゲート電極１１と複数のゲート外部端子１１２のうち対応するゲート外部端子１１２とを接続する第１ゲート配線部材の一例である。ソース電極１３は、補助ソース配線部材１４によって補助ソース外部端子１１４と接続されている。補助ソース配線部材１４は、スイッチング素子１０のソース電極１３と複数の補助ソース外部端子１１４のうち対応する補助ソース外部端子１１４とを接続する第１補助ソース配線部材の一例である。また、ソース電極１３は、ワイヤ部材Ｗ１によって、回路板３２と接続されている。スイッチング素子１０のドレイン電極は、はんだ等によって、回路板３１と電気的に接続されている。
　スイッチング素子２０は、おもて面電極としてゲート電極２１およびソース電極２３を有し、裏面電極としてドレイン電極を有する。ゲート電極２１は、ゲート配線部材２２によって、ゲート外部端子１２２と接続されている。ゲート配線部材２２は、スイッチング素子２０のゲート電極２１と複数のゲート外部端子１２２のうち対応するゲート外部端子１２２とを接続する第２ゲート配線部材の一例である。ソース電極２３は、補助ソース配線部材２４によって、補助ソース外部端子１２４と接続されている。補助ソース配線部材２４は、スイッチング素子２０のソース電極２３と複数の補助ソース外部端子１２４のうち対応する補助ソース配線部材２４とを接続する第２補助ソース配線部材の一例である。また、ソース電極２３は、ワイヤ部材Ｗ４によって回路板３８に接続され、ワイヤ部材Ｗ５によってアノード電極２６に接続されている。スイッチング素子２０のドレイン電極は、はんだ等によって、回路板３２と電気的に接続されている。
　ダイオード素子１５は、積層基板１５０上において、スイッチング素子１０と並列に設けられる第１ダイオード素子の一例である。ダイオード素子１５は、スイッチング素子１０の還流ダイオードとして機能する。本例のダイオード素子１５は、おもて面電極としてアノード電極１６を有し、裏面電極としてカソード電極を有する。アノード電極１６は、ワイヤ部材Ｗ２によって、回路板３２と接続されている。アノード電極１６は、ワイヤ部材Ｗ３によって出力端子１１０と接続されている。本例のワイヤ部材Ｗ３は、Ｐ型配線部１０６を越えて出力端子１１０とダイオード素子１５とを接続している。ダイオード素子１５のカソード電極は、はんだ等によって、回路板３１と電気的に接続されている。
　ダイオード素子２５は、積層基板１５０上において、スイッチング素子２０と並列に設けられる第２ダイオード素子の一例である。ダイオード素子２５は、スイッチング素子２０の還流ダイオードとして機能する。本例のダイオード素子２５は、おもて面電極としてアノード電極２６を有し、裏面電極としてカソード電極を有する。アノード電極２６は、ワイヤ部材Ｗ５によって、スイッチング素子２０のソース電極２３と接続されている。ダイオード素子２５のカソード電極は、はんだ等によって、回路板３２と電気的に接続されている。
　本例では、ダイオード素子１５が上アーム１０２に配置され、ダイオード素子２５が下アーム１０４に配置される場合について説明するが、ダイオード素子１５が下アーム１０４に配置され、ダイオード素子２５が上アーム１０２に配置されてもよい。ダイオード素子１５およびダイオード素子２５は、ＳｉＣ－ＳＢＤであってもよいし、シリコン基板に形成されたフリーホイールダイオード（ＦＷＤ）であってもよい。
　スイッチング素子１０およびスイッチング素子２０は、Ｘ軸方向において、Ｐ型配線部１０６とＮ型配線部１０８との間に配置されている。同様に、ダイオード素子１５およびダイオード素子２５は、Ｘ軸方向において、Ｐ型配線部１０６とＮ型配線部１０８との間に配置されている。但し、積層基板１５０上の半導体素子は、Ｐ型配線部１０６またはＮ型配線部１０８に設けられてもよい。なお、半導体素子とは、スイッチング素子１０、ダイオード素子１５、スイッチング素子２０またはダイオード素子２５を指してよい。
　スイッチング素子１０およびスイッチング素子２０は、第２配置領域１８２とＰ型配線部１０６を挟んで設けられる。スイッチング素子１０およびスイッチング素子２０は、第１配置領域１８１と、Ｎ型配線部１０８を挟んで設けられる。ダイオード素子１５は、Ｎ型配線部１０８と、スイッチング素子１０を挟んで設けられてよい。ダイオード素子２５は、Ｎ型配線部１０８と、スイッチング素子２０を挟んで設けられてよい。
　ここで、上アーム１０２に設けられた半導体素子の少なくとも１つは、下アーム１０４に設けられた半導体素子の少なくとも１つと、Ｙ軸方向において対向して設けられる。例えば、スイッチング素子１０またはダイオード素子１５の少なくとも１つは、スイッチング素子２０またはダイオード素子２５の少なくとも１つと、Ｙ軸方向において対向して設けられる。
　本例のスイッチング素子１０は、Ｙ軸方向において、スイッチング素子２０と対向して設けられる。これにより、半導体モジュール１００は、スイッチング素子１０およびスイッチング素子２０の制御電流の経路長が均一となり、スイッチング損失の上下アーム差を低減することができる。また、半導体モジュール１００が複数のレグを有する場合であっても、複数のレグ間でスイッチング損失を均一化しやすくなる。例えば、スイッチング素子１０およびスイッチング素子２０をＹ軸方向において対向して設けることにより、オン時の立ち上がり時間を均一化することができる。
　スイッチング素子１０およびダイオード素子１５は、Ｘ軸方向において対向して設けられる。本例のダイオード素子１５は、Ｙ軸方向において、ダイオード素子２５と対向して設けられている。このように、積層基板１５０上の半導体素子の配置を工夫することで、半導体モジュール１００を小型化しやすくなる。
　なお、半導体素子がＹ軸方向において対向して設けられるとは、一方の半導体素子の少なくとも一部が他方の半導体素子とＹ軸方向において対向して設けられていればよい。また、対向する半導体素子同士が、Ｙ軸方向において完全に重なっていてもよい。
　スイッチング素子１０およびスイッチング素子２０は、ゲート配線部材１２の経路長とゲート配線部材２２の経路長とが略等しくなるように配置されてよい。ゲート電極１１およびゲート電極２１は、Ｙ軸方向において対向して設けられてよい。ゲート電極１１およびゲート電極２１がＹ軸方向において対向して設けられることで、制御端子までの経路長を均一化しやすくなる。さらに、ゲート電極１１とゲート配線部材１２との接続点は、ゲート電極２１とゲート配線部材２２との接続点とＹ軸方向において対向して設けられてよい。なお、本例のゲート電極１１とゲート電極２１との間には、半導体チップ等の他の素子が設けられていないが、ゲート電極１１とゲート電極２１との間に他の素子が設けられてもよい。ゲート電極１１およびゲート配線部材１２は、いずれもスイッチング素子の上面におけるＸ軸方向の負側に配置されているが、これに限定されない。
　同様に、スイッチング素子１０およびスイッチング素子２０は、補助ソース配線部材１４の経路長と補助ソース配線部材２４の経路長とが略等しくなるように配置されてよい。ソース電極１３およびソース電極２３は、Ｙ軸方向において対向して設けられてよい。ソース電極１３およびソース電極２３がＹ軸方向において対向して設けられることで、制御端子までの経路長を均一化しやすくなる。さらに、ソース電極１３と補助ソース配線部材１４との接続点は、ソース電極２３と補助ソース配線部材２４との接続点とＹ軸方向において対向して設けられてよい。なお、本例のソース電極１３とソース電極２３との間には、半導体チップ等の他の素子が設けられていないが、ソース電極１３とソース電極２３との間に他の素子が設けられてもよい。
　本例の半導体モジュール１００は、ゲート配線部材と補助ソース配線部材のそれぞれの経路長を均一にすることで、制御電流の経路長を均一にしてスイッチング素子を低減できる。スイッチング素子１０およびスイッチング素子２０は、ダイオード素子１５およびダイオード素子２５よりも第１配置領域１８１に近接して配置されることで、制御電流の経路長を短くして、より均一化しやすくなる。
　ゲート配線部材１２は、スイッチング素子１０のゲート電極１１と電気的に接続されている。本例のゲート配線部材１２は、ゲート電極１１とゲート外部端子１１２とをワイヤ部材によって直接接続している。ゲート配線部材１２には、ゲート外部端子１１２からスイッチング素子１０に向かうゲート電流Ｉｇが流れる。ゲート配線部材１２は、ワイヤ部材および後述する回路板１５２の組み合わせで構成されてよい。
　補助ソース配線部材１４は、スイッチング素子１０のソース電極１３と接続されている。本例の補助ソース配線部材１４は、ソース電極１３と補助ソース外部端子１１４とを直接接続している。補助ソース配線部材１４には、スイッチング素子１０から補助ソース外部端子１１４に向かう補助ソース電流Ｉｓが流れる。補助ソース電流Ｉｓは、制御端子からスイッチング素子１０へゲート電流Ｉｇが流れることに応じて、スイッチング素子１０から制御端子に戻る電流である。補助ソース配線部材１４は、ワイヤ部材および後述する回路板１５２の組み合わせで構成されてよい。
　回路板３１は、スイッチング素子１０およびダイオード素子１５が搭載される回路板１５２である。即ち、本例の回路板３１は、上アーム１０２を構成するために用いられる。回路板３１は、はんだ等の導電性の固定部材を用いて、スイッチング素子１０およびダイオード素子１５の裏面電極と電気的に接続される。回路板３１は、正極端子１３２と電気的に接続されてよい。回路板３１は、Ｘ軸方向において、Ｐ型配線部１０６とＮ型配線部１０８との間に設けられる。本例の回路板３１は、Ｐ型配線部１０６の回路板３６と連結して設けられるが、回路板３６と物理的に分離して設けられてもよい。
　回路板３２は、スイッチング素子２０およびダイオード素子２５が搭載される回路板１５２である。即ち、本例の回路板３２は、下アーム１０４を構成するために用いられる。回路板３２は、回路板３１と物理的に分離して設けられる。回路板３２は、はんだ等の導電性の固定部材を用いて、スイッチング素子２０およびダイオード素子２５の裏面電極と電気的に接続される。回路板３２は、Ｘ軸方向において、Ｐ型配線部１０６とＮ型配線部１０８との間に設けられる。回路板３２は、回路板３１よりもＹ軸方向の負側に設けられる。
　ゲート外部端子１１２は、ゲート配線部材１２を介して、スイッチング素子１０のゲート電極１１と接続されている。補助ソース外部端子１１４は、補助ソース配線部材１４を介して、スイッチング素子１０のソース電極１３と接続されている。ゲート外部端子１１２および補助ソース外部端子１１４は、Ｙ軸方向に配列されている。ゲート外部端子１１２は、補助ソース外部端子１１４よりもＹ軸方向の正側に設けられているが、これに限定されない。
　ゲート外部端子１２２は、ゲート配線部材２２を介して、スイッチング素子２０のゲート電極２１と接続されている。補助ソース外部端子１２４は、補助ソース配線部材２４を介して、スイッチング素子２０のソース電極２３と接続されている。ゲート外部端子１２２および補助ソース外部端子１２４は、Ｙ軸方向に配列されている。ゲート外部端子１２２は、補助ソース外部端子１２４よりもＹ軸方向の正側に設けられているが、これに限定されない。
　本例の制御端子は、Ｙ軸方向の負側に向かって、ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１２２および補助ソース外部端子１２４の順に配列されている。即ち、本例の制御端子のゲートとソースは、ＧＳＧＳ（ここでＧがゲート、Ｓがソース）の順に配列されている。但し、制御端子のゲートとソースは、ＳＧＳＧのように異なる順で配列されてもよい。制御端子は、Ｙ軸方向の負側に向かって、補助ソース外部端子１１４、ゲート外部端子１１２、補助ソース外部端子１２４およびゲート外部端子１２２の順に配列されてもよい。制御端子を１列に配列することで、配線自由度を向上することができる。
　スイッチング素子１０は、ダイオード素子１５よりも制御端子に近接して配置されてよい。本例のスイッチング素子１０は、ダイオード素子１５よりもＸ軸方向の負側に設けられる。即ち、スイッチング素子１０は、Ｘ軸方向において、ダイオード素子１５と制御端子（例えば、ゲート外部端子１１２および補助ソース外部端子１１４）との間に設けられる。また、スイッチング素子１０は、Ｘ軸方向において、ダイオード素子１５とＮ型配線部１０８との間に設けられる。スイッチング素子１０は、チップ上でゲート外部端子１１２に近接する位置にゲート電極１１を有してよい。
　同様に、スイッチング素子２０は、ダイオード素子２５よりも制御端子に近接して配置されてよい。本例のスイッチング素子２０は、ダイオード素子２５よりもＸ軸方向の負側に設けられる。即ち、スイッチング素子２０は、Ｘ軸方向において、ダイオード素子２５と制御端子（例えば、ゲート外部端子１２２および補助ソース外部端子１２４）との間に設けられる。また、スイッチング素子２０は、Ｘ軸方向において、ダイオード素子２５とＮ型配線部１０８との間に設けられる。スイッチング素子２０は、チップ上でゲート外部端子１２２に近接する位置にゲート電極２１を有してよい。
　回路板３６は、Ｐ型配線部１０６に設けられる回路板１５２である。本例の回路板３６は、Ｙ軸方向に延伸して設けられた延伸部の一例である。本例の回路板３６は、回路板３１と連結している。回路板３６は、ワイヤ部材によって、正極端子１３２と電気的に接続されてよい。隣接する複数のレグは、回路板３６同士で直接接続してもよいし、ワイヤ部材によって回路板３６同士を接続してもよい。
　回路板３８は、Ｎ型配線部１０８に設けられる回路板１５２である。本例の回路板３８は、Ｙ軸方向に延伸して設けられた延伸部の一例である。回路板３８は、ワイヤ部材Ｗ４によってソース電極２３と電気的に接続されている。回路板３８は、ワイヤ部材によって、負極端子１３４と電気的に接続されてよい。隣接する複数のレグは、回路板３８同士で直接接続してもよいし、ワイヤ部材によって回路板３８同士を接続してもよい。
　ここで、本例の補助ソース配線部材１４は、スイッチング素子２０のドレイン電極と出力端子１１０との間の出力配線と物理的に分離されている。出力配線は、出力端子１１０と同電位の領域であってよい。出力配線は、出力端子１１０と接続されたワイヤ部材Ｗ３を含んでよく、スイッチング素子２０が配置された回路板３２を含んでよい。補助ソース配線部材１４を出力配線と物理的に分離することで、出力配線に流れる逆回復電流Ｉｒｒの影響を回避することができる。
　逆回復電流Ｉｒｒは、半導体モジュール１００のスイッチング素子がオンした時に、対向するアームに生じる電流である。例えば、逆回復電流Ｉｒｒは、スイッチング素子１０がオンした時に、対向するスイッチング素子２０に流れる電流である。逆回復電流Ｉｒｒについては後述する。
　本例の半導体モジュール１００は、補助ソース配線部材１４と、上アーム１０２のスイッチング時に逆回復電流Ｉｒｒが流れる領域とを物理的に離すことにより、補助ソース配線部材１４に流れる補助ソース電流Ｉｓに対する逆回復電流Ｉｒｒの影響を低減できる。具体的には、逆回復電流Ｉｒｒが補助ソース電流Ｉｓと反対方向に流れることによるターンオン時のスイッチングスピードの減少を抑制できる。これにより、上アーム１０２のターンオン損失を低減できる。
　また、本例の半導体モジュール１００は、半導体素子の配置を工夫することで、補助ソース配線部材１４と補助ソース配線部材２４の長さを均一にして、スイッチング損失の上下アーム差を低減することができる。例えば、半導体モジュール１００は、スイッチング素子１０とスイッチング素子２０とをＹ軸方向において対向するように配置することで、上下アームのスイッチングスピードを均一することができる。
　図１Ｃは、図１Ｂで示した半導体組立体１６０のａ－ａ'断面の一例を示す。積層基板１５０は、絶縁板１５１と、回路板１５２と、金属板１５３とを備える。
　絶縁板１５１は、Ｚ軸方向に任意の厚みを有し、上面と下面を有する平板状の絶縁材料によって形成される。積層基板１５０の主面とは、絶縁板１５１の上面であってよい。絶縁板１５１は、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）または窒化ケイ素（Ｓｉ３Ｎ４）等のセラミックス材料で形成されてよい。絶縁板１５１は、エポキシ等の樹脂材料、またはセラミックス材料をフィラ－として用いたエポキシ樹脂材料等で形成されてもよい。
　回路板１５２は、Ｚ軸方向に任意の厚みを有し、絶縁板１５１の上面に設けられた導電性の部材である。金属板１５３は、Ｚ軸方向に任意の厚みを有し、絶縁板１５１の下面に設けられた導電性の部材である。回路板１５２および金属板１５３は、銅および銅合金などの金属材料を含む板で形成されてよい。回路板１５２および金属板１５３は、はんだおよびロウ等によって絶縁板１５１に固定されてもよい。金属板１５３は、銅またはアルミニウム等の熱伝導性のある材料で形成され、放熱板として機能してもよい。
　図１Ｄは、実施例に係る半導体モジュール１００の主回路図である。例えば、半導体モジュール１００は、車両のモーターを駆動する車載用ユニットの一部として機能する。本例の半導体モジュール１００は、レグＵ－ＩＮＶ、レグＶ－ＩＮＶ、レグＷ－ＩＮＶの３つのレグで構成される。各スイッチング素子は、半導体モジュール１００の制御端子に入力される信号により交互にスイッチングされて、三相交流インバータ回路として機能してよい。
　レグＵ－ＩＮＶは、１対のスイッチング素子１０Ｕおよびダイオード素子１５Ｕと、１対のスイッチング素子２０Ｕおよびダイオード素子２５Ｕとで構成される。レグＶ－ＩＮＶは、１対のスイッチング素子１０Ｖおよびダイオード素子１５Ｖと、１対のスイッチング素子２０Ｖおよびダイオード素子２５Ｖとで構成される。レグＷ－ＩＮＶは、１対のスイッチング素子１０Ｗおよびダイオード素子１５Ｗと、１対のスイッチング素子２０Ｗおよびダイオード素子２５Ｗとで構成される。
　上アーム１０２は、３つのスイッチング素子１０Ｕ～スイッチング素子１０Ｗおよび３つのダイオード素子１５Ｕ～ダイオード素子１５Ｗで構成される。下アーム１０４は、３つのスイッチング素子２０Ｕ～スイッチング素子２０Ｗおよび３つのダイオード素子２５Ｕ～ダイオード素子２５Ｗで構成される。
　スイッチング素子１０Ｕ、スイッチング素子１０Ｖおよびスイッチング素子１０Ｗのドレイン電極は、それぞれ正極端子１３２に電気的に接続される。同様に、ダイオード素子１５Ｕ、ダイオード素子１５Ｖおよびダイオード素子１５Ｗのカソード電極は、それぞれ正極端子１３２に電気的に接続される。
　また、スイッチング素子１０Ｕ、スイッチング素子１０Ｖおよびスイッチング素子１０Ｗのソース電極は、出力端子１１０Ｕ、出力端子１１０Ｖまたは出力端子１１０Ｗにそれぞれ電気的に接続される。同様に、ダイオード素子１５Ｕ、ダイオード素子１５Ｖおよびダイオード素子１５Ｗのアノード電極は、出力端子１１０Ｕ、出力端子１１０Ｖまたは出力端子１１０Ｗにそれぞれ電気的に接続される。
　スイッチング素子２０Ｕ、スイッチング素子２０Ｖおよびスイッチング素子２０Ｗのソース電極は、それぞれ負極端子１３４に電気的に接続される。同様に、ダイオード素子２５Ｕ、ダイオード素子２５Ｖおよびダイオード素子２５Ｗのアノード電極は、それぞれ負極端子１３４に電気的に接続される。
　スイッチング素子２０Ｕ、スイッチング素子２０Ｖおよびスイッチング素子２０Ｗのドレイン電極は、出力端子１１０Ｕ、出力端子１１０Ｖまたは出力端子１１０Ｗにそれぞれ電気的に接続される。同様に、ダイオード素子２５Ｕ、ダイオード素子２５Ｖおよびダイオード素子２５Ｗのカソード電極は、出力端子１１０Ｕ、出力端子１１０Ｖまたは出力端子１１０Ｗにそれぞれ電気的に接続される。
　図２は、半導体モジュール１００のスイッチング時の電流電圧特性を示す。本図は、スイッチング素子１０のゲート電圧ＶＧ、ドレインソース間電圧ＶＤＳおよびドレイン電流Ｉｄを示している。また、本図は、ダイオード素子２５のアノードカソード間電圧ＶＡＫおよび順方向電流ＩＦを示している。
　時刻Ｔ１～時刻Ｔ３に対応する回路状態については後述する。時刻Ｔ２と時刻Ｔ３との間において、ゲート電流Ｉｇが供給されてスイッチング素子１０がターンオンすると、スイッチング素子１０の対向アームに逆回復電流Ｉｒｒが流れる。
　図３Ａは、上アーム１０２に配置されたスイッチング素子１０のオン状態を示す、図２における時刻Ｔ１での回路図である。駆動部２１０によってスイッチング素子１０がオンすると、インダクタンスを介して一定のｄｉ／ｄｔでドレイン電流Ｉｄが負荷２００に流れる。ここで、ΔＶ＝ＬｄＩｄ／ｄｔの関係が成り立つので、ｄＩｄ／ｄｔ＝ΔＶ／Ｌ＝一定となる。
　図３Ｂは、上アーム１０２に配置されたスイッチング素子１０のオフ状態を示す、図２における時刻Ｔ２での回路図である。スイッチング素子１０がオフすると、インダクタンスが電流変化を妨げる方向に電流を流す。そして、下アーム１０４に配置されたダイオード素子２５を介して、ループ電流が流れる。なお、上アーム１０２に配置されたスイッチング素子１０がオフ状態である場合、デッドタイム期間以外は、下アーム１０４に配置されたスイッチング素子２０がオンするが、ループ電流の影響によってスイッチング素子２０には電流が流れていない。
　図３Ｃは、上アーム１０２に配置されたスイッチング素子１０のオン状態を示す、図２における時刻Ｔ２から時刻Ｔ３での回路図である。本例の駆動部２１０は、上アーム１０２に配置されたスイッチング素子１０のゲートにゲート電流Ｉｇを供給する。これにより、スイッチング素子１０がオンして、スイッチング素子１０からのドレイン電流Ｉｄにループ電流を足し合わせた電流が負荷２００へと流れる。そして、下アーム１０４に配置されたダイオード素子２５には、逆回復電流Ｉｒｒが発生している。
　図３Ｄは、上アーム１０２のオンに伴って、下アーム１０４に逆回復電流Ｉｒｒが流れる半導体組立体１６０の上面図の一例である。本例の半導体組立体１６０は、図１Ｂで示した半導体組立体１６０と同一である。本図は、破線でゲート電流Ｉｇ、補助ソース電流Ｉｓおよび逆回復電流Ｉｒｒの流れる経路を示している。本例では、ゲート配線部材１２にゲート電流Ｉｇが流れ、補助ソース配線部材１４に補助ソース電流Ｉｓが流れている。逆回復電流Ｉｒｒは、出力端子１１０からワイヤ部材Ｗ３およびワイヤ部材Ｗ２を通り、ダイオード素子２５からワイヤ部材Ｗ５およびワイヤ部材Ｗ４を通ってＮ型配線部１０８に流れている。
　本例のゲート電流Ｉｇおよび補助ソース電流Ｉｓは、逆回復電流Ｉｒｒと異なる経路を通過することにより、逆回復電流Ｉｒｒからの影響を回避できる。本例のゲート配線部材１２および補助ソース配線部材１４は、逆回復電流Ｉｒｒが流れるワイヤ部材Ｗ５、ワイヤ部材Ｗ４およびＮ型配線部１０８と物理的に分離している。これにより、半導体モジュール１００のスイッチング損失を低減することができる。
　また、ゲート電流Ｉｇおよび補助ソース電流Ｉｓが流れる経路が、逆回復電流Ｉｒｒが流れる経路と平行とならないように配置される。逆回復電流Ｉｒｒが流れるワイヤ部材Ｗ４は、Ｘ軸方向に対して斜めに配線されてよい。ワイヤ部材Ｗ５は、Ｘ軸方向に対して略平行に設けられるものの、Ｙ軸方向において、ゲート配線部材１２および補助ソース配線部材１４と対向しないように配置されてよい。このように、ゲート電流Ｉｇ、補助ソース電流Ｉｓおよび逆回復電流Ｉｒｒが流れる電流の経路を工夫することで、逆回復電流Ｉｒｒの誘起磁場によってゲート電流Ｉｇおよび補助ソース電流Ｉｓの流れが妨げられるのを抑制することが予想される。これにより、スイッチング損失を低減して、オン時間を平均化しやすくなることが予想される。
　図４Ａは、下アーム１０４に配置されたスイッチング素子２０のオン状態を示す、図２における時刻Ｔ１での回路図である。即ち、図３Ａと図４Ａとでは、上アーム１０２を導通させるか、下アーム１０４を導通させるかで相違する。本例では、駆動部２１０によってスイッチング素子２０がオンすると、インダクタンスを介して一定のｄｉ／ｄｔでドレイン電流Ｉｄが負荷２００に流れる。ここで、ΔＶ＝ＬｄＩｄ／ｄｔの関係が成り立つので、ｄＩｄ／ｄｔ＝ΔＶ／Ｌ＝一定となる。
　図４Ｂは、下アーム１０４に配置されたスイッチング素子２０のオフ状態を示す、図２における時刻Ｔ２での回路図である。スイッチング素子２０がオフすると、インダクタンスが電流変化を妨げる方向に電流を流す。そして、上アーム１０２に配置されたダイオード素子１５を介して、ループ電流が流れる。なお、下アーム１０４に配置されたスイッチング素子２０がオフ状態である場合、デッドタイム期間以外は、上アーム１０２に配置されたスイッチング素子１０がオンするが、ループ電流の影響によってスイッチング素子１０には電流が流れていない。
　図４Ｃは、下アーム１０４に配置されたスイッチング素子２０のオン状態を示す、図２における時刻Ｔ２から時刻Ｔ３での回路図である。本例の駆動部２１０は、下アーム１０４に配置されたスイッチング素子２０にゲート電流Ｉｇを供給する。これにより、スイッチング素子２０がオンして、スイッチング素子２０からのドレイン電流Ｉｄにループ電流を足し合わせた電流が負荷２００へと流れる。そして、上アーム１０２に配置されたダイオード素子１５には、逆回復電流Ｉｒｒが発生している。
　図４Ｄは、下アーム１０４のオンに伴って、上アーム１０２に逆回復電流Ｉｒｒが流れる半導体組立体１６０の上面図の一例である。本例の半導体組立体１６０は、図１Ｂで示した半導体組立体１６０と同一である。本図は、破線でゲート電流Ｉｇ、補助ソース電流Ｉｓおよび逆回復電流Ｉｒｒの流れる経路を示している。本例では、ゲート配線部材２２にゲート電流Ｉｇが流れ、補助ソース配線部材２４に補助ソース電流Ｉｓが流れている。逆回復電流Ｉｒｒは、回路板３６、ダイオード素子１５およびワイヤ部材Ｗ３を通って出力端子１１０に流れている。
　本例のゲート電流Ｉｇおよび補助ソース電流Ｉｓは、図３Ｄの場合と同様に、逆回復電流Ｉｒｒと異なる経路を通過することにより、逆回復電流Ｉｒｒからの影響を回避できる。本例のゲート配線部材２２および補助ソース配線部材２４は、逆回復電流Ｉｒｒが流れるワイヤ部材Ｗ２およびワイヤ部材Ｗ３と物理的に分離している。これにより、半導体モジュール１００のスイッチング損失を低減することができる。
　また、ゲート電流Ｉｇおよび補助ソース電流Ｉｓが流れる経路が、逆回復電流Ｉｒｒが流れる経路と平行とならないように配置される。逆回復電流Ｉｒｒが流れるワイヤ部材Ｗ２は、ゲート配線部材２２および補助ソース配線部材２４と平行とならないように、Ｙ軸方向に略平行に配線されてよい。ワイヤ部材Ｗ３は、Ｘ軸方向に対して斜めに設けられる。このように、ゲート電流Ｉｇ、補助ソース電流Ｉｓおよび逆回復電流Ｉｒｒが流れる電流の経路を工夫することで、逆回復電流Ｉｒｒの誘起磁場によってゲート電流Ｉｇおよび補助ソース電流Ｉｓの流れが妨げられるのを抑制することが予想される。これにより、スイッチング損失を低減して、オン時間を平均化しやすくなることが予想される。
　図５Ａは、半導体組立体１６０の変形例の拡大図である。本例の半導体組立体１６０は、補助ソース配線部材１４と補助ソース外部端子１１４とを、図１Ｂの実施例と異なる接続方法で接続している。本例では、図１Ｂの実施例と相違する点について特に説明する。
　補助ソース配線部材１４は、ワイヤ部材Ｗ６と、回路板３３と、ワイヤ部材Ｗ７とを含む。ワイヤ部材Ｗ６は、ソース電極１３と回路板３３とを接続する。ワイヤ部材Ｗ７は、回路板３３と補助ソース外部端子１１４とを接続する。回路板３３は、積層基板１５０上に設けられた回路板１５２の一例である。
　補助ソース配線部材１４は、スイッチング素子２０のドレイン電極と出力端子１１０との間の出力配線と物理的に分離されている。即ち、本例の回路板３３は、積層基板１５０において、回路板３２と物理的に分離して設けられている。このように、回路板３２および回路板３３は、補助ソース電流Ｉｓが流れる経路と、出力配線に流れる電流の経路とが重ならないように配置される。これにより、補助ソース配線部材１４への回路板３２に流れる逆回復電流Ｉｒｒの影響を回避することができる。
　図５Ｂは、半導体組立体１６０の変形例の拡大図である。本例の半導体組立体１６０は、回路板３３が回路板３２と物理的に接続されている点で図５Ａの実施例と相違する。本例では、図５Ａの実施例と相違する点について特に説明する。
　補助ソース配線部材１４は、スイッチング素子２０のドレイン電極と出力端子１１０との間の出力配線と物理的に分離されていない。即ち、本例の補助ソース配線部材１４は、スイッチング素子２０のドレイン電極が配置された回路板１５２を介して、ソース電極１３と補助ソース外部端子１１４とを接続する。具体的には、補助ソース配線部材１４は、スイッチング素子２０のドレイン電極が配置された回路板３２と一体的に形成された回路板３３を介して、ソース電極１３と補助ソース外部端子１１４とを接続している。
　このように、本例の回路板３３は、積層基板１５０において、回路板３２と一体的に形成されており、回路板３２と物理的に分離されていない。但し、補助ソース配線部材１４は、補助ソース電流Ｉｓが出力配線に流れる電流の影響を受けないように配置されている。即ち、回路板３３は、スイッチング素子２０のドレイン電極から出力端子１１０に流れる電流の主な経路とは異なる位置に設けられる。また、回路板３２および回路板３３は、補助ソース電流Ｉｓが流れる経路と、出力配線に流れる電流の経路とが重ならないように配置されてよい。
　例えば、回路板３３は、回路板３２から突出して設けられる。回路板３３の面積は、回路板３２の面積よりも小さくてよい。回路板３３は、Ｙ軸方向において、スイッチング素子１０とスイッチング素子２０との間に設けられてよい。回路板３３は、ＸＹ平面において、スイッチング素子２０のドレイン電極と出力端子１１０とを結ぶ領域以外の領域に設けられてよい。
　図６Ａは、半導体組立体１６０の変形例の拡大図である。本例の半導体組立体１６０は、図１Ｂの実施例と異なる位置にダイオード素子１５を配置している。本例のダイオード素子１５は、第１配線部であるＰ型配線部１０６に搭載されている。本例では、図１Ｂの実施例と相違する点について特に説明する。
　ダイオード素子１５は、Ｐ型配線部１０６の回路板３６上に設けられる。本例のダイオード素子１５は、上アーム１０２において、Ｐ型配線部１０６の延伸部に設けられる。出力端子１１０は、ダイオード素子１５を介して、下アーム１０４の回路板３２と電気的に接続される。出力端子１１０は、ワイヤ部材Ｗ３によってダイオード素子１５のアノード電極１６と接続される。アノード電極１６は、ワイヤ部材Ｗ２によって回路板３２と接続される。このように、ダイオード素子２５は、下アーム１０４に設けられ、上アーム１０２に設けられたダイオード素子１５を介して出力端子１１０に接続される。
　図６Ｂは、半導体組立体１６０の変形例の拡大図である。本例の半導体組立体１６０は、図１Ｂの実施例と異なる位置にダイオード素子２５を配置している。本例では、図１Ｂの実施例と相違する点について特に説明する。
　スイッチング素子２０およびダイオード素子２５は、下アーム１０４に設けられ、Ｙ軸方向において対向して設けられる。本例のダイオード素子２５は、スイッチング素子２０よりもＹ軸方向の負側に設けられる。ダイオード素子２５は、アノード電極２６と回路板３８とを接続するワイヤ部材Ｗ５によって、Ｎ型配線部１０８の回路板３８と接続されている。
　このように、スイッチング素子とダイオード素子を設ける位置は、半導体モジュール１００のレイアウト要求に応じて、適宜変更してよい。本例の半導体モジュール１００は、上アーム１０２に設けられる半導体素子と、下アーム１０４に設けられる半導体素子とをＹ軸方向において対向して設けて、スイッチング損失を低減できる。このように、積層基板１５０上に設けられた半導体素子の位置を変更した場合であっても、補助ソース配線部材１４への逆回復電流Ｉｒｒの影響を回避することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・スイッチング素子、１１・・・ゲート電極、１２・・・ゲート配線部材、１３・・・ソース電極、１４・・・補助ソース配線部材、１５・・・ダイオード素子、１６・・・アノード電極、２０・・・スイッチング素子、２１・・・ゲート電極、２２・・・ゲート配線部材、２３・・・ソース電極、２４・・・補助ソース配線部材、２５・・・ダイオード素子、２６・・・アノード電極、３１・・・回路板、３２・・・回路板、３３・・・回路板、３６・・・回路板、３８・・・回路板、１００・・・半導体モジュール、１０２・・・上アーム、１０４・・・下アーム、１０６・・・Ｐ型配線部、１０８・・・Ｎ型配線部、１１０・・・出力端子、１１２・・・ゲート外部端子、１１４・・・補助ソース外部端子、１２２・・・ゲート外部端子、１２４・・・補助ソース外部端子、１３２・・・正極端子、１３４・・・負極端子、１５０・・・積層基板、１５１・・・絶縁板、１５２・・・回路板、１５３・・・金属板、１６０・・・半導体組立体、１７０・・・筐体、１８１・・・第１配置領域、１８２・・・第２配置領域、１８３・・・第３配置領域、２００・・・負荷、２１０・・・駆動部

Claims (31)

  1. 　上アームまたは下アームの一方に設けられた第１スイッチング素子と、
    　上アームまたは下アームの他方に設けられた第２スイッチング素子と、
    　前記第１スイッチング素子と並列に設けられた第１ダイオード素子と、
    　前記第２スイッチング素子と並列に設けられた第２ダイオード素子と、
    　主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、
    　前記上アームおよび前記下アームよりも前記第１方向の負側に設けられ、前記第２方向に配列されたゲート外部端子および補助ソース外部端子と、
    　を備え、
    　前記第１スイッチング素子、前記第２スイッチング素子、前記第１ダイオード素子および前記第２ダイオード素子は、前記積層基板上に設けられ、
    　前記第１スイッチング素子または前記第１ダイオード素子の少なくとも１つは、前記第２スイッチング素子または前記第２ダイオード素子の少なくとも１つと前記第２方向において対向して設けられる
    　半導体モジュール。
  2. 　前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されている
    　請求項１に記載の半導体モジュール。
  3. 　前記第１スイッチング素子の前記補助ソース配線部材は、前記第１スイッチング素子のソース電極と補助ソース外部端子とを直接接続する
    　請求項２に記載の半導体モジュール。
  4. 　前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されていない
    　請求項１に記載の半導体モジュール。
  5. 　前記第１スイッチング素子の前記補助ソース配線部材は、前記第２スイッチング素子の前記ドレイン電極が配置された導電性の回路板を介して、前記第１スイッチング素子のソース電極と補助ソース外部端子とを接続する
    　請求項４に記載の半導体モジュール。
  6. 　前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向において対向して設けられる
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  7. 　前記第１スイッチング素子および前記第１ダイオード素子は、前記第１方向において対向して設けられる
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  8. 　前記第１ダイオード素子および前記第２ダイオード素子は、前記第２方向において対向して設けられる
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  9. 　前記第２スイッチング素子および前記第２ダイオード素子は、下アームに設けられ、前記第２方向において対向して設けられる
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  10. 　前記第１スイッチング素子は、前記第１ダイオード素子よりも前記第１方向の負側に設けられ、
    　前記第２スイッチング素子は、前記第２ダイオード素子よりも前記第１方向の負側に設けられる
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  11. 　正極端子に接続されたＰ型配線部と、
    　負極端子に接続されたＮ型配線部と
    　を備え、
    　前記第１スイッチング素子および前記第２スイッチング素子は、前記第１方向において、前記Ｐ型配線部と前記Ｎ型配線部との間に配置される
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  12. 　前記Ｐ型配線部は、前記第１方向において、前記Ｎ型配線部と出力端子との間に設けられる
    　請求項１１に記載の半導体モジュール。
  13. 　前記Ｐ型配線部および前記Ｎ型配線部は、前記第２方向に延伸した延伸部を有する
    　請求項１１に記載の半導体モジュール。
  14. 　前記第１ダイオード素子は、前記Ｐ型配線部の前記延伸部に設けられる
    　請求項１３に記載の半導体モジュール。
  15. 　前記上アームおよび前記下アームよりも前記第１方向の正側に設けられた出力端子を備える
    　請求項１から４のいずれか一項に記載の半導体モジュール。
  16. 　前記第２スイッチング素子は、前記下アームに設けられ、前記上アームに設けられた前記第１ダイオード素子を介して前記出力端子に接続される
    　請求項１５に記載の半導体モジュール。
  17. 　上アームまたは下アームの一方に設けられた第１スイッチング素子と、
    　上アームまたは下アームの他方に設けられた第２スイッチング素子と、
    　前記第１スイッチング素子と並列に設けられた第１ダイオード素子と、
    　前記第２スイッチング素子と並列に設けられた第２ダイオード素子と、
    　主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、
    　正極端子または負極端子の一方に接続され、前記第２方向に延伸した第１配線部と、
    　正極端子または負極端子の他方に接続され、前記第２方向に延伸した第２配線部と、
    　前記第２方向に延伸した第１配置領域に設けられ、前記第１スイッチング素子のゲート電極または前記第２スイッチング素子のゲート電極と電気的に接続された複数のゲート外部端子と、
    　前記第１配置領域に設けられ、前記第１スイッチング素子のソース電極または前記第２スイッチング素子のソース電極と電気的に接続された複数の補助ソース外部端子と、
    　前記第１スイッチング素子の前記ゲート電極と前記複数のゲート外部端子のうち対応するゲート外部端子とを接続する第１ゲート配線部材と
    　前記第１スイッチング素子の前記ソース電極と前記複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第１補助ソース配線部材と、
    　前記第２スイッチング素子の前記ゲート電極と前記複数のゲート外部端子のうち対応するゲート外部端子とを接続する第２ゲート配線部材と
    　前記第２スイッチング素子の前記ソース電極と前記複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第２補助ソース配線部材と、
    　を備え、
    　前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向において対向して設けられ、
    　前記第１スイッチング素子および前記第２スイッチング素子は、前記第１配置領域と、前記第２配線部を挟んで設けられる
    　半導体モジュール。
  18. 　前記第２方向に延伸した第２配置領域に設けられた出力端子を備え、
    　前記第１スイッチング素子および前記第２スイッチング素子は、前記第２配置領域と、前記第１配線部を挟んで設けられる
    　請求項１７に記載の半導体モジュール。
  19. 　前記上アームおよび前記下アームでそれぞれ構成される３つレグを備える
    　請求項１７に記載の半導体モジュール。
  20. 　前記正極端子および前記負極端子は、前記第２方向において、前記３つのレグと並んで配置された第３配置領域に設けられる
    　請求項１９に記載の半導体モジュール。
  21. 　前記３つのレグのそれぞれの前記上アームは、ワイヤ部材によって前記第１配線部を越えて出力端子と接続されている
    　請求項２０に記載の半導体モジュール。
  22. 　前記第１スイッチング素子および前記第２スイッチング素子は、前記第１方向において、前記第１配線部と前記第２配線部との間に配置される
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  23. 　前記第１配線部は、前記正極端子に接続されたＰ型配線部であり、
    　前記第２配線部は、前記負極端子に接続されたＮ型配線部である
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  24. 　前記上アームを構成するための第１回路板と、
    　前記下アームを構成するための第２回路板と、
    　を備え、
    　前記第１ダイオード素子は、前記第１回路板に搭載され、
    　前記第２ダイオード素子は、前記第２回路板に搭載される
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  25. 　前記上アームを構成するための第１回路板と、
    　前記下アームを構成するための第２回路板と、
    　を備え、
    　前記第１ダイオード素子は、前記第１配線部に搭載され、
    　前記第２ダイオード素子は、前記第２回路板に搭載される
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  26. 　前記第１スイッチング素子のゲート電極は、前記第２スイッチング素子のゲート電極と前記第２方向において、対向して設けられる
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  27. 　前記第１補助ソース配線部材と前記第１スイッチング素子の前記ソース電極との接続点は、前記第２補助ソース配線部材と前記第２スイッチング素子の前記ソース電極との接続点と、前記第２方向において対向する
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  28. 　前記第１ダイオード素子は、前記第２配線部と、前記第１スイッチング素子を挟んで設けられ、
    　前記第２ダイオード素子は、前記第２配線部と、前記第２スイッチング素子を挟んで設けられる
    　請求項１７から２１のいずれか一項に記載の半導体モジュール。
  29. 　前記第１スイッチング素子および前記第１ダイオード素子が上アームに配置され、
    　前記第２スイッチング素子および前記第２ダイオード素子が下アームに配置される
    　請求項１から４、または１７から２１のいずれか一項に記載の半導体モジュール。
  30. 　複数の上アームと複数の下アームとを備え、
    　前記上アームのスイッチング素子と前記下アームのスイッチング素子とが、前記第２方向において交互に配列される
    　請求項１から４、または１７から２１のいずれか一項に記載の半導体モジュール。
  31. 　前記第１スイッチング素子および前記第２スイッチング素子は、ＳｉＣ－ＭＯＳであり、
    　前記第１ダイオード素子および前記第２ダイオード素子は、ＳｉＣ－ＳＢＤである
    　請求項１から４、または１７から２１のいずれか一項に記載の半導体モジュール。
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