CN105448871B - 功率半导体器件及制备方法 - Google Patents

Abstract

本发明主要涉及功率半导体封装，更确切地说，是设计一种具备高效散热功效和具有超薄尺寸的功率半导体及其制备方法。在薄膜层覆盖于金属基座的上置部分上表面之上的区域设置贯穿薄膜层的数个接触孔，在薄膜层覆盖于金属基座的下置部分上表面之上的区域设置贯穿薄膜层的至少一个开口，芯片粘贴于开口处，其中上置部分的上表面暴露于每个接触孔的区域处皆安置有一个金属凸块，并且芯片顶面的每个电极之上也至少安置有一个金属凸块。

Description

功率半导体器件及制备方法

技术领域

本发明主要涉及功率半导体封装，更确切地说，是设计一种具备高效散热功效和具有超薄尺寸的功率半导体及其制备方法。

背景技术

在功率晶体管的应用中，半导体器件最终的整体尺寸及散热是两个重要的参数。通常通过暴露晶体管的一部分电极来改善器件的散热性能，但是实现过程往往难以控制，而且散热效果不佳。图1A是美国国际整流器IR公司开发的罐式DirectFET MOSFET系列封装，IR公司曾于2002年1月以主题为“DirectFET技术”而在“Board Mounting ApplicationNote 2002”上展示了该项技术，该封装适用于要求极低导通电阻RDSon的工业界应用，譬如大功率直流电机，直流/交流逆变器，以及动态ORing热插拔和电熔丝等大电流开关应用。图1A～1B中，作为金属材质外壳的罐装结构10设有一个方形槽状的腔体，罐装结构10的周边处则保留有水平延伸的平板状周缘部，尤其是在周边的一组对边上设置有相对的一对引脚部分10a、10b。一个MOSFET管芯11被内置于该敞口式的腔体内，该MOSFET管芯11背面的漏极电极直接粘贴至罐装结构10的外壳上，同时使MOSFET管芯11正面的源极电极11a和栅极电极11b可与罐装结构11的一对引脚部分10a、10b共面。从而源极电极11a、栅极电极11b以及两个引脚部分10a、10b可同步与PCB电路板上的焊盘焊接。DirectFET的封装大体上具有不超过0.7mm的超薄厚度，为受空间限制的高功率工业电源设计提供理想的解决方案。

图2A～2B是一种被称作为X—FET封装的系列，图2A展示了未贴片之前的芯片座20的结构示意图，芯片座20带有一个凹陷的作为贴片区的平板状的谷部20b，和具有相对谷部20b而言位置较高、并设于谷部20b两侧沿着水平方式延伸的作为引脚的台面部20a。图2B中，未示意出的MOSFET芯片的底面电极粘贴在谷部20b的上表面，完成塑封步骤之后，MOSFET芯片正面的源极电极21a和栅极电极21b则与台面部20a的上表面共面，如图2B芯片被塑封体25完全塑封包覆住而不可见，但需要保障源极电极21a和栅极电极21b、台面部20a从塑封体25中裸露出来作为电极端子。

在该等现有技术当中，可发现芯片相对的两侧设有大体对称的一组引脚，例如图1B的引脚部分10a、10b和图2B的一对作为引脚的台面部20a，这种设置双边对称引脚的封装方式一般要求较大的封装体积容纳该一组引脚。再者，基于共面性的考虑，通常要求MOSFET芯片的厚度必须控制得十分精准，例如MOSFET芯片的厚度务必适配地满足与图1B中腔体的深度一致，或芯片的厚度应当与图2A中向下凹陷的谷部20b的深度一致，这样的限制条件，极易引起芯片的厚度容错范围极窄，这对设备精度和成本控制提出了较大的挑战。其次，图2B封装往往后续还需要在面积较大的引脚台面部20a上镀上金属层，这之前需要将栅极电极21b和源极电极21a用可剥离胶带覆盖住，而单独在台面部20a的裸露表面镀上金属层，其后再撕离胶带，这无疑会导致工序比较复杂。

发明内容

在本方面的一个实施例中，揭示了一种功率半导体器件，包括：一个金属基座，具有分别位于上下错开两个平面上的上置部分和下置部分，上置部分的位置设定为比下置部分的位置高；附着于金属基座上表面的一薄膜层，其中在薄膜层覆盖于上置部分上表面之上的区域设置贯穿薄膜层的数个接触孔，以及在薄膜层覆盖于下置部分上表面之上的区域设置贯穿薄膜层的至少一个开口；粘贴于所述开口处的一个功率MOSFET芯片，芯片底面的电极通过导电材料粘附在下置部分的上表面暴露于开口处的区域上；还包括数个金属凸块，其中上置部分的上表面暴露于每个接触孔的区域处皆安置有一个金属凸块，以及芯片顶面的每个电极之上至少安置有一个金属凸块；金属基座的下置部分和上置部分之间的过渡部分也被薄膜层完全覆盖。

在一个可选实施例中，所述上置部分的上表面设置为与芯片的顶面齐平。在另一些实可选的实施例中，所述上置部分的上表面设置为比芯片的顶面略高或略低。

在一个可选实施例中，还包括将附着有薄膜层的金属基座、芯片和各金属凸块均予以包覆的一个塑封体，包覆方式为该下置部分的下表面从塑封体的底面予以暴露，及各金属凸块平坦化的顶端面皆从塑封体的顶面予以暴露。

在一个可选实施例中，在下置部分从塑封体的底面中暴露出来的下表面上覆盖有一金属涂层，例如锡金属涂层。

在一个可选实施例中，所述薄膜层为上表面生长有一层氧化铝钝化层的铝金属层，用于在塑封体和薄膜层黏接的交界面处强化塑封体和薄膜层相互间的结合力度。

在本方面的一个实施例中，揭示了一种功率半导体器件的制备方法，包括以下步骤：先行提供含多个金属基座的一个引线框架，每个金属基座具有分别位于上下错开两个平面上的上置部分和下置部分，上置部分的位置设定为比下置部分的位置略高，高的程度大抵为一个芯片的厚度；其中附着于金属基座上表面之上的一薄膜层中设有贯穿薄膜层的数个接触孔和至少一个开口，而且接触孔设于薄膜层覆盖在上置部分上表面之上的区域，同时开口设于薄膜层覆盖在下置部分上表面之上的区域；然后再在每个金属基座的下置部分的上表面暴露于所述开口处的区域粘贴一个芯片；之后再在上置部分的上表面暴露于每个接触孔的区域处植一个金属凸块，以及同步在设于芯片顶面的每个电极之上至少植一个金属凸块；其后再切割引线框架分离金属基座；金属基座的下置部分和上置部分之间的过渡部分也被薄膜层完全覆盖。

在一个可选实施例中，制备具有上置部分和下置部分的金属基座的步骤包括：将薄膜层覆盖附着到初始状态为平板状的金属基座的上表面之上；之后选择性刻蚀薄膜层，刻蚀出贯穿薄膜层的数个接触孔和至少一个开口；其后再冲压平板状的金属基座至台阶状，此冲压步骤中，使金属基座的与薄膜层的设有接触孔的区域交叠的一部分被冲压成上置部分，金属基座的与薄膜层的设有开口的区域交叠的另一部分被冲压成下置部分。

在一个可选实施例中，所述方法，在植完金属凸块之后还包括以下步骤：执行塑封工艺，将附着有薄膜层的引线框架、芯片和各金属凸块均予以包覆的一个塑封层，包覆方式为每个金属基座的下置部分的下表面从塑封层的底面予以暴露，各金属凸块均被塑封层包覆在内；研磨减薄塑封层直至露出金属凸块，形成各金属凸块平坦化的顶端面并使金属凸块的顶端面皆从塑封层的减薄顶面予以暴露；切割引线框架的同时还一并切割塑封层，以实现将相邻芯片间的包含有塑封层、带有薄膜层的引线框架的叠层切割断开。

在一个可选实施例中，所述的方法，包括在塑封工艺后但在研磨减薄塑封层之前，在每个金属基座的下置部分从塑封层的底面中暴露出的下表面上镀上一金属涂层。

在一个可选实施例中，所述的方法，其中形成薄膜层的步骤包括将为铝金属层材质的所述薄膜层层压至平板状的金属基座的上表面。

附图说明

阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：

图1A～1B是IR公司开发的DirectFET。

图2A～2B是现有的X—FET系列封装。

图3是金属基座结构的鸟瞰图。

图4A～4C是制备带有薄膜层的金属基座的制备方法流程。

图5A～5H是制备本发明功率半导体器件的流程示意图。

图6A～6D是完成塑封后制备的功率半导体器件。

具体实施方式

图3展示了一个例如铜材质的金属基座101，该金属基座101的上表面覆盖有一层薄膜层102，但金属基座101相对的下表面则是裸露的并未覆盖任何薄膜层。金属基座101包括彼此间具有高度落差的一个上置部分101b和一个下置部分101a，平板状的上置部分101b和平板状的下置部分101a实质为一体成型，它们分别位于上下错开的两个相互平行的平面上，使得金属基座100呈现出为台阶状结构。在薄膜层102覆盖于上置部分101b上表面之上的区域刻蚀有数个接触孔103a，接触孔103a贯穿薄膜层102的厚度，接触孔103a较佳的排成一排位于同一直线上。此外，还在薄膜层102覆盖于下置部分101a的上表面之上的区域至少刻蚀出一个开口103b，其也贯穿薄膜层102的厚度。藉此使得上置部分101b上表面的局部区域会在接触孔103a处暴露出来，以及下置部分101a的上表面的局部区域在开口103b处暴露出来。作为可选项而非限制，在一些实施例中，开口103b应当适配于芯片的方形形状而开设为方形开口，接触孔103a应当适配于例如焊锡球等的类球形形状而开设为圆形开口。

图4A～4C显示了如何制备一体成型的上置部分101b和下置部分101a。如图4A，起始阶段为平板状的一个方形金属基座1010或金属平板结构的上表面可通过各种手段形成一层薄膜层102，虽然通常采用的镀膜法或沉积溅射等方式皆可以实现，但本发明较佳的将薄膜层102层压到平板状的金属基座1010的上表面，薄膜层102可以选择例如是铝的金属层。其后如图4B，利用图中未示意出的光致抗蚀剂涂覆于薄膜层102上，通过常规的光刻技术在光致抗蚀剂涂中形成开口图形，然后以光致抗蚀剂作为刻蚀掩膜，在薄膜层102中刻蚀出接触孔103a和开口103b，之后再剥离光致抗蚀剂。如图4C，采用例如冲压(punch)的方式或压印(stamp)等手段，将原本为平板状的金属基座1010压制拉延成最终为带有上置部分101b(upset)和下置部分101a(down-set)的台阶状金属基座101，从而制备出呈现为一体化结构的上置部分101b和下置部分101a。在图4B～4C的步骤中，将金属基座1010的与薄膜层102的开设有接触孔103a的区域102-1交叠的那一部分1010-1冲压成上置部分101b，以及同步将金属基座1010的与薄膜层102的开设有开口103b的区域102-2交叠的另一部分1010-2冲压成下置部分101a，如此一来，接触孔103a便被预留在薄膜层102覆盖于上置部分101b上表面之上的区域，而开口103b则被预留在薄膜层102覆盖于下置部分101a上表面之上的区域，下置部分101a和上置部分101b之间的过渡部分也被薄膜层102完全覆盖。在冲压步骤中，薄膜层102较佳的选择延展性良好的金属，因为急剧的冲压或弯折会诱发薄膜层102的弯折线位置发生崩裂，薄膜层102的材质在后文中将详细介绍。

图5A展示了一个包含有若干数量金属基座101的引线框架200，金属基座101之间通过连筋互连，金属基座101也通过连筋与引线框架200的周边框架或支撑连杆互连，因此薄膜层102其实也是附着在引线框架200上。金属基座101在引线框架200上的布局有多种选择，例如任意两个不同的金属基座101之间以完全相同的排布方式出现，或者将相邻的一对金属基座101所含的两个金属基座101设定成互为镜像对称，并在引线框架200中设置多组这样金属基座101对。在图5B中，执行贴片的步骤，在下置部分101a上表面暴露于薄膜层102中开口103b处的区域涂覆导电材料，导电材料例如焊锡膏或导电银浆等，将垂直式的功率MOSFET芯片104粘贴在下置部分101a上，则设于芯片104背面或底面的电极通过导电材料粘附在下置部分101a的上表面暴露于开口103b处的区域上，该底面的电极例如漏极同时与金属基座101电性连接。除此之外，贴片步骤还可以采用取代涂覆导电材料的共晶焊等贴片方式。在图5C中，执行植球的步骤，在上置部分101b的上表面暴露于每个接触孔103a的区域植一个金属凸块105a，以及在芯片104顶面的电极104a之上植一个金属凸块105c，和在芯片104顶面的电极104b之上植多个构成球阵列的金属凸块105b，金属凸块105a～105b典型的例如焊锡球或可其他可替代的楔形金属块等，如果是焊锡球则需要执行回流焊。其中电极104a、104b对应分别体现为MOSFET芯片104的栅极和源极。

在图5C中，薄膜层102选择铝金属层的优势在于，具焊接粘附功效而且一般附带有焊锡料的金属凸块105a～105b通常相对铜材质的金属基座101而言，具有较高的浸润性，但金属凸块105a～105b相对金属铝而言却具有较低的浸润性。当金属凸块105a粘附在上置部分101b的上表面暴露于接触孔103a的区域时，即便是对其执行回流，由于薄膜层102排斥疏远金属凸块105a材料，所以金属凸块105a也不会因略微熔化而向四周流动扩散，更不会塌陷变形，其结果是金属凸块105a会被牢牢稳定固持在接触孔103a处，没有熔化扩张到接触孔103a周边外侧的薄膜层102之上。作为可选项，如果铝金属的薄膜层102的上表面自然氧化或人为强制氧化生成如氧化铝的钝化层，则金属凸块105a与钝化层间的浸润性更差，这对保持金属凸块105a的原始形貌效果更加。这里选择铝金属仅仅只是作为示范，其他任意薄膜层102材料只要与金属凸块105a间的浸润性低于金属凸块105a与金属基座101材质间的浸润性即可。

在图5D～5E中，执行一个常规的塑封工序，利用环氧树脂之类的塑封料制备形成一层塑封层106，该塑封层106将薄膜层102以及含多个金属基座101的引线框架200、芯片104和各金属凸块105a～105c均予以包覆，包覆方式为使每个金属基座101的下置部分101a的下表面从塑封层106的底面予以暴露，如图5E所示，与此同时，各个金属凸块105a、105b、105c则均完全被塑封层106包覆在内而没有外露。选择薄膜层102材料使其与塑封层106之间的结合力度强于金属基座101与塑封层106间的结合力度，尤其是当薄膜层102的上表面诱发生长氧化铝钝化层之后，相当于额外增加了薄膜层102上表面的粗糙度，进一步强化薄膜层102与塑封层106之间的结合力。

在图5F中，在塑封工艺之后，紧接着执行一个镀金属涂层的步骤，在每个金属基座101的下置部分101a从塑封层106的底面中暴露出的下表面上镀上一金属涂层107，例如电镀锡金属涂层。再如图5G所示，执行一个研磨的步骤，从塑封层106的原始顶面开始研磨减薄塑封层106，直至露出金属凸块105a～105c并使塑封层106减薄到预设的所需厚度，金属凸块105a～105c原本的向上隆起的顶端将被研磨掉，同步形成各个金属凸块105a～105c平坦化的并与塑封层106的减薄后顶面齐平的顶端面，以便各个金属凸块105a～105c平坦化的顶端面自然就从塑封层106的减薄顶面中予以外露出来。在图5H中，执行一个切割工序，切割相邻芯片104间的叠层，该叠层包含塑封层106、薄膜层102和带有该薄膜层102的引线框架200，在切割步骤之后，相邻金属基座101之间的属于引线框架组件的连筋被切割断，金属基座101与引线框架200的周边框架或支撑连杆之间的连筋也被切割断，如此一来金属基座101便被分离下来。与此同时，塑封层106经切割后形成多个塑封体1060，每个塑封体1060都对应将附着有薄膜层102的一个金属基座101、粘附在金属基座101上的芯片104、在芯片104上所植的各个金属凸块105a～105c均予以包覆住，包覆方式为使下置部分101a的下表面从塑封体1060的底面予以暴露，作为可选项，可在下置部分101a从塑封体1060的底面外露的下表面上镀上一层金属涂层107，而各个金属凸块105a～105c平坦化的顶端面则都从原塑封层106的减薄顶面也即后续塑封体1060的顶面予以外露。

在图6A中，展示了功率半导体器件顶面的俯视图，金属凸块105a～105c平坦化的顶端面则都从塑封体1060的顶面予以外露，在图6B中，展示了功率半导体器件底面的俯视图，金属基座的下置部分101a的下表面从塑封体1060的底面予以外露，还可以在下置部分101a外露的下表面上镀上一层金属涂层107。图6C的实施例可以结合图5C的实施例进行略微改进，考虑到流经源极的大电流，可在电极104b上安置比图5C更多的金属凸块105b，数量更多的金属凸块105b可以耐受更大的电流值，通过这种方式可以使导通电阻进一步的有效降低。图6D的实施例可以在图5C的实施例的基础上进行略微改进，直接涂覆或安置一个较大尺寸/体积的金属凸块105'b到电极104b上，取代了原本的多个金属凸块105b，金属凸块105'b的尺寸比金属凸块105b大得多，同样，金属凸块105'b经过图5D～5H的封装流程之后，其得到从塑封体1060的顶面外露出来的并具有较大面积的平坦化顶端面，该金属凸块105'b的顶端面面积要比原始金属凸块105a～105c的顶端面面积大得多，金属凸块105'b同样可以承载大电流并起到降低导通电阻之功效。图6D的实施例是在图5C的实施例的基础上进行略微改进的另一种方法，主要是提高图5C中金属凸块105b的密度，迫使相邻金属凸块105b之间的间距减小而使它们相互间靠得更近，则在回流焊步骤中一旦金属凸块105b略微熔化发生形变，相邻的金属凸块105b就会彼此接触而搭接在一起，直至电极104b上所有的金属凸块105b相互融合成一个大尺寸的金属凸块105'b，这期间薄膜层102抑制图5C中接触孔103a处的金属凸块105a熔化扩张发生形变，即便我们主动诱使电极104b上的金属凸块105b相互融合，但上置部分处互为毗邻的金属凸块105a间也不会融合搭接。

在一个较佳但非限制性的实施例中，如图5D所示，上置部分101b的上表面设置为与芯片104的顶面或正面共面，这可以保障所有金属凸块在图5G的步骤中形成的平坦化顶端面的尺寸一致，这些标准化的顶端面很容易与PCB上等尺寸的标准焊盘相适配的对接焊接。但与背景技术不同的是，上置部分101b的上表面与芯片104的顶面不再共面也属正常状况，并无不妥。譬如上置部分101b的上表面略高于或略低于芯片104的顶面均符合本发明的发明精神，因为图5G中金属凸块105a、105b、105c的顶端面是靠研磨形成的，能保障金属凸块105a、105b、105c各自的顶端面绝对共面，它们的顶端面都与塑封层106的减薄顶面齐平，差异仅仅在于，当金属凸块105a或金属凸块(105b、105c)中任意一者的位置被抬高之后，其位置相比余下其他金属凸块的位置显得相对较高，在同一研磨步骤中被抬高者因研磨移除掉的体积就相应比较大，结果是，被抬高者的顶端面外露的面积/尺寸较之其他位置较低者的顶端面外露的面积/尺寸显得更大一些。这种结果并不会造成实质性的困境，只要调整PCB上对应焊盘的面积或尺寸即可。籍此可以获悉，芯片104的厚度容错范围或者说上置部分与下置部分之间高度落差的容错范围极广，本发明可以达到的目的是现有技术难以企及的。

观察金属基座101，本发明另一个优势还体现在，仅仅只设定下置部分101a的一个侧缘先斜向上弯折延伸后再沿水平方向延伸出上置部分101b，本质上来说相当于限制了金属基座101的面积。在下置部分101a的一对相对的侧缘中，仅在该侧缘对的一个单侧缘设置有的一个单独的上置部分101b，该侧缘对中另一个侧缘处并无金属基座101的任何构件，籍此，相比图1A的具有双边引脚10a、10b的罐装结构10或图2A的具有双边引脚台面部20a的芯片座20而言，在粘贴相同尺寸芯片的水准条件下，可极力缩小金属基座101的整体尺寸，这是本领域技术人员所乐见其成的。依本发明所揭示的封装流程，半导体器件的总厚度也即塑封体1060的顶面到底面间的间距最终可以达到例如0.25～0.35mm，符合当前封装尺寸轻巧化、薄型化的主流趋势。

以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (9)

1.一种功率半导体器件的制备方法，其特征在于，包括以下步骤：

提供含多个金属基座的一引线框架，每个金属基座具有分别位于上下错开两个平面上的上置部分和下置部分；

其中附着于金属基座上表面之上的一薄膜层中设有贯穿薄膜层的数个接触孔和至少一个开口，接触孔设于薄膜层覆盖在上置部分上表面之上的区域，开口设于薄膜层覆盖在下置部分上表面之上的区域；

在每个金属基座的下置部分的上表面暴露于所述开口处的区域粘贴一个芯片；

在上置部分的上表面暴露于每个接触孔的区域处植一个金属凸块，以及在设于芯片顶面的每个电极之上至少植一个金属凸块；

切割引线框架分离金属基座；

金属基座的下置部分和上置部分之间的过渡部分也被薄膜层完全覆盖；

；制备具有上置部分和下置部分的金属基座的步骤包括：

在初始阶段为平板状的每个金属基座的上表面之上形成一薄膜层；

选择性刻蚀薄膜层，刻蚀出贯穿薄膜层的数个接触孔和至少一个开口；

冲压金属基座至台阶状，金属基座与薄膜层设有接触孔的区域交叠的一部分被冲压成上置部分，金属基座与薄膜层设有开口的区域交叠的另一部分被冲压成下置部分。

2.权利要求1所述的方法，其特征在于，安置金属凸块后实施以下步骤：

执行塑封工艺，将附着有薄膜层的引线框架、芯片和各金属凸块均予以包覆的一个塑封层，包覆方式为每个金属基座的下置部分的下表面从塑封层的底面予以暴露，各金属凸块均被塑封层包覆在内；

研磨减薄塑封层直至露出金属凸块，形成各金属凸块平坦化的顶端面并使金属凸块的顶端面皆从塑封层的减薄顶面予以暴露；

切割引线框架的同时还一并切割塑封层，以实现切割断开相邻芯片间包含塑封层、带有薄膜层的引线框架的叠层。

3.权利要求2所述的方法，其特征在于，在塑封工艺后但在研磨减薄塑封层之前，在每个金属基座的下置部分从塑封层的底面中暴露出的下表面上镀上一金属涂层。

4.权利要求1所述的方法，其特征在于，形成薄膜层的步骤包括将为铝金属层的所述薄膜层层压至平板状的金属基座的上表面。

5.一种功率半导体器件，其特征在于，采用权利要求1所述的方法形成，包括：

一金属基座，具有分别位于上下错开两个平面上的上置部分和下置部分；

附着于金属基座上表面的一薄膜层；

在薄膜层覆盖于上置部分上表面之上的区域设置贯穿薄膜层的数个接触孔；

在薄膜层覆盖于下置部分上表面之上的区域设置贯穿薄膜层的至少一个开口；

粘贴于所述开口处的一芯片，芯片底面的电极通过导电材料粘附在下置部分的上表面暴露于开口处的区域上；

数个金属凸块，其中上置部分的上表面暴露于每个接触孔的区域处皆安置有一个金属凸块，以及芯片顶面的每个电极之上至少安置有一个金属凸块；

金属基座的下置部分和上置部分之间的过渡部分也被薄膜层完全覆盖。

6.权利要求5所述的功率半导体器件，其特征在于，所述上置部分的上表面设置为与芯片的顶面齐平。

7.权利要求5所述的功率半导体器件，其特征在于，包括将附着有薄膜层的金属基座、芯片和各金属凸块均予以包覆的一个塑封体，包覆方式为该下置部分的下表面从塑封体的底面予以暴露，及各金属凸块平坦化的顶端面皆从塑封体的顶面予以暴露。

8.权利要求7所述的功率半导体器件，其特征在于，在下置部分从塑封体的底面中暴露出的下表面上覆盖有一金属涂层。

9.权利要求7所述的功率半导体器件，其特征在于，所述薄膜层为上表面生长有一层氧化铝钝化层的铝金属层，用于在塑封体和薄膜层黏接的交界面处强化塑封体和薄膜层相互间的结合力度。