CN108807316B - 半导体封装结构及半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体封装结构及半导体器件，涉及半导体技术领域。通过在半导体芯片上电极正上方的介质层内设置电极开孔，并通过扩展电极上的导电柱和导电凸起，将半导体芯片电极和引脚电极对应连接起来。不必使用引线即可实现半导体芯片与引脚电极的连接，有效避免了由于引线键合连接引入的寄生电感，改善了由寄生电感导致的高频工作条件下信号振荡加剧的情况，进一步提高高频器件电信号传输的质量。使用导电柱和导电凸起分别与半导体芯片上对应电极和引脚电极无缝连接的方式，扩展电连接接触面积，降低电极间的接触电阻，实现可靠的电连接方式。扩展电极可以提升高功率器件的散热途径，增强了半导体器件的使用效率和可靠性。

Description

半导体封装结构及半导体器件
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体封装结构及半导体器件。
背景技术
在半导体功率器件的实际应用中，对所用半导体功率器件基本特性(例如，器件的高耐压特性，大电流特性，低导通电阻)有严格的要求外，还对半导体器件的高可靠性提出了更高的需求，用来实现半导体器件应用系统稳定工作。同时，应用系统还需要突破高开关频率、低导通损耗，高效率等性能。半导体器件可靠性性能主要由半导体器件芯片和封装技术共同决定，特别是当具备了合格的半导体器件芯片时，选择合理的封装方法或技术就显得尤为重要了。同时，装备体积小型化也是业界发展趋势。目前，随着第三代宽禁带半导体氮化镓(GaN)和碳化硅(SiC)技术的迅速发展，不断推出了高电压、大电流、高频率等特性的高功率半导体器件芯片。但是，封装过程引入的寄生电感将恶化高频工作条件下的信号振荡，不良散热途径将导致器件高功率工作过程产生的热无法及时导走，导致器件结温急剧升高，这些负面现象都直接影响到了半导体器件应用系统稳定性和效率。因此，低寄生参数(低寄生电感、低寄生电阻等)、高导热能力的封装方法和技术的开发，正在逐渐成为业界提高高频率、高功率半导体器件可靠性的关键研究方向。同时，实现系统体积小型化也是行业界发展所需。
目前，业界半导体功率器件芯片的封装主要采用TO(Transistor Out-line，晶体管外形)系列和QFN(Quad Flat No-lead，方形扁平无引脚封装)等塑封形式，封装技术主要采用引线键合工艺通过金属丝或金属带将相关的半导体芯片电极和指定的封装引脚之间发生电连接。由于引线键合的金属丝会引入寄生电感，引起高频工作条件下信号振荡加剧，导致系统应用稳定性很差。同时，由于键合空间需求，封装体的体积无法实现更小，因此所用该封装结构的应用模块也无法体积小型化。同时，现有的技术中，半导体器件高功率工作产生的大量热无法及时散出，导致半导体器件性能退化，甚至导致器件失效。
发明内容
有鉴于此，本发明的目的在于提供一种半导体封装结构及半导体器件，以解决上述问题。
为实现上述目的，本发明提供如下技术方案：
一种半导体封装结构，用于封装半导体芯片，所述半导体芯片包括至少两个电极，每个电极制作有至少一个对应的电极开孔，该封装结构包括：
封装底盘，所述封装底盘上设置有分别与所述至少两个电极对应的引脚电极；
至少两个扩展电极，每个扩展电极包括用于插入一个所述电极上开设的电极开孔的导电柱。
进一步地，所述引脚电极上制作有至少一个沟槽；所述扩展电极上制作有与所述引脚电极上的沟槽相配合的导电凸起。
进一步地，每个所述扩展电极还包括导电本体，所述扩展电极上的导电柱和导电凸起分别设置于所述导电本体的两端。
进一步地，所述至少两个电极包括二极管的第一电极和第二电极，其中，所述至少两个扩展电极包括：
与第一电极对应的第一扩展电极，该第一扩展电极包括用于插入所述第一电极上开设的电极开孔的第一导电柱以及与该第一电极对应的引脚电极上设置的沟槽相配合的第一导电凸起；
与第二电极对应的第二扩展电极，该第二扩展电极包括用于插入所述第二电极上开设的电极开孔的第二导电柱以及与该第二电极对应的引脚电极上设置的沟槽相配合的第二导电凸起。
进一步地，所述至少两个引脚电极包括与分别与所述第一电极和第二电极对应的第一引脚电极和第二引脚电极，所述第一引脚电极和第二引脚电极分别设置在所述封装底盘的相对两端。
进一步地，，所述至少两个电极包括源极、漏极和栅极，其中，所述至少两个扩展电极包括：
第一扩展电极，该第一扩展电极包括用于插入所述源极上开设的电极开孔的第一导电柱以及与该源极对应的引脚电极上设置的沟槽相配合的第一导电凸起；
第二扩展电极，该第二扩展电极包括用于插入所述漏极上开设的电极开孔的第二导电柱以及与该漏极对应的引脚电极上设置的沟槽相配合的第二导电凸起；以及
第三扩展电极，该第三扩展电极包括用于插入所述栅极上开设的电极开孔的第三导电柱以及与该栅极对应的引脚电极上设置的沟槽相配合的第三导电凸起。
进一步地，所述至少两个引脚电极包括与所述源极对应的第一引脚电极、与所述漏极对应的第二引脚电极、以及与所述栅极对应的第三引脚电极，所述第三引脚的数量为至少一个，位于封装底盘与栅极对应的两端。
进一步地，所述第一扩展电极还包括第一导电本体，所述第一导电柱和第一导电凸起分别设置于所述第一导电本体的两端；
所述第二扩展电极还包括第二导电本体，所述第二导电柱和第二导电凸起分别设置于所述第二导电本体的两端；
所述第三扩展电极还包括第三导电本体，所述第三导电柱和第三导电凸起分别设置于第三导电本体的两端。
进一步地，所述沟槽为底部是弧形的凹槽；所述导电凸起为与所述底部为弧形的凹槽曲率匹配的凸块。
进一步地，该半导体封装结构还包括用于容纳半导体芯片的芯片容置槽，所述芯片容置槽内设有散热片。
进一步地，所述每个电极上的若干个电极开孔等间距排列，或者是多列排列；所述扩展电极的上的若干个电极柱对应于所述电极上的电极开孔以相同规律排列。
进一步地，所述电极上的所述电极开孔的形状为被倒角的长方体孔；对应所述电极柱的形状是与所述电极开孔形状匹配的被倒角的长方体柱。
进一步地，所述导电柱为预先制作于所述电极开孔内的金属柱，所述扩展电极上开设有与所述金属柱相匹配的盲孔。
进一步地，所述导电凸起包括等间距排列的多个凸起；或者所述导电凸起包括多列排列的多个凸起，每一列排列的凸起的数量不同。
进一步地，所述的散热片由一个平面单片式散热件构成或者由纵向多片式的散热件组合形成。
本发明还提供了一种半导体器件，包括上述半导体芯片以及半导体封装结构。
通过在半导体芯片上设置电极开孔，并通过扩展电极上的导电柱和导电凸起，将半导体芯片和引脚电极连接起来。不必使用引线即可实现半导体芯片与引脚电极的连接，有效避免了由于引线键合连接引入的寄生电感，改善了由于寄生电感导致的高频工作条件下信号振荡加剧的情况，进一步提升了高频器件电信号传输的质量。使用导电柱和导电凸起分别与半导体芯片上对应电极和引脚电极无缝连接的方式，扩展电连接接触面积，降低电极间的接触电阻，实现可靠的电连接方式。扩展电极可以提升高功率器件的散热途径，增强了半导体器件的使用效率和可靠性。本发明的封装技术还可以根据半导体芯片的尺寸定制封装模具，可有效减小半导体器件的封装体积，实现半导体器件模块应用的小型化。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体封装结构的结构示意图。
图2为本发明实施例提供的半导体封装结构中封装底盘的结构示意图。
图3为图2所示的aa’方向的剖面示意图。
图4为图2所示的bb’方向的剖面示意图。
图5为本发明实施例提供的半导体封装结构的一种剖面结构示意图。
图6为本发明实施例提供的半导体芯片的一种剖面结构示意图。
图7为本发明实施例提供的半导体器件封装结构中封装底盘与半导体芯片配合的剖面示意图。
图8为本发明实施例提供的半导体器件封装结构的一种结构示意图。
图9为本发明实施例提供的半导体器件封装结构的剖面示意图。
图10为提供的半导体器件封装结构中封装的半导体芯片的剖面示意图。
图11为本发明实施例的半导体器件封装结构的剖面示意图。
图12为本发明实施例的半导体器件封装结构的另一种结构示意图。
图13为本发明实施例的半导体器件封装结构的剖面示意图。
图14为本发明实施例的半导体器件封装结构的剖面示意图。
图15为本发明实施例的半导体器件封装结构的另一种结构剖面示意图。
图16为本发明实施例的半导体器件封装结构的另一种结构剖面示意图。
图标：100(300)-半导体封装结构；200(400)-半导体芯片；201-源极；2011-源电极开孔；202-漏极；2021-漏电极开孔；203-栅极；2031-栅电极开孔；204-钝化介质层；101(301)-封装底盘；1011-芯片容置槽；1012(2012)-第一引脚电极；1013(2013)-第二引脚电极；1014-第三引脚电极；1015(2015)-沟槽；102(302)-第一扩展电极；1021(3021)-第一导电柱；1022(3022)-第一导电凸起；1023(3023)-第一导电本体；103(303)-第二扩展电极；1031(3031)-第二导电柱；1032(3032)-第二导电凸起；1033(3033)-第二导电本体；104-第三扩展电极；1041-第三导电柱；1042-第三导电凸起；1043-第三导电本体；105-散热片；106(306)-保护介质层；401-第一电极；402-第二电极；4011-第一电极开孔；4021-第二电极开孔；5042(6022，6032，6042)-导电凸起；5015-长方体状盲孔；6015-圆柱状盲孔；7500-金属柱；7021-盲孔；8105-散热件。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一”、“第二”、“第三”、“第四”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
本发明实施例提供了一种半导体封装结构用于封装半导体芯片，所述半导体芯片包括至少两个电极，每个电极制作有至少一个对应的电极开孔。该封装结构包括封装底盘和至少两个扩展电极。所述封装底盘上设置有分别与所述至少两个电极对应的引脚电极，每个扩展电极包括用于插入一个所述电极上开设的电极开孔的导电柱。所述引脚电极上制作有至少一个沟槽；所述扩展电极上制作有与所述引脚电极上的沟槽相配合的导电凸起。
所述半导体芯片可以是两端器件(如二极管)或三端器件(如三极管和晶体管)，下面通过不同的实施例进行详细阐述。
首先，以三端器件为例，如图1和图2所示，本发明实施例提供了一种半导体封装结构100，用于封装半导体芯片200。所述半导体芯片200的至少两个电极包括源极201、漏极202和栅极203。所述源极201、漏极202和栅极203上分别制作有电极开孔，所述半导体封装结构100还包括封装底盘101和至少一个扩展电极。每个扩展电极包括用于插入所述源极201、漏极202或栅极203上开设的电极开孔的导电柱以及与该源极201、漏极202或栅极203对应的引脚电极上设置的沟槽1015相配合的导电凸起。详细地，在一个实施例中，所述至少一个扩展电极包括第一扩展电极102、第二扩展电极103和第三扩展电极104。
所述封装底盘101上设置有多个分别与所述源极201、漏极202和栅极203对应的引脚电极和用于容纳所述半导体芯片200的芯片容置槽1011(参图3)，所述引脚电极上制作有至少一个沟槽1015。在一种实施方式中，与源极201对应的引脚电极为第一引脚电极1012，与漏极202对应的引脚电极为第二引脚电极1013，与栅极203对应的引脚电极为第三引脚电极1014。芯片容置槽1011的形状和尺寸根据半导体芯片200的具体形状确定，可选的，芯片容置槽1011的长、宽比所述半导体器件芯片的长宽大0～5％。可选的，引脚电极上的沟槽1015是底部为弧形的凹槽，其深度不超过引脚电极的厚度。如图3和图4所示，其中沟槽1015的深度小于所在引脚电极的厚度。导电凸起1022为与所述底部为弧形的凹槽曲率匹配的凸块。
半导体芯片200上开设的电极开孔的位置和数量可以根据芯片的具体结构确定，在一些具体实施方式中，源极201和漏极202上可以开设多个电极开孔，栅极203上可以在栅极线的两端分别开设一个或多个电极开孔(图中示出了一个)。电极开孔的形状可以为圆形或其他形状。可以理解的是，半导体芯片200上的电极开孔可以包括开设在源极201上的源电极开孔2011、开设在漏极202上的漏电极开孔2021以及开设在栅极203上的栅电极开孔2031。优选的，每个电极上开设的若干个电极开孔在电极上等间距排列，或者是多列排列；相应的，扩展电极的上的若干个电极柱对应于所述电极上的电极开孔以相同规律排列。
半导体芯片200的源极201、漏极202位于两端，栅极203位于源极201和漏极202之间。相应的，第一引脚电极1012和第二引脚电极1013数量各为一个，第一引脚电极1012和第二引脚电极1013位于封装底盘101相对的两端，且第一引脚电极1012靠近源极201设置，第二引脚电极1013靠近漏极202设置。栅极203上开设的电极开孔可以为两个，分别开设在栅极线的两端。第三引脚电极1014可以设置两个，分别位于封装底盘101的另外两端。
第一扩展电极102包括用于插入所述源极201上开设的源电极开孔2011的第一导电柱1021以及与该源极201对应的第一引脚电极1012上设置的沟槽1015相配合的第一导电凸起1022。此外，第一扩展电极102还包括第一导电本体1023，所述第一导电柱1021和第一导电凸起1022分别设置于第一导电本体1023的两端。第一导电柱1021的形状可以为圆柱形或其他形状，其形状与源极201上的电极开孔的形状匹配，第一导电柱1021插入源电极开孔2011后与源极201电连接。第一导电柱1021的数量与源电极开孔2011的数量匹配，源电极开孔2011可以设置多个，多个第一导电柱1021插入到相应的源电极开孔2011后，可以实现第一扩展电极102与源极201的电连接。第一扩展电极102上的第一导电凸起1022的形状与第一引脚电极1012上开设的沟槽1015的形状匹配。例如，第一引脚电极1012上的沟槽1015可以为椭球型沟槽1015，第一导电凸起1022的形状为可插入椭球型沟槽1015的凸块，第一导电凸起1022插入第一引脚电极1012上的沟槽1015后，可以实现第一扩展电极102与第一引脚电极1012的电连接。通过第一扩展电极102上设置的第一导电柱1021和第一导电凸起1022，可以将半导体芯片200的源极201和封装底盘101的第一引脚电极1012连接起来。第一导电本体1023的形状可以为片状或其他形状。
第二扩展电极103包括用于插入所述漏极202上开设的漏电极开孔2021的第二导电柱1031以及与该漏极202对应的第二引脚电极1013上设置的沟槽1015相配合的第二导电凸起1032。此外，第二扩展电极103还包括第二导电本体1033，所述第二导电柱1031和第二导电凸起1032分别设置于第二导电本体1033的两端。与第一扩展电极102结构类似，第二扩展电极103通过第二导电柱1031和第二导电凸起1032将漏极202与第二引脚电极1013连接。第二导电柱1031的数量和形状与漏电极开孔2021的数量和形状相匹配。第二引脚电极1013上的沟槽1015的形状与第二导电凸起1032的形状匹配。第二导电本体1033的形状可以为片状或其他形状。
第三扩展电极104包括用于插入所述栅极203上开设的栅电极开孔2031的第三导电柱1041以及与该栅极203对应的第三引脚电极1014上设置的沟槽1015相配合的第三导电凸起1042。此外，第三扩展电极104还包括第三导电本体1043，所述第三导电柱1041和第三导电凸起1042分别设置于第三导电本体1043的两端。如前所述，栅极203上的栅电极开孔2031可以为两个，第三引脚电极1014也可以为两个。相应的，第三扩展电极104也可以为两个，两个第三扩展电极104分别将两个栅电极开孔2031与对应的第三引脚电极1014连接。在栅电极开孔2031为两个时，每个第三扩展电极104上的第三导电柱1041可以为一个，可以插入每个栅电极开孔2031中。每个第三扩展电极104上的第三导电凸起1042与每个第三引脚电极1014上的沟槽1015相匹配。通过第三扩展电极104实现栅极203和第三引脚电极1014的连接。第三导电本体1043的形状可以为片状或其他形状。
本发明实施例通过第一扩展电极102、第二扩展电极103、第三扩展电极104可以分别将源极201、漏极202、栅极203与对应的引脚电极连接。第一导电本体1023、第二导电本体1033、第三导电本体1043的形状可以互相匹配，但不互相接触，两两之间保留一预定距离。第一导电本体1023、第二导电本体1033、第三导电本体1043的厚度可以为100um～5000um。第一导电本体1023、第二导电本体1033、第三导电本体1043的材质可以为Cu、Ag、Al等电阻率小的金属。第一导电柱1021、第二导电柱1031、第三导电柱1041的材质可以为Cu、Ag、Al等电阻率小的金属。第一导电凸起1022、第二导电凸起1032、第三导电凸起1042可以为Cu、Ag、Al等电阻率小的金属。第一导电凸起1022、第二导电凸起1032、第三导电凸起1042的曲率可以与对应沟槽1015的曲率一致，在第一导电凸起1022、第二导电凸起1032、第三导电凸起1042置入对应的沟槽1015内时，可以实现无缝接触。扩展电极在半导体芯片200工作时，可以改善半导体芯片200产生的热量导出途径，降低半导体芯片200的温升。
在进行半导体芯片200的封装过程中，将半导体芯片200放入芯片容置槽1011中，将对应的扩展电极上的导电柱插入对应的电极开孔中，并将导电凸起置入对应的引脚电极的沟槽1015内。最后利用塑封工艺将整体封装，形成完整的半导体封装器件。
在一些具体实施方式中，如图5所示，所述芯片容置槽1011中还设置有散热片105。散热片105可以设置在芯片容置槽1011底部，在将半导体芯片200放入芯片容置槽1011时，可以通过导电或金锡焊等材料将半导体芯片200固定在散热片105上。散热片105的厚度可以根据实际情况确定，可选的，散热片105的厚度与半导体芯片200的厚度之和与芯片容置槽1011的深度一致。在将半导体芯片200固定在芯片容置槽1011内的散热片105上后，半导体芯片200的上表面与芯片容置槽1011的上表面齐平。散热片105的材质可以是金属材料，如Cu、Al、Ag等金属或合金，也可以是具有高导热系数的金刚石、碳化硅、石墨等材料。散热片105可以将芯片容置槽1011的底部全部覆盖或部分覆盖。具体长宽尺寸可以根据芯片容置槽1011的实际尺寸确定。散热片105的厚度可以是10um～5000um。
通过设置散热片105可以将半导体芯片200产生的热量传导到散热片105上，加快半导体芯片200的散热速度，降低半导体的温升，使半导体芯片200的工作环境更优，使半导体芯片200的温度耐受程度更好。
本申请实施例中的半导体器件芯片可以是平面结构器件也可以是垂直结构器件。半导体芯片200上表面还可以覆盖其他材料，电极开孔的深度可以根据覆盖材料的深度确定，电极开孔的底部与源极201、漏极202或栅极203接触，或者，电极开孔的底部可位于源极201、漏极202或栅极203内。在第一导电柱1021、第二导电柱1031、第三导电柱1041插入电极开孔后，导电柱可以与对应电极保持良好的面接触，保证源极201、漏极202或栅极203与引脚电极连接的可靠性。
制作半导体芯片200的半导体材料可选择氮化镓、碳化硅、硅、金刚石、砷化镓等半导体材料，本申请并不对其限制。在一些具体实施方式中，如图6所示，半导体芯片200的的上表面还可以覆盖一层钝化介质层204。钝化介质层204的材料可以为氮化硅、二氧化硅或其他真空介电常数大于7的高介电常数材料，钝化介质层204的厚度可以为0.5um至5um。在半导体芯片200上覆盖钝化介质层204时，所述电极开孔为穿过所述钝化介质层204，底部位于所述源极201、漏极202或栅极203表面或内部的盲孔。通过设置钝化介质层204降低芯片表面的损伤，同时在电极正上方的钝化介质层204内形成电极开孔，实现导电柱插入时自对准，提高半导体器件电连接可靠性。
在一些具体实施方式中，如图7至图11所示，封装底盘101上还可以设置一层保护介质层106，保护介质层106可以将除引脚电极以外的区域进行覆盖，同时，该保护介质层106也可以将放置在芯片容置槽1011内的半导体芯片200进行覆盖。可以理解的是，该保护介质层106上可以开设与电极开孔对应的通孔。在制作过程中，保护介质层106的上表面可以与引脚电极的上表面齐平。通过设置保护介质层106可以实现对半导体芯片200的保护，防止装配过程中对半导体芯片200表面造成划伤或压裂。
保护介质层106的材料可以具有高绝缘性且良好导热性能，可以选用电阻率ρ＞107Ω.m的材料。保护介质层106可以由满足FR-4等级的材料形成。所述保护介质层106的厚度可以为100um～1000um。保护介质层106可以选用击穿电压大于2000V的材料。
另外，以两端器件为例，该两端器件包括第一电极401(如二极管的阳极)和第二电极402(如二极管的阴极)，请参阅图12，本发明实施例提供一种半导体封装结构300，用于封装的半导体芯片400为两端器件。该实例中，用于封装两端器件的半导体封装结构300与上述用于封装三端器件的半导体封装结构100相类似。所述半导体芯片400包括第一电极401和第二电极402。第一电极401和第二电极402上分别制作有电极开孔，分别为第一电极开孔4011和第二电极开孔4021。所述半导体封装结构300还包括封装底盘301和至少一个扩展电极。每个扩展电极包括用于插入所述第一电极401和第二电极402上开设的电极开孔的导电柱以及与第一电极401和第二电极402对应的引脚电极上设置的沟槽2015相配合的导电凸起。
详细地，在该实施例中，所述至少一个扩展电极包括第一扩展电极302和第二扩展电极303。
所述封装底盘301上设置有多个分别与所述第一电极401以及第二电极402对应的引脚电极和用于容纳所述半导体芯片400的芯片容置槽，所述引脚电极上制作有至少一个沟槽2015。在一种实施方式中，与第一电极401对应的引脚电极为第一引脚电极2012，与第二电极402对应的引脚电极为第二引脚电极2013。可选的，沟槽2015的深度不超过引脚电极的厚度。
半导体芯片400上开设的电极开孔的位置和数量可以根据芯片的具体结构确定，在一些具体实施方式中，第一电极401和第二电极402上分别可以开设多个电极开孔。电极开孔的形状可以为圆形或其他形状。
第一扩展电极302包括用于插入所述第一电极401上开设的第一电极开孔4011的第一导电柱3021以及与该第一电极401对应的第一引脚电极2012上设置的沟槽2015相配合的第一导电凸起3022。此外，第一扩展电极302还包括第一导电本体3023，所述第一导电柱3021和第一导电凸起3022分别设置于第一导电本体3023的两端。第一导电柱3021的形状可以为圆柱形或其他形状，其形状与第一电极401上的电极开孔的形状匹配，第一导电柱3021插入第一电极开孔4011后与第一电极401电连接。
第二扩展电极303包括用于插入所述第二电极402上开设的第二电极开孔4021的第二导电柱3031以及与该第二电极402对应的第二引脚电极2013上设置的沟槽2015相配合的第二导电凸起3032。此外，第二扩展电极303还包括第二导电本体3033，所述第二导电柱3031和第二导电凸起3032分别设置于第二导电本体3033的两端。与第一扩展电极302结构类似，第二扩展电极303通过第二导电柱3031和第二导电凸起3032将第二电极402与第二引脚电极2013连接。
封装底盘301上还可以设置一层保护介质层306，保护介质层306与上述实施例的保护介质层106类似，此处不再赘述。
另外，如图13和14所示，扩展电极上的导电凸起5042(6022、6032、6042)可以为圆柱状或长方体形状。导电凸起5042(6042)可以包括多列排列的多个凸起，多个凸起可以沿预设方向递增或递减排列；或者导电凸起5042(6042)是等间距排列的多个凸起。同时，引脚电极上可以设置与多个凸起相匹配的长方体状盲孔5015或圆柱状盲孔6015，使导电凸起5042(6042)可以与长方体状盲孔5015或圆柱状盲孔6015完全匹配，实现无缝电连接。导电凸起5042(6042)的边缘和盲孔的底部可以制作成倒角结构，可以更好的实现无缝电连接，同时可以避免电极尖端放电的现象。
另外，如图15所示，在一种具体实施方式中，扩展电极上的导电凸起可以是制作于电极开孔内与半导体芯片的电极连接的金属柱7500，相应的，扩展电极上可以开设与导电凸起匹配的盲孔7021，使得金属柱7500可以插入到盲孔中，实现电连接。可以理解的是，金属柱7500可以采用蒸发、溅射、电沉积等工艺方法实现，金属材料可以选择Au、Ag、Pt、Al、Ni、Ti、W等金属或合金。当半导体芯片上制作有保护介质层306时，保护介质层306上可以开设与金属柱7500对应的通孔，金属柱7500可以穿过保护介质层306与电极连接。金属柱7500的高度可以等于电极开孔的深度、盲孔的深度以及所述保护介质层内通孔的深度之和。
另外，如图16所示，所述散热片105可以由一个平面单片式散热件构成或者由纵向多片式的散热件8105组合形成。与平面单片式散热件相比，纵向多片式的散热件8105可以进一步扩展散热面积，提高半导体芯片200的散热能力。
本发明实施例还提供了一种半导体器件，包括上述的半导体芯片以及半导体封装结构。
综上所述，本发明提供的半导体封装结构，通过在半导体芯片上设置电极开孔，并通过扩展电极上的导电柱和导电凸起，将半导体芯片和引脚电极连接起来。不必使用引线即可实现半导体芯片与引脚电极的连接，不必使用引线即可实现半导体芯片与引脚电极的连接，有效避免了由于引线键合连接引入的寄生电感，改善了由寄生电感导致的高频工作条件下信号振荡加剧的情况，进一步提高高频器件电信号传输的质量。使用导电柱和导电凸起分别与半导体芯片上对应电极和引脚电极无缝连接的方式，扩展电连接接触面积，降低电极间的接触电阻，实现可靠的电连接方式。扩展电极可以提升高功率器件的散热途径，增强了半导体器件的使用效率和可靠性。本发明的封装技术还可以根据半导体芯片的尺寸定制封装模具，可有效减小半导体器件的封装体积，实现半导体器件模块应用的小型化。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接。可以是机械连接，也可以是电性连接。可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，还需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体封装结构，其特征在于，用于封装半导体芯片，所述半导体芯片包括至少两个电极，每个电极制作有至少一个对应的电极开孔，该封装结构包括：
封装底盘，所述封装底盘上设置有分别与所述至少两个电极对应的引脚电极；
至少两个扩展电极，每个扩展电极包括用于插入一个所述电极上开设的电极开孔的导电柱；
其中，所述电极开孔延伸至所述电极的内部，所述引脚电极上制作有至少一个沟槽；所述扩展电极上制作有与所述引脚电极上的沟槽相配合的导电凸起。
2.根据权利要求1所述的半导体封装结构，其特征在于，每个所述扩展电极还包括导电本体，所述扩展电极上的导电柱和导电凸起分别设置于所述导电本体的两端。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述至少两个电极包括两端器件的第一电极和第二电极，其中，所述至少两个扩展电极包括：
与第一电极对应的第一扩展电极，该第一扩展电极包括用于插入所述第一电极上开设的电极开孔的第一导电柱以及与该第一电极对应的引脚电极上设置的沟槽相配合的第一导电凸起；
与第二电极对应的第二扩展电极，该第二扩展电极包括用于插入所述第二电极上开设的电极开孔的第二导电柱以及与该第二电极对应的引脚电极上设置的沟槽相配合的第二导电凸起。
4.根据权利要求3所述的半导体封装结构，其特征在于，至少两个引脚电极包括分别与所述第一电极和第二电极对应的第一引脚电极和第二引脚电极，所述第一引脚电极和第二引脚电极分别设置在所述封装底盘的相对两端。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述至少两个电极包括三端器件的源极、漏极和栅极，其中，所述至少两个扩展电极包括：
第一扩展电极，该第一扩展电极包括用于插入所述源极上开设的电极开孔的第一导电柱以及与该源极对应的引脚电极上设置的沟槽相配合的第一导电凸起；
第二扩展电极，该第二扩展电极包括用于插入所述漏极上开设的电极开孔的第二导电柱以及与该漏极对应的引脚电极上设置的沟槽相配合的第二导电凸起；以及
第三扩展电极，该第三扩展电极包括用于插入所述栅极上开设的电极开孔的第三导电柱以及与该栅极对应的引脚电极上设置的沟槽相配合的第三导电凸起。
6.根据权利要求5所述的半导体封装结构，其特征在于，至少两个引脚电极包括与所述源极对应的第一引脚电极、与所述漏极对应的第二引脚电极、以及与所述栅极对应的第三引脚电极，所述第三引脚的数量为至少一个，位于封装底盘与栅极对应的两端。
7.根据权利要求1至6任意一项所述的半导体封装结构，其特征在于，所述沟槽为底部是弧形的凹槽；所述导电凸起为与所述底部为弧形的凹槽曲率匹配的凸块。
8.根据权利要求1至6任意一项所述的半导体封装结构，其特征在于，该半导体封装结构还包括用于容纳半导体芯片的芯片容置槽，所述芯片容置槽内设有散热片。
9.根据权利要求1至6任意一项所述的半导体封装结构，其特征在于，所述每个电极上的若干个电极开孔等间距排列，或者是多列排列；所述扩展电极的上的若干个电极柱对应于所述电极上的电极开孔以相同规律排列。
10.根据权利要求9所述的半导体封装结构，其特征在于，所述电极上的所述电极开孔的形状为被倒角的长方体孔；对应所述电极柱的形状是与所述电极开孔形状匹配的被倒角的长方体柱。
11.根据权利要求1至6任意一项所述的半导体封装结构，其特征在于，所述导电柱为预先制作于所述电极开孔内的金属柱，所述扩展电极上开设有与所述金属柱相匹配的盲孔。
12.据权利要求1至6任意一项所述的半导体封装结构，其特征在于，所述导电凸起包括等间距排列的多个凸起；或者所述导电凸起包括多列排列的多个凸起，每一列排列的凸起的数量不同。
13.根据权利要求8所述的半导体封装结构，其特征在于，所述散热片由一个平面单片式散热件构成或者由纵向多片式的散热件组合形成。
14.一种半导体器件，其特征在于，包括权利要求1-13任意一项所述的半导体封装结构。
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