JP5971310B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP5971310B2
JP5971310B2 JP2014230763A JP2014230763A JP5971310B2 JP 5971310 B2 JP5971310 B2 JP 5971310B2 JP 2014230763 A JP2014230763 A JP 2014230763A JP 2014230763 A JP2014230763 A JP 2014230763A JP 5971310 B2 JP5971310 B2 JP 5971310B2
Authority
JP
Japan
Prior art keywords
external terminal
conductive pattern
recess
semiconductor chip
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014230763A
Other languages
English (en)
Other versions
JP2015029157A (ja
Inventor
典弘 梨子田
典弘 梨子田
瑶子 中村
瑶子 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2014230763A priority Critical patent/JP5971310B2/ja
Publication of JP2015029157A publication Critical patent/JP2015029157A/ja
Application granted granted Critical
Publication of JP5971310B2 publication Critical patent/JP5971310B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15157—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

この発明は、半導体モジュールなどの半導体装置の製造方法および半導体装置に関する。
図１４は、従来のパワー半導体モジュール７００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。また、図１５は、図１４で示す半導体チップ５５をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）チップとした場合の導電パターン５３に配置した要部平面図である。点線の丸６７はポストピン５７の位置を示す。
図１４において、パワー半導体モジュール７００は、冷却ベース５２と、冷却ベース５２に直接あるいは半田等接合材を介して表・裏面が固着する導電パターン付絶縁基板５１と、導電パターン５３に半田５４を介して裏面が固着される半導体チップ５５と、半導体チップ５５の表面に半田５６を介して固着されるポストピン５７と、導電パターン５３の凹部５８に半田５４で固着される外部端子５９と、ポストピン５７が固着するポストピン付プリント基板６０と、外部端子５９が貫通するポストピン付プリント基板６０の貫通孔６１から構成される。ポストピン付プリント基板６０の表側には導電パターン６２が形成されている。尚、図中の６３はゲートパッド５５ｂへ電気的に接続する外部端子５９と導電パターン６２を電気的に接続し固定する半田である。
このパワー半導体モジュール７００は、半導体チップ５５を導電パターン付絶縁基板５１に半田５４で接合し、半導体チップ５５の表面電極（ゲートパッド５５ｂ，エミッタ電極パッド５５ａ）との電気配線をポストピン付プリント基板６０のポストピン５７で行なう構造となっている（例えば、特許文献５参照）。
図１６は、図１４のパワー半導体モジュールの製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
同図（ａ）において、カーボン治具７１の凹部７２に半導体チップ５５を入れ、半導体チップ５５上に半田５６を載置する。その上からポストピン付プリント基板６０をカーボン治具７１に挿入して半田５６上にポストピン５７の先端を接触させる。
つぎに、同図（ｂ）において、同図（ａ）の組立品をリフロー炉で半田５６を溶融し、固化して、半導体チップ５５の表面電極（ゲートパッド５５ｂ，エミッタ電極パッド５５ａ）とポストピン５７の先端を固着する。続いて、導電パターン付絶縁基板５１を別のカーボン治具７３に入れ、導電パターン５３上に半田５４を載置し、その上から半導体チップ５５の付いたポストピン付プリント基板６０をカーボン治具７３に挿入して、半田５４と半導体チップ５５の裏面を接触させる。また、外部端子５９をポストピン付プリント基板６０の貫通孔６１を通して導電パターン５３上の凹部５８内の半田５４に接触させる。
つぎに、同図（ｃ）において、同図（ｂ）の組立品をリフロー炉で半田５４、５６を溶融し、固化して、半導体チップ５５の裏面および外部端子５９を導電パターン５３に固着する。その後、フロー炉から組立品を取り出して、樹脂６４で封止した後、裏面の厚い冷却ベース５２を研削して平坦にして完成する。
また、特許文献１では、セラミック基板と金属板との接合基板において金属板上の半導体チップ搭載部の周囲を半田の厚さすることで、半導体チップを固着する半田が流れたり、半導体チップの位置ずれを防止したりすることが記載されている。
また、特許文献２では、金属ベースに半導体チップが搭載された半導体モジュールにおいて、金属ベースの打ち抜き加工と同時に、半導体チップが搭載される所定位置に凹部を形成することで、安価な方法で半導体チップの位置決めができることが記載されている。
また、特許文献３では、基板上に実装すべき半導体チップの底面全体を半田を介して接合するための半導体チップ半田付け用ランドパターンをソルダーレジストで形成し、前記半導体チップ底面の４隅部にほぼ一致する角部と、前記半導体チップ底面の各辺に対応して各辺より外側に突出する半田溜め部（逃がし部）を有するパターンとする。こうすることで、位置決め用の治具を用いることなくセルフアライメント効果を用いて半導体チップの位置決めを行なうことで、簡単な構成で半導体チップを所定の位置に高精度で位置決めできることが記載されている。
また、特許文献４では、ヒートスプレッダ上には、溶融した半田の不要な広がりを防止するために、半導体チップの周囲を取り囲むように溶融した半田の流れを堰き止める半田ダム（ダム内が半田溜め部）を凸状に設ける。この凸部の高さは半田の厚さ程度である。また、この凸状の半田ダムのうち、矩形状の半導体チップの辺部にはこれに沿うように直線状な凸部を形成する。角部には半導体チップの角部から離れて溶融した半田が外方に広がるように、円状に凸部を形成することで、半導体チップの傾きおよびヒートスプレッダに対する半導体チップの位置決めをセルフアライメントで行い、簡易かつ安価に制御することができることが記載されている。
また、特許文献５では、パワー半導体モジュールなどの半導体装置において、絶縁板の第１の主面に金属箔が形成され、絶縁板の第２の主面に、少なくとも一つの別の金属箔が形成される。また、別の金属箔上に接合された少なくとも一つの半導体チップと、半導体チップが配置された絶縁板の主面に対向するようにプリント基板が配置される。そして、プリント基板の第１の主面に形成された金属箔またはプリント基板の第２の主面に形成された別の金属箔と、半導体チップの主電極とが複数のポスト電極（ポストピン）により電気的に接続される。これにより、高信頼性で、優れた動作特性を有し、且つ高い生産性を有する半導体装置とすることができることが記載されている。
また、特許文献６では、第１の半田リフローでプリント基板に導電性ポスト（ポストピン）および外部端子を半田接合しておく。金属箔接合絶縁基板（導電パターン付絶縁基板）に接合された厚金属ブロックの表面には、半導体チップの接合領域の周囲にチップ位置決め手段とする突起が形成され、第２の半田リフロー時に半導体チップの位置決めを行うようにした。これにより、半導体チップは、チップ下半田およびチップ上半田による厚金属ブロックおよび導電性ポストとの半田接合を同時に行うことができることが記載されている。
特開平１０−２４２３３１号公報 特開２０００−３１３５８号公報 特開２００２−３５３２５５号公報 特開２０１０−１０５７４号公報 特開２００９−６４８５２号公報 特開２０１０−１６５７６４号公報
前記の図１４のパワー半導体モジュール７００では、半導体チップ５５とポストピン５７の位置合わせはカーボン治具７１を介して行なわれる。カーボン治具７１の凹部７２から半導体チップ５５を取り出すために、カーボン治具７１の凹部７２と半導体チップ５５の間には遊び（間隔Ｄ１が０．２ｍｍ程度）を設ける必要がある。また、カーボン治具７１からポストピン付プリント基板６０を取り出すために、ポストピン付プリント基板６０とカーボン治具７１の間にも遊び（間隔Ｄ２が０．２ｍｍ程度）を設ける必要がある。
また、カーボン治具７３から導電パターン付絶縁基板５１を取り出すために、導電パターン付絶縁基板５１とカーボン治具７３の間にも遊び（間隔Ｄ３が０．２ｍｍ程度）を設ける必要がある。しかし、この遊び（間隔Ｄ３）は半導体チップ５５と導電パターン５３との位置ズレは、導電パターン５３が広い面積なので特に問題になることはない。
前記の図１６（ａ）の工程では、ポストピン５７と半導体チップ５５の位置ズレはＤ１＋Ｄ２＝０．４ｍｍ程度となる。この位置ズレを起こした状態で図１６（ｂ）の工程に入り、リフロー炉で半田５４が溶融し、その後固化してポストピン５７と半導体チップ５５が半田付けされる。そのため、ポストピン５７と半導体チップ５５の位置ズレは最大で０．４ｍｍ程度になる。表面電極で面積が小さなゲートパッド５５ｂとポストピン５７の位置ズレも最大で０．４ｍｍとなる。
この位置ズレを起こした状態で、導電パターン５３に半導体チップ５５が半田５４を介して載置される。続いて、リフロー炉で、半導体チップ５５上の一度固化した半田５６と、半導体チップ５５下の半田５４が溶融し、その後固化する。このとき、半導体チップ５５は半田５４，５６が溶融する前の位置（初期の位置）に対して位置ズレを起こす。この位置ズレは後述の図１７に示すように、最大で０．３ｍｍ程度になる。
従って、ポストピン５７とゲートパッド５５ｂの位置ズレは最大で０．３ｍｍ程度＋０．４ｍｍ程度＝０．７ｍｍ程度になる。
このように、カーボン治具７１、７３を用いた場合、半導体チップ５５のゲートパッド５５ｂとポストピン５７の位置合わせ精度は大幅に低下する。そのため、半導体チップ５５の小型化が困難になり、半導体チップ５５の高集積化が困難になる。
一方、近年、パワー半導体モジュールを高性能化するために、ＷＢＧ（ワイドバンドギャップ）素子が使用される。その代表例として、高温動作も可能なＳｉＣ（炭化珪素）素子が使用されるが、このＳｉＣ素子は同一定格においてＳｉ素子に対してサイズが小さくなり、ゲートパッドの大きさやエミッタ電極パッド（ＭＯＳＦＥＴの場合はソース電極パッド）の大きさが縮小化される。そのため、ポストピンとこれらのパッドとの位置合わせ精度はＳｉ素子に比べて高める必要がある。
図１７は、従来のパワー半導体モジュールの半導体チップと半田を溶融させる前の初期の位置からの位置ズレを示す図である。
位置ズレの測定は、２０個のサンプルで導電パターン５３に載置した初期の位置６５の中心から半導体チップ５５の中心までの距離をＸ方向とＹ方向で測定して、その大きい方の値を採用した。図１７から位置ズレは０．２ｍｍを中心に０．１ｍｍ〜０．３ｍｍまでズレを生じる。
前記の特許文献１では、半田のみがはまる段差加工の深さであり、チップ位置決めは半田のセルフアライメント効果に大きく依存する。このセルフアライメントの効果のみによる実装では、チップが段差加工部からはみ出す場合もあり、高精度の位置決めは困難である。
また、特許文献１、２では、半田溜め部（半田ダム）となる拡大加工を有していないため、位置補正がうまく行なわれず、またボイドの増加が懸念される。
また、特許文献３では、半田溜め部（半田逃がす部）の拡大加工の大きさが１ｍｍ程度であるため、半導体チップの間の間隔を２ｍｍ以上にする必要があり、半導体チップの高密度実装が困難になる。また、半田溜め部をソルダーレジストで形成するため、ソルダーレジストのパターニングにフォトリソグラフィ工程を用いると製造コストが増大する。
また、特許文献４では、半田ダムをソルダーレジストで形成するため、ソルダーレジストのパターニングにフォトリソグラフィ工程を用いると製造コストが増大する。また、このソルダーレジストの幅は２０〜１００μｍと狭く、また高さが半田の厚さ程度であるため、半田がソルダーレジストを超えてはみ出す可能性がある。そうすると、チップははみ出した半田に引っ張られて、大きく横方向に移動する。つまり、位置ズレが大きくなる可能性がある。
また、特許文献５では、前記したように、カーボン治具を用いるので、半導体チップのパッドとポストピンの位置合わせ精度が低い。
また、特許文献６では、導電パターン付絶縁基板上への半導体チップの位置決めを導電パターン付絶縁基板に設けた突起で行なっており、数箇所の突起で半導体チップが押さえられるので、位置決めにおいて半導体チップの回転成分が出易く高精度の位置決めは困難である。
この発明の目的は、前記の課題を解決して、低コストで位置合わせ精度を向上でき、さらに半導体チップの小型化と高密度実装ができる半導体装置の製造方法および半導体装置を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、導電パターン付絶縁基板の導電パターンに一の凹部及び他の凹部を形成する工程と、
前記一の凹部に一の円柱状外部端子を嵌合し、前記他の凹部に他の円柱状外部端子を嵌 合する工程と、前記導電パターンの前記一の円柱状外部端子及び他の円柱状外部端子が嵌合される前記一の凹部及び他の凹部との間の前記導電パターン上に接合材と半導体チップを、前記一の凹部、接合材と半導体チップ、及び他の凹部の順に載置する工程と、前記接合材を固化させ前記導電パターンに前記半導体チップを固着する工程と、前記一の円柱状外部端子を前記一の凹部に嵌合し、前記他の円柱状外部端子を前記他の凹部に嵌合した後に、ポストピン付プリント基板の一の貫通孔及び他の貫通孔にそれぞれ前記一の円柱状外部端子及び他の円柱状外部端子を挿入し、前記ポストピン付プリント基板を前記半導体チップ上に載置した後、前記ポストピン付プリント基板のポストピンと前記半導体チップの主電極パッドを接続する工程と、を有する半導体装置の製造方法、とする。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記半導体チップに半田を載置する工程と、前記一の貫通孔及び他の貫通孔にそれぞれ前記一の円柱状外部端子及び他の円柱状外部端子を挿入して、前記ポストピン付プリント基板に固着したポストピンを前記半田に載置する工程と、をさらに有し、前記接合材を固化させる工程において前記半田と前記接合材を加熱して固化させるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記導電パターンの第３の凹部に嵌合された第３の外部端子を、前記ポストピン付プリント基板の他の導電パターンを経由して、前記半導体チップのゲート電極パッドに電気的に接続するとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項２または３に記載の発明において、前記接合材が半田であるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、請求項４に記載の発明において、前記半田が高温鉛フリー半田であるとよい。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項２または３に記載の発明において、前記接合材がろう材であるとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項６に記載の発明において、前記ろう材がＡｕ―Ｓｎ系ろうであるとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項２または３に記載の発明において、前記接合材が金属粒子を含む接合材であるとよい。
また、特許請求の範囲の請求項９に記載の発明によれば、請求項６に記載の発明において、金属粒子を含む接合材が、１００μｍ以下のＡｇの粒子を回りを有機物で結合・被覆し溶剤を混入してペースト状にした結合剤であるとよい。
また、特許請求の範囲の請求項９に記載の発明によれば、請求項１〜８のいずれか一項に記載の発明において、嵌合された前記凹部と前記外部端子の間を半田を介して固着する工程をさらに有する、半導体装置の製造方法とする。
また、特許請求の範囲の請求項１０に記載の発明によれば、請求項１〜９のいずれか一項に記載の発明において、前記外部端子の直径は０．６〜１ｍｍ程度であるとよい。
また、特許請求の範囲の請求項１１に記載の発明によれば、請求項１〜１０のいずれか一項に記載の発明において、前記半導体チップはＳｉＣチップであるとよい。
また、特許請求の範囲の請求項１２に記載の発明によれば、絶縁板と、前記絶縁板の表側に固着され、一の凹部及び他の凹部を有する金属製の導電パターンと、前記導電パターンの前記一の凹部及び他の凹部にそれぞれ嵌合して固着される一の外部端子及び他の外部端子と、主電極パッドを有し、前記導電パターンの前記一の外部端子と他の外部端子との間の前記導電パターン上に、前記一の凹部、接合材と半導体チップ、及び他の凹部の順に固着される半導体チップと、他の導電パターンと、前記一の凹部及び他の凹部に対応して設けられた一の貫通孔及び他の貫通孔を有するプリント基板と、根元が前記プリント基板に嵌合かつ固着され、前記半導体チップの前記主電極パッドと、前記プリント基板の前記他の導電パターンを接続するポストピンと、を備え、前記一の凹部及び他の凹部は前記半導体チップを間にして対向する位置に設けられ、前記半導体チップより大きな間隔で配置された前記一の外部端子及び他の外部端子がそれぞれ前記一の貫通孔及び他の貫通孔に挿入された構成とする。
また、特許請求の範囲の請求項１３に記載の発明によれば、請求項１２に記載の発明において、前記導電パターンの第３の凹部に嵌合された第３の外部端子が、他のポストピンと前記プリント基板の前記他の導電パターンを経由して、前記半導体チップのゲートパッドに電気的に接続されているとよい。
また、特許請求の範囲の請求項１４に記載の発明によれば、請求項１２または１３に記載の発明において、前記導電パターンと前記半導体チップの固着が金属粒子を含む接合材でなされているとよい。
また、特許請求の範囲の請求項１５に記載の発明によれば、請求項１２または１４のいずれか一項に記載の発明において、前記一の凹部と前記一の外部端子の間、及び、前記他の凹部と前記他の外部端子の間がそれぞれ、さらに半田を介して固着されているとよい。
また、特許請求の範囲の請求項１６に記載の発明によれば、請求項１２または１５のいずれか一項に記載の発明において、前記一の外部端子及び他の外部端子の直径は０．６〜１ｍｍ程度であるとよい。
また、特許請求の範囲の請求項１７に記載の発明によれば、請求項１２または１６のいずれか一項に記載の発明において、前記半導体チップはＳｉＣチップであるとよい。
この発明によれば、導電パターン付絶縁基板の導電パターンに半導体チップを載置する凹部を形成し、ポストピン付プリント基板の貫通孔に導電パターンに固着した位置決め用外部端子を貫通させ、半導体チップのゲートパッドおよびエミッタ電極パッドにポストピンの先端を位置決めすることで、低コストで前記ポストピンと前記パッドの位置合わせ精度を大幅に向上させることができる。
さらに、凹部に隣接して半田溜め部を設けることで、さらに位置合わせ精度を向上させることができる。
また、位置合わせ精度が向上することで、半導体チップの高密度実装ができる。
また、位置決めピンを設けることで外部端子で位置決めする必要がなくなり外部端子の断面形状を四角形や多角形など円形以外の任意の形状とすることができる。
また、位置決めピンを半田付けの工程後、取り外すことで、位置決めピンの配置の自由度が上がり、ポストピン付プリント基板の小型化を図ることができる。
この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置１００は、パワー半導体モジュールを例に挙げた。ここではインバータ回路の１相分を示した。 図１で示す各部品の要部平面図であり，（ａ）は半導体チップ、位置決め用外部端子および回転防止用外部端子を固着した導電パターンの平面図、（ｂ）はポストピン付プリント基板の平面図である。 図１で示す第１凹部に半導体チップを配置した要部平面図である。 図１の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図である 半導体チップと第１凹部との位置ズレを示す図である。 半導体チップが大幅に位置ズレした様子を示す図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 半導体チップと凹部との位置ズレを示す図である。 この発明の第３実施例の半導体装置の要部平面図である。 この発明の第４実施例の半導体装置の要部断面図である。 図１０の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図である。 この発明の第５実施例の半導体装置の要部断面図である。 この発明の第６実施例の半導体装置の要部断面図である。 従来のパワー半導体モジュール７００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図１４で示す半導体チップ５５をＩＧＢＴチップとした場合の導電パターン５３に配置した要部平面図である。 図１４のパワー半導体モジュールの製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図である。 従来のパワー半導体モジュールの半導体チップと半田を溶融させる前の初期の位置からの位置ズレを示す図である。
実施の形態を以下の実施例で説明する。
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この半導体装置１００は、パワー半導体モジュールを例に挙げた。ここではインバータ回路の１相分を示した。
図２は、図１で示す各部品の要部平面図であり，同図（ａ）は半導体チップ、位置決め用外部端子および回転防止用外部端子を固着した導電パターンの平面図、同図（ｂ）はポストピン付プリント基板の平面図である。
図３は、図１で示す第１凹部に半導体チップを配置した要部平面図である。点線の丸は参考までにポストピン１６を示す。
図１〜図３において、半導体装置１００は、セラミック板などの絶縁板３の裏側に冷却ベース２が固着し表側に金属箔で形成された導電パターン４が固着した導電パターン付絶縁基板１と、表側の導電パターン４に形成された半導体チップ９，１０（９が例えばＩＧＢＴチップ、１０がダイオードチップ）を位置決めする第１凹部５と、この第１凹部５に半田８を介して裏面が固着される半導体チップ９，１０からなる。
また、半導体チップ９のゲートパッド９ｂおよびエミッタ電極パッド９ａ（主電極パッド）に半田１５を介して固着されるポストピン１６と、導電パターン１４が形成された絶縁板１１ａにポストピン１６が固着したポストピン付プリント基板１１と、導電パターン４の第２凹部６に嵌合して固着される位置決め兼用の第１外部端子１７と、導電パターン４の第３凹部７に嵌合して固着される第１外部端子１７以外の第２外部端子１８と、第１外部端子１７が貫通するポストピン付プリント基板１１に形成された位置決め用の第１貫通孔１２と、第２外部端子１８が貫通するポストピン付プリント基板に形成された第１貫通孔以外の第２貫通孔１３とから構成される。
尚、前記のポストピン１６とは半導体チップ９のゲートパッド９ｂやエミッタ電極パッド９ａおよび半導体チップ１０のアノード電極にその先端が半田付けされる接続導体柱のことであり、このポストピン１６は導電パターン１４が形成された絶縁板１１ａ（プリント基板）にその根元が嵌合・固着され一体化されている。以下の説明で半導体チップとしてはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）チップを例として上げる場合があり、その場合には符号は９のみとする。
前記の第２凹部６、第３凹部７と第１外部端子１７，第２外部端子１８を図示しない半田を介して固着することで、嵌合と半田固着により、凹部と第１外部端子１７，第２外部端子１８の固着強度が大きくなる。また、凹部６，７の開口部を大きくして半田のみで第１外部端子１７，第２外部端子１８を固着しても構わない。
また、前記の貫通孔１２，１３の周りの絶縁板１１ａに図示しない導電パターン１４を配置し、この導電パターン１４と第１外部端子１７、第２外部端子１８を半田を介して固着すると、一層、外部端子の固着強度が大きくなる。
また、前記の第１外部端子１７と第２外部端子１８は長さと直径（０．６ｍｍ〜１ｍｍ程度）が同一の円柱、ポストピン１６の直径は０．１ｍｍ〜０．３ｍｍ程度である。第１凹部５の深さは０．２ｍｍ程度である。
前記の導電パターン４に形成される第１凹部５の四角形の開口部は半導体チップ９、１０の外周部の寸法に対して５０μｍ程度大きくし、第１凹部５の開口部形状を半導体チップ９、１０の外形と相似形にする。
この第１凹部５の深さは半田８の厚さより深くし、半田８と半導体チップ９、１０を合わせた厚さより浅くする。前記の第１外部端子１７の直径に対してポストピン付プリント基板１１の第１貫通孔１２の直径を５０μｍ程度大きくする。この位置決め兼用の第１外部端子１７が貫通する第１貫通孔１２の開口部の大きさを第２貫通孔１３の開口部の大きさより小さくする。
また、２本の位置決め兼用の第１外部端子１７を設けるのは、ポストピン付プリント基板１１が半導体チップ９に対して回転移動するのを抑えるためである。この２本の位置決め兼用の第１外部端子１７の間隔を半導体チップ９より大きくすることで、回転移動を小さくできて位置決め精度を向上できる。
また、位置決めの要求精度によっては、２本の第１外部端子１７を貫通させる貫通孔１２のうち、回転防止に用いる方の大きさを位置決めに用いる方より多少大きめに形成しても構わない。
また、第１凹部５から半導体チップ９、１０を取り出す必要がないので、半導体チップ９、１０と第１凹部５の隙間２１を７５μｍ程度以下とすることができる。
また、位置決め兼用の第１外部端子１７とポストピン付プリント基板１１に形成した第１貫通孔１２の間隔２２は２５μｍ程度にする。
後述の図５に示すように、第１凹部５と半導体チップ９、１０の位置ズレの最大値は７０μｍである。この位置ズレに第１外部端子１７とポストピン付プリント基板１１の位置決め用の第１貫通孔１２との位置ズレの最大値を加えると、ポストピン１６とゲートパッド９ｂの位置ズレの最大値となる。つまり、ポストピン１６とゲートパッド９ｂの位置ズレの最大値は７０μｍ程度＋２５μｍ程度＝９５μｍ程度となる。
これは従来のポストピン５７とゲートパッド５５ｂの位置ズレの最大値である０．７ｍｍに対して本実施例のポストピン１６とゲートパッド９ｂの位置ズレの最大値は１／７程度となり、本実施例を用いることで大幅に位置合わせ精度を向上させることができる。このポストピン１６とゲートパッド９ｂの位置決め精度は、そのままポストピン１６とエミッタ電極パッドの位置決め精度ともなる。このように、位置合わせ精度が向上することにより、半導体チップ９，１０の高密度実装が可能となる。
また、第１凹部５に入る半田８の厚さを第１凹部５の深さより薄くすることで、半田８が溶融した場合でも、半導体チップ９、１０は第１凹部５の側壁を乗り越えることがなく、第１凹部５内に留まるので、従来に比べると位置合わせ精度を大幅に向上できる。
また、位置合わせ精度が向上することで、半導体チップ９、１０の間隔を狭めることができる。例えば、機械加工などによる加工限界を考慮した場合でもその間隔を、０．７ｍｍ程度（従来は２ｍｍ程度）に小さくできて、半導体チップ９、１０を高密度実装することができる。
また、前記の半導体チップ９，１０としては、Ｓｉチップは勿論のこと、ＳｉＣ−ＩＧＢＴチップ，ＳｉＣ−ＭＯＳＦＥＴチップ，ＳｉＣ−ＳＢＤ（ショットキーバリアダイオード）チップなどのＳｉＣチップなどである。特にＳｉＣチップは小型化に適しており本発明が効果を発揮することができる。
図４は、図１の半導体装置１００の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
同図（ａ）において、導電パターン付絶縁基板１の導電パターン４に第１凹部５、第２凹部６、第３凹部７（図示せず）を形成し、この第１凹部５に半田８と半導体チップ９，１０（１０は図示せず）を載置し、第２凹部６、第３凹部７に第１外部端子１７，第２外部端子１８（図示せず）をそれぞれ嵌合する。第１凹部５の深さは半田８の厚さより深く、半田８と半導体チップ９，１０を合わせた厚さより浅くする。第１、第２、第３凹部５，６，７（７は図示せず）は機械加工、薬液によるエッチング、レーザー加工による切削加工などで形成する。半田８、１５として、ＷＢＧ（ワイドバンドギャップ）素子（ＳｉＣチップなど）に対応するために、高温鉛フリー半田を用いると良い。
さらに具体的に高温鉛フリー半田について説明する。高温鉛フリー半田は、例えば、ＳｎＡｇＣｕＮｉＧｅ系半田、ＳｎＡｇ系半田、ＳｎＳｂ系半田、ＳｎＡｇＣｕ系半田、ＳｎＡｇＢｉ系半田、ＳｎＣｕＢｉ系半田、ＳｎＣｕ系半田、ＳｎＡｕ系半田、ＡｕＳｉ系半田、ＡｇＳｉ系半田、ＡｇＧｅ系半田などがある。また、半田の代わりにろう材やナノＡｇなどの金属粒子を含む接合材でもよい。
ろう材としては、銀ろう、銅ろう、黄銅ろう、アルミろう、金ろう、りん銅ろう等が挙げられるが、チップ接合を考慮すると融点が３００℃付近の低温ろう材がよく、具体的にはＡｕ−Ｓｎ系ろうがよい。
また、前記の金属粒子を含む接合材とは、１００μｍ程度以下のＡｇの粒子を、周りを有機物で結合・被覆し、溶剤を混入してペースト状にした接合材である。これを加熱、及び条件によっては加圧を行うことにより、溶媒・有機物が分解・揮発し、金属が焼結することで接合材として機能する。金属粒子としては、前記のＡｇ粒子（ナノＡｇ）のほかに、Ｚｎ粒子、Ａｕ粒子、Ａｌ粒子、Ｎｉ粒子、Ｓｂ粒子、Ｂｉ粒子、Ｓｎ粒子、Ｐｄ粒子、及びＣｕ粒子などがある。
尚、半田８の平面形状を四角形にすると、第１凹部に入れ込む場合に位置合わせが必要となる。しかし、半田８を円形にすると第１凹部５との位置合わせが不要となるので好ましい。但し、溶融した円形の半田８が第１凹部５で均一に所定の厚みが確保されるように半田量を管理する必要がある。
つぎに、同図（ｂ）において、半導体チップ９，１０上に半田１５を載置し、半田１５上にポストピン１６の先端が接するように、ポストピン付プリント基板１１を載置する。このときプリント基板１１の位置決め用の第１貫通孔１２に位置決め兼用の第１外部端子１７を通すことでポストピン１６の先端と半導体チップ９のエミッタ電極パッド９ａおよびゲートパッド９ｂが位置決めされる。同時に第２外部端子１８を第２貫通孔１３に通す。ゲートパッド９ｂと接続するプリント基板１１の導電パターン１４（図２（ｂ）のａで示す導電パターン）と第２外部端子１８（図２（ｂ）のｂで示す第２外部端子）に接するように半田２０（図２（ｂ）に示す）を載置する。
尚、ゲートパッド９ｂと第２外部端子１８の接続において、ポストピン付プリント基板１１の導電パターン１４に２本のポストピン１６を設け、その一つをゲートパッド９ｂに接続し、他方を第２外部端子１８が固着する導電パターン４に接続すると、第２外部端子１８と第２貫通孔１３が形成された導電パターン１４を半田１３を介して接続する必要がなくなる。
また、図１のｃのポストピン１６はプリント基板１１の導電パターン１４と導電パターン付絶縁基板１の導電パターン４を電気的に接続している。
つぎに、図４（ｃ）においては、部材を搭載するための箱型のカーボン治具（図示せず）を使用し、さらに、ポストピン付プリント基板１１を上から押さえるカーボン治具（図示せず）を用い、リフロー炉を通して半田８，１５，２０を溶融させ、固化させることで、半導体チップ９，１０と第１凹部５、半導体チップ９，１０とポストピン１６および導電パターン１４と第１外部端子１７、第２外部端子１８を半田付けする。このカーボン治具は、各部材の位置決めではなく、リフロー炉に入れるときの搬入箱、およびポストピン付プリント基板１１を上から押さえる錘として使用する。
尚、第１外部端子１７と第２外部端子１８を貫通するプリント基板１１の貫通孔１２，１３の周りに導電パターン１４を形成して半田で固着すると、凹部６，７と貫通孔１２，１３の２箇所で固定されるため、第１外部端子１７，第２外部端子１８の固定強度が増して好ましい。また、凹部６，７の嵌合箇所を半田で補強すると固定強度が増して好ましい。
つぎに、同図（ｄ）において、リフロー炉から取り出し、樹脂１９を用いて導電パターン付絶縁基板１、半導体チップ９，１０およびポストピン付プリント基板１１を封止して半導体装置１００は完成する。
半導体チップ９，１０とポストピン１６の位置合わせは、導電パターン４の第２凹部６と位置決め兼用の第１外部端子１７で行なわれる。この第１外部端子１７は通常の他の第２外部端子１８と同様の働きをして外部配線と導電パターン４の間の配線になる。従来のカーボン治具を用いて位置合わせする方法に比べて、本発明のように位置合わせにカーボン治具を用いない方法は、位置ズレを生ずる工程が少なく、また、第１凹部５に載置された半導体チップ９，１０はこの第１凹部５から取り出す必要がないため、第１凹部５に必要以上の遊びを設ける必要がない。そのため、半導体チップ９のゲートパッド９ｂおよびエミッタ電極パッド９ａ（主電極パッド）とポストピン１６の位置合わせの精度を高めることができる。
前記したように、位置決め兼用の第１外部端子１７の外径とポストピン付プリント基板１１の貫通孔１２の直径の差を５０μｍ程度以下（隙間２２は２５μｍ程度以下）とすることで、位置決め兼用の第１外部端子１７とポストピン付プリント基板１１に形成した第１貫通孔１２の位置ズレを２５μｍ程度以下に小さくできる。このように半導体チップ９，１０と第１凹部５および位置決め兼用の第１外部端子１７とポストピン付プリント基板１１の第１貫通孔１２の位置ズレを小さくすることで、ゲートパッド９ｂとポストピン１６の位置ズレを９５μｍ程度以下に出来る。その結果、従来のカーボン治具での半導体チップの各パッドとポストピンの位置ズレである０．５ｍｍ程度に比べて大幅に位置ズレを小さくできる。
図５は、半導体チップと第１凹部との位置ズレを示す図である。比較のために従来例も示した。位置ズレの測定は、２０個のサンプルで第１凹部５の中心から半導体チップ９の中心がＸ方向とＹ方向のズレを測定し大きい値を位置ズレとして採用した。サンプルの諸元は第１凹部５の深さは０．２ｍｍ、半導体チップ９の大きさは□２．５ｍｍ（□は正方形の一辺の長さの意）、厚さは０．３５ｍｍ、半田８はΦ２．５ｍｍ、厚さは０．１ｍｍである。
図５から、位置ズレは０．０５ｍｍを中心に０．０３ｍｍ〜０．０７ｍｍである。この位置ズレに位置決め兼用の第１外部端子１７とポストピン付プリント基板１１に形成した位置決め用の第１貫通孔１２との位置ズレの２５μｍを加えるとポストピン１６とゲートパッド９ｂとの位置ズレは最大で９５μｍとなる。この位置ズレは、従来のパワー半導体モジュール５００の場合に対して、大幅に小さくなっており、ポストピン１６とゲートパッド９ｂの位置合わせ精度が大幅に向上する。
導電パターン４の第１凹部５上に半田８を載置し、その上に半導体チップ９，１０を載置し、半導体チップ９，１０上にポストピン１６の先端を接触させたポストピン付プリント基板１１を載置した場合、半導体チップ９，１０の下面と上面の半田８，１５が溶融すると、半田８，１５の表面張力によって半導体チップ９，１０が第１凹部５内で移動し、さらに半導体チップ９，１０の表面が傾く場合がある。
図６は、半導体チップが大幅に位置ズレした様子を示す図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この図は、第１凹部５を拡大して示した。半導体チップ９、１０（１０は図示せず）に位置ズレが生じると、同図（ｂ）のように、半導体チップ９が傾く場合があり、半導体チップ９が傾くと、半導体チップ９とポストピン１６との固着が良好に行なわれなくなる。また、位置ズレが大きくなると、ゲートパッド９ｂにポストピン１６が固着できなくなる。また、半導体チップ９，１０を第１凹部５に挿入する場合、第１凹部５の隅に半導体チップ９，１０が接触して欠けを生じることがある。
このような位置ズレを防止し半導体チップ９，１０の欠けを防止できる方法について、つぎの実施例で説明する。
図７は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この図は第１凹部５に半導体チップ９，１０（１０は図示せず）が半田８で固着した図である。
図１の半導体装置１００とこの半導体装置２００の違いは、四角形の第１凹部５の４隅に半田溜め部５ａを設けた点である。この半田溜め部５ａの深さは第１凹部５と同じであり、この半田溜め部５ａを設けることで、半田８が溶融したときに、４隅の溜め部５ａに流れ込み、半導体チップ９下の溶融した半田８の厚さが均等に薄くなる。また、リフロー時に、溶融した半田８に含まれるボイドがこの半田溜め部５ａに流れることで、ボイドを半導体チップ９，１０下の溶融した半田８から外に逃がすことができる。この半田溜め部５ａの設置により、半導体チップ９，１０が横方向へ動く程度が小さくなる。また、半導体チップ９，１０の傾きは殆どなくなる。その結果、第１凹部５と半導体チップ９，１０の隙間２１を５０μｍ程度まで小さくすることができて、ポストピン１６とゲートパッド９ｂとの位置合わせ精度を向上できる。
図８は、半導体チップと凹部との位置ズレを示す図である。サンプル数は２０個である。位置ズレは０．０２５ｍｍを中心に０．０１ｍｍ〜０．０５ｍｍであり、実施例１の半導体装置１００の場合に対して位置合わせ精度を向上させることができる。サンプルの諸元は図５の場合と同じである。
また、この半田溜め部５ａの平面形状は円形、楕円形および矩形のいずれでも構わない。この半田溜め部５ａを円形にした場合、第１凹部５の４隅から半径ｒを０．２ｍｍ〜０．３ｍｍ程度の大きさで半田溜め部５ａを形成すればよい。また、第１凹部５の開口部の四隅の角からはんだ溜め部中心に向かい０．１ｍｍ〜０．１５ｍｍの位置を中心とした前記の半径ｒの円としてもよい。
前記のように、半田溜め部５ａを第１凹部５の隅に設けることで、第１凹部５と半導体チップ９の最大の位置ズレを５０μｍ程度以下にできる。その結果、ゲートパッド９ｂとポストピン１６の最大の位置ズレを７５μｍ程度以下にできる。これは、実施例１に対して位置ズレが２５μｍ程度小さい。
また、半田溜め部５ａを設けることで半田ボイドを５％以下（実施例１の場合は１０％）まで低減できる。
しかし、半導体チップの大きさが□３ｍｍより大きくなると、凹部の４隅に半田溜め部５ａを設けた場合、半田溜め部５ａまでの溶融半田８の流路が長くなり、溶融した半田８の厚さムラができ、またボイドが発生しやすくなる。それを防止するため、半田溜め部５ａを分散させ、半田溜め部５ａまでの溶融半田８の流路の長さを均一で短くする必要がある。その方策をつきの実施例で説明する。
図９は、この発明の第３実施例の半導体装置の要部平面図である。この図は図７（ａ）に相当した平面図である。
図７の半導体装置２００とこの半導体装置３００の違いは、第１凹部５の辺の中央にも半田溜め部５ｂを設けた点である。こうすることで、半田溜め部５ａ，５ｂまでの溶融半田８の流路の長さを均一で短くすることができて、半導体チップ９，１０（１０は図示せず）と第１凹部５の位置ズレを小さな半導体チップ並みにすることができる。
また、半導体チップがさらに大きい場合には辺上の半田溜め部５ｂの数を増やすとよい。この半田溜め部５ｂの平面形状は円形、楕円形および矩形のいずれでも構わない。
また、半田溜め部５ｂを円形にした場合、第１凹部５の開口部の辺から半径ｒを０．２ｍｍ〜０．３ｍｍ程度の大きさで半田溜め部５ｂを形成すればよい。また、第１凹部５の開口部の辺から０．１ｍｍ〜０．１５ｍｍ開口部内側を中心とした前記の半径の円としてもよい。
また、濡れ性が低下し、ボイドが発生し易い高温鉛フリー半田を用いる場合は、このように半田溜め部５ｂを増やすと効果的である。また、第１凹部５と半導体チップ９，１０との位置ズレは実施例２の場合とほぼ同じである。
図１０は、この発明の第４実施例の半導体装置の要部断面図である。図１と半導体装置１００とこの半導体装置４００との違いは、位置決め兼用の第１外部端子１７の代わりに、位置決め用支柱として専用の位置決め用ピン２６をポストピン付プリント基板１１に設けた点である。この専用の位置決め用ピン２６は導電パターン４に形成した位置決め用の第４凹部２５に挿入して固定する。図示しないが、この専用の位置決め用ピン２６を導電パターン４に固定し、ポストピン付プリント基板１１に形成した位置決め用の貫通孔にこの専用の位置決め用ピン２６を貫通させて位置決めしても構わない。
こうすると、第２外部端子１８の断面の大きさや断面形状を貫通孔１３の大きさや平面形状に依存しないで四角形や多角形など任意に決めることができる。
図１１は、図１０の半導体装置４００の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
同図（ａ）において、導電パターン付絶縁基板１の導電パターン４に第１凹部５を形成し、この第１凹部５に半田８と半導体チップ９，１０（１０は図示せず）を載置し、第４凹部２５に半田８を搭載する。
同図（ｂ）において、半導体チップ９，１０上に半田１５を載置し、半田１５上にポストピン１６の先端が接するように、ポストピン付プリント基板１１を載置する。また、第２外部端子１８をポストピン付プリント基板１１の貫通孔１３を通し、導電パターン４の第２凹部６に配置した半田８上に載置する。位置決めはポストピン付プリント板１１に固着している２本の専用の位置決め用ピン２６を導電パターン４の第４凹部２５に差し込むことで行なわれる。
つぎに、同図（ｃ）において、部材を搭載するための箱型のカーボン治具（図示せず）を使用し、さらに、ポストピン付プリント基板１１を上から押さえるカーボン治具（図示せず）を用い、リフロー炉を通して半田８，１５を溶融させ、固化させることで、半導体チップ９，１０および第２外部端子１８と第２凹部６、半導体チップ９，１０とポストピン１６の先端を半田付けする。このカーボン治具は、各部材の位置決めではなく、リフロー炉に入れるときの搬入箱、およびポストピン付プリント基板１１を上から押さえる錘として使用する。
つぎに、同図（ｄ）において、リフロー炉から取り出し、樹脂１９で封止して半導体装置４００は完成する。
しかし、この専用の位置決め用ピン２６とプリント基板１１の導電パターン１４の間の電気的絶縁が確保できない場合がある。それを防止する方策について、つぎの実施例で説明する。
図１２は、この発明の第５実施例の半導体装置の要部断面図である。図１２と半導体装置４００とこの半導体装置５００との違いは、専用の位置決めピン２５を脱着可能な専用の位置決めピン２７にして、半導体チップ９，１０をリフロー炉で半田付けした後、この位置決めピン２７を導電パターン付絶縁基板１と第４凹部２５から取り去った点である。こうすることで、位置決めピン２７と第２外部端子１８や内部配線パターンとの間の絶縁強度を気にかける必要がなくなり、位置決めピン２７の配置の自由度が上がる。
貫通孔２８の直下に着脱可能な位置決めピン２７が挿入される第４凹部２５が配置される。
この製造方法と図１１の製造方法の違いは、図１１（ｃ）の工程の後に専用の位置決めピン２７を除去する。その他の工程は図１１の工程と同じである。
このように専用の位置決めピン２７をリフローによる半田付けした後に取り去ることで、図１０で問題視された位置決めピン２５とプリント基板１１の導電パターン１４との間の絶縁強度の低下が防止できる。また専用の位置決めピン２７の配置の自由度が上がり、ポストピン付プリント基板１１の任意の場所に位置決め用ピン２７を通す貫通孔２８を形成できる。
図１３は、この発明の第６実施例の半導体装置の要部断面図である。この半導体装置６００は１個のＩＧＢＴチップ（半導体チップ９）と１個のＦＷＤ（フリーホイールダイオード）チップ（半導体チップ１０）を搭載した半導体ユニットである。この半導体ユニットを複数個組み合わせることで、パワー半導体モジュールと同一の機能を持たせることができる。
１ 導電パターン付絶縁基板
２ 冷却ベース
３ 絶縁板（導電パターン付絶縁基板）
４ 導電パターン（導電パターン付絶縁基板）
５ 第１凹部
５ａ 半田溜め部
６ 第２凹部
７ 第３凹部
８ 半田（凹部と半導体チップの固着）
９ 半導体チップ（例えば、ＩＧＢＴチップ）
９ａ エミッタ電極パッド
９ｂ ゲートパッド
１０ 半導体チップ（例えば、ＦＷＤチップ）
１１ ポストピン付プリント基板
１１ａ 絶縁板（ポストピン付プリント基板）
１２ 第１貫通孔
１３ 第２貫通孔
１４ 導電パターン（ポストピン付プリント基板）
１５ 半田（ポストピンと半導体チップの固着）
１６ ポストピン
１７ 第１外部端子
１８ 第２外部端子
１９ 樹脂
２０ 半田（第２外部端子と導電パターン１４との固着）
２１ 隙間（凹部５と半導体チップ９の間）
２２ 隙間（第１外部端子と第１貫通孔１２の間）
２５ 第４凹部
２６ 専用の位置決め用ピン
２７ 着脱可能な位置決めピン
２８ 貫通孔（着脱可能な位置決めピン）
１００，２００，３００，４００，５００，６００ 半導体装置

Claims (17)

  1. 導電パターン付絶縁基板の導電パターンに一の凹部及び他の凹部を形成する工程と、
    前記一の凹部に一の円柱状外部端子を嵌合し、前記他の凹部に他の円柱状外部端子を嵌 合する工程と、
    前記導電パターンの前記一の円柱状外部端子及び他の円柱状外部端子が嵌合される前記一の凹部及び他の凹部との間の前記導電パターン上に接合材と半導体チップを、前記一の凹部、接合材と半導体チップ、及び他の凹部の順に載置する工程と、
    前記接合材を固化させ前記導電パターンに前記半導体チップを固着する工程と、
    前記一の円柱状外部端子を前記一の凹部に嵌合し、前記他の円柱状外部端子を前記他の凹部に嵌合した後に、ポストピン付プリント基板の一の貫通孔及び他の貫通孔にそれぞれ前記一の円柱状外部端子及び他の円柱状外部端子を挿入し、前記ポストピン付プリント基板を前記半導体チップ上に載置した後、前記ポストピン付プリント基板のポストピンと前記半導体チップの主電極パッドを接続する工程と、
    を有する半導体装置の製造方法。
  2. 前記導電パターン上に載置された半導体チップに半田を載置した後、前記一の貫通孔及び他の貫通孔にそれぞれ前記一の円柱状外部端子及び他の円柱状外部端子を挿入して、前記ポストピン付プリント基板に固着したポストピンを前記半田に載置する工程と、をさらに有し、
    前記接合材を固化させる工程において前記半田と前記接合材を加熱して固化させる請求項１に記載の半導体装置の製造方法。
  3. 前記導電パターンの第３の凹部に嵌合された第３の外部端子を、前記ポストピン付プリント基板の他の導電パターンを経由して、前記半導体チップのゲート電極パッドに電気的に接続する請求項２に記載の半導体装置の製造方法。
  4. 前記半田が高温鉛フリー半田である請求項３に記載の半導体装置の製造方法。
  5. 前記接合材がろう材である請求項１または２に記載の半導体装置の製造方法。
  6. 前記ろう材がＡｕ−Ｓｎ系ろうである請求項５に記載の半導体装置の製造方法。
  7. 前記接合材が金属粒子を含む接合材である請求項１または２のいずれか一項に記載の半導体装置の製造方法。
  8. 前記金属粒子を含む接合材が、１００μｍ以下のＡｇの粒子を周りを有機物で結合・被覆し溶剤を混入してペースト状にした結合剤である請求項７に記載の半導体装置の製造方法。
  9. 嵌合された前記凹部と前記外部端子の間を半田を介して固着する工程をさらに有する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記外部端子の直径は０．６〜１ｍｍ程度である請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記半導体チップはＳｉＣチップである請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 絶縁板と、
    前記絶縁板の表側に固着され、一の凹部及び他の凹部を有する金属製の導電パターンと、
    前記導電パターンの前記一の凹部及び他の凹部にそれぞれ嵌合して固着される一の外部端子及び他の外部端子と、
    主電極パッドを有し、前記導電パターンの前記一の外部端子と他の外部端子との間の前記導電パターン上に、前記一の凹部、接合材と半導体チップ、及び他の凹部の順に固着される半導体チップと、
    他の導電パターンと、前記一の凹部及び他の凹部に対応して設けられた一の貫通孔及び他の貫通孔を有するプリント基板と、
    根元が前記プリント基板に嵌合かつ固着され、前記半導体チップの前記主電極パッドと、前記プリント基板の前記他の導電パターンを接続するポストピンと、
    を備え、
    前記一の凹部及び他の凹部は前記半導体チップを間にして対向する位置に設けられ、
    前記半導体チップより大きな間隔で配置された前記一の外部端子及び他の外部端子がそれぞれ前記一の貫通孔及び他の貫通孔に挿入された半導体装置。
  13. 前記導電パターンの第３の凹部に嵌合された第３の外部端子が、他のポストピンと前記プリント基板の前記他の導電パターンを経由して、前記半導体チップのゲートパッドに電気的に接続されている請求項１２に記載の半導体装置。
  14. 前記導電パターンと前記半導体チップの固着が金属粒子を含む接合材でなされている請求項１２または１３に記載の半導体装置
  15. 前記一の凹部と前記一の外部端子の間、及び、前記他の凹部と前記他の外部端子の間がそれぞれ、さらに半田を介して固着されている請求項１２〜１４のいずれか一項に記載の半導体装置。
  16. 前記一の外部端子及び他の外部端子の直径は０．６〜１ｍｍ程度である請求項１２〜１５のいずれか一項に記載の半導体装置。
  17. 前記半導体チップはＳｉＣチップである請求項１２〜１６のいずれか一項に記載の半導体装置。
JP2014230763A 2014-11-13 2014-11-13 半導体装置の製造方法および半導体装置 Expired - Fee Related JP5971310B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014230763A JP5971310B2 (ja) 2014-11-13 2014-11-13 半導体装置の製造方法および半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014230763A JP5971310B2 (ja) 2014-11-13 2014-11-13 半導体装置の製造方法および半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010278860A Division JP5691475B2 (ja) 2010-12-15 2010-12-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015029157A JP2015029157A (ja) 2015-02-12
JP5971310B2 true JP5971310B2 (ja) 2016-08-17

Family

ID=52492606

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014230763A Expired - Fee Related JP5971310B2 (ja) 2014-11-13 2014-11-13 半導体装置の製造方法および半導体装置

Country Status (1)

Country Link
JP (1) JP5971310B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3413349A4 (en) 2016-02-03 2019-09-11 Shindengen Electric Manufacturing Co. Ltd. SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD THEREOF
EP3413348B1 (en) 2016-02-03 2021-05-26 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6997552B2 (ja) * 2017-07-28 2022-01-17 日立Astemo株式会社 電力変換装置及び電力変換装置の製造方法
CN108807316B (zh) * 2017-08-14 2020-07-10 苏州捷芯威半导体有限公司 半导体封装结构及半导体器件
JP7404726B2 (ja) * 2019-09-12 2023-12-26 富士電機株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974158A (ja) * 1995-09-04 1997-03-18 Nippon Avionics Co Ltd 高電力混成集積回路用パッケージ
JP2000232179A (ja) * 1999-02-10 2000-08-22 Shinko Electric Ind Co Ltd Ｐｇａ型電子部品用基板、その製造方法及び半導体装置
JP2000353709A (ja) * 1999-06-14 2000-12-19 Hitachi Ltd 半導体装置及びそれを用いた電子装置
JP3731511B2 (ja) * 2001-08-31 2006-01-05 株式会社日立製作所 コネクタ一体型パワーモジュール
JP3960230B2 (ja) * 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
JP4570092B2 (ja) * 2005-07-19 2010-10-27 ニチコン株式会社 半導体モジュール
DE102005050534B4 (de) * 2005-10-21 2008-08-07 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
JP5028085B2 (ja) * 2006-12-27 2012-09-19 アイシン・エィ・ダブリュ株式会社 電子回路装置とその製造方法
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
JP4607995B2 (ja) * 2008-11-28 2011-01-05 三菱電機株式会社 電力用半導体装置
JP2010147116A (ja) * 2008-12-17 2010-07-01 Mitsubishi Electric Corp 半導体装置
JP5083226B2 (ja) * 2009-01-14 2012-11-28 富士電機株式会社 半導体装置およびその製造方法
JP5611537B2 (ja) * 2009-04-28 2014-10-22 日立化成株式会社 導電性接合材料、それを用いた接合方法、並びにそれによって接合された半導体装置

Also Published As

Publication number Publication date
JP2015029157A (ja) 2015-02-12

Similar Documents

Publication Publication Date Title
JP5691475B2 (ja) 半導体装置およびその製造方法
JP5971310B2 (ja) 半導体装置の製造方法および半導体装置
EP1740029B1 (en) Circuit substrate
KR20080070068A (ko) 리드프레임과 클립을 이용하는 반도체 다이 패키지 및 그제조방법
CN108630652B (zh) 半导体装置、用于半导体装置的制造方法以及电极板
JP6206494B2 (ja) 半導体装置
JP4893303B2 (ja) 半導体装置
KR20060052333A (ko) 반도체 장치 및 그 제조 방법
JP5970348B2 (ja) 半導体装置
KR20080013865A (ko) 반도체 장치, 기판 및 반도체 장치의 제조 방법
US9006958B2 (en) Piezoelectric device
JP2016163024A (ja) パワーモジュール
JP2015115419A (ja) 半導体パッケージ及びその製造方法
JP6086055B2 (ja) 半導体装置
JP5732880B2 (ja) 半導体装置及びその製造方法
JP7215206B2 (ja) 半導体装置の製造方法
JP5233853B2 (ja) 半導体装置
JP2019050302A (ja) 半導体装置
JP4888085B2 (ja) 半導体装置の製造方法
US10566308B2 (en) Semiconductor device manufacturing method and soldering support jig
CN107968082B (zh) 芯片焊盘、半导体装置及半导体装置的制造方法
JP7421622B2 (ja) 半導体装置
US11552065B2 (en) Semiconductor device
JP6423147B2 (ja) 電力用半導体装置およびその製造方法
JP4946959B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150824

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20151005

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20151005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160627

R150 Certificate of patent or registration of utility model

Ref document number: 5971310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees