JP2015115419A - 半導体パッケージ及びその製造方法 - Google Patents

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洋弘 町田
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8103—Reshaping the bump connector in the bonding apparatus, e.g. flattening the bump connector
    • H01L2224/81047—Reshaping the bump connector in the bonding apparatus, e.g. flattening the bump connector by mechanical means, e.g. severing, pressing, stamping
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/818—Bonding techniques
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    • H01L2224/8181—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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Abstract

【課題】接続信頼性を維持しつつピラー端子の狭ピッチ化を可能とする半導体パッケージ等を提供する。【解決手段】本半導体パッケージは、パッドを備えた配線基板と、前記パッドに対向するピラー端子を備え、前記配線基板上に実装された半導体チップと、前記パッドと前記ピラー端子とを接合する接合部と、を有し、前記接合部は、前記ピラー端子の前記パッド側の端面と、前記ピラー端子の側面の一部と、前記パッドの前記ピラー端子側の端面と、を接合し、前記接合部と前記ピラー端子との界面には金属間化合物層が形成されている。【選択図】図１

Description

本発明は、半導体パッケージ及びその製造方法に関する。
従来、ピラー端子（柱状の電極端子）を備えた半導体チップを配線基板にフリップチップ実装した半導体パッケージが知られている。このような半導体パッケージは、例えば、半導体チップのピラー端子の先端部と配線基板のパッドとの間にはんだを形成し、はんだの加熱プロセスを経て凝固させて接合することで作製される。
特開２００４−４８０１２号公報
しかしながら、ピラー端子の先端部に存在するはんだを介して、半導体チップと配線基板とを接合する際に、はんだが横方向に広がるため、はんだが隣接するピラー端子等と接触して短絡するおそれがあり、ピラー端子を狭ピッチ化することが困難であった。
ピラー端子を小径にすれば狭ピッチ化することもできるが、この場合、ピラー端子とはんだとが接合する部分の表面積が小さくなるため、接続信頼性が低下するという問題があった。
本発明は、上記の点に鑑みてなされたものであり、接続信頼性を維持しつつピラー端子の狭ピッチ化を可能とする半導体パッケージ等を提供することを課題とする。
本半導体パッケージは、パッドを備えた配線基板と、前記パッドに対向するピラー端子を備え、前記配線基板上に実装された半導体チップと、前記パッドと前記ピラー端子とを接合する接合部と、を有し、前記接合部は、前記ピラー端子の前記パッド側の端面と、前記ピラー端子の側面の一部と、前記パッドの前記ピラー端子側の端面と、を接合し、前記接合部と前記ピラー端子との界面には金属間化合物層が形成されていることを要件とする。
開示の技術によれば、接続信頼性を維持しつつピラー端子の狭ピッチ化を可能とする半導体パッケージ等を提供できる。
第１の実施の形態に係る半導体パッケージを例示する断面図である。 比較例を示す部分断面図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図（その２）である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。 第３の実施の形態に係る半導体パッケージを例示する断面図である。 第３の実施の形態に係る半導体パッケージの製造工程を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
まず、第１の実施の形態に係る半導体パッケージの構造について説明する。図１は、第１の実施の形態に係る半導体パッケージを例示する断面図である。なお、図１（ｂ）は、図１（ａ）のＡ部を拡大して例示する部分断面図である。図１を参照するに、第１の実施の形態に係る半導体パッケージ１は、配線基板１０と、半導体チップ２０と、接合部３０とを有する。
なお、本実施の形態では、便宜上、後述の半導体基板２１側を上側又は一方の側、後述のソルダーレジスト層１５側を下側又は他方の側とする。又、各部位の半導体基板２１側の面を上面又は一方の面、ソルダーレジスト層１５側の面を下面又は他方の面とする。但し、半導体パッケージ１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を配線基板１０の一方の面の法線方向から視ることを指し、平面形状とは対象物を配線基板１０の一方の面の法線方向から視た形状を指すものとする。
配線基板１０は、絶縁層１１と、パッド１２と、ソルダーレジスト層１３と、パッド１４と、ソルダーレジスト層１５とを有する。絶縁層１１は、例えば、熱硬化性のエポキシ系樹脂等の絶縁性樹脂を主成分とする層とすることができる。絶縁層１１は、ガラスクロス（織布）やガラス不織布又はアラミド繊維等に熱硬化性のエポキシ系樹脂等の絶縁性樹脂を含侵させた層としてもよい。又、絶縁層１１に代えて、複数の絶縁層と複数の配線層とが交互に積層され、異なる層の配線層同士がビアを介して適宜接続されたビルドアップ層を用いても構わない。或いは、絶縁層１１として、セラミックスや表面に絶縁膜が形成されたシリコン等を用いても構わない。
パッド１２は、半導体チップと電気的に接続されるパッドであり、絶縁層１１の一方の面に形成されている。パッド１２は、絶縁層１１の一方の面に形成された配線層（図示せず）の一部であり、配線層はパッド１２以外に配線パターン等を有する。パッド１２の平面形状は、例えば、直径が１０〜５０μｍ程度の円形とすることができる。パッド１２のピッチは、例えば、３０〜４０μｍ程度とすることができる。パッド１２の材料としては、例えば銅（Ｃｕ）等を用いることができる。
ソルダーレジスト層１３は、絶縁層１１の一方の面に配線層（図示せず）を覆うように形成されている。ソルダーレジスト層１３は、例えば、エポキシ系樹脂やアクリル系樹脂の感光性樹脂等から形成することができる。ソルダーレジスト層１３の厚さは、例えば１５〜３５μｍ程度とすることができる。ソルダーレジスト層１３は、開口部１３ｘを有し、開口部１３ｘ内にはパッド１２が露出している。開口部１３ｘの平面形状は、例えば、円形状とすることができる。開口部１３ｘの直径は、パッド１２の直径を考慮して任意に設計できる。
なお、本実施の形態では、開口部１３ｘの側面とパッド１２の側面との間に隙間ができるようにソルダーレジスト層１３を設けている。しかし、ソルダーレジスト層１３は、開口部１３ｘの側面とパッド１２の側面とが接するように設けてもよいし、パッド１２の外縁部を覆うように設けてもよい。但し、小さな開口部１３ｘを精度よく形成することは困難であるため、パッド１２が小径で狭ピッチである場合には、開口部１３ｘの側面とパッド１２の側面との間に隙間ができるように大きな開口部１３ｘを設ける方が容易である。
パッド１４は、マザーボード等の実装基板と電気的に接続されるパッドであり、絶縁層１１の他方の面に形成されている。パッド１４は、絶縁層１１の他方の面に形成された配線層（図示せず）の一部であり、配線層はパッド１４以外に配線パターン等を有する。パッド１４の平面形状は、例えば、直径が１００〜３００μｍ程度の円形とすることができる。パッド１４のピッチは、例えば、４００〜５００μｍ程度とすることができる。パッド１４の材料としては、例えば銅（Ｃｕ）等を用いることができる。なお、パッド１４は、絶縁層１１内に設けられた配線やビアを介して、パッド１２と電気的に接続することができる。
ソルダーレジスト層１５は、絶縁層１１の他方の面に配線層（図示せず）を覆うように形成されている。ソルダーレジスト層１５は、例えば、エポキシ系樹脂やアクリル系樹脂の感光性樹脂等から形成できる。ソルダーレジスト層１５の厚さは、例えば１５〜３５μｍ程度とすることができる。ソルダーレジスト層１５は、開口部１５ｘを有し、開口部１５ｘ内にはパッド１４の一部が露出している。開口部１５ｘの平面形状は、例えば、円形状とすることができる。開口部１５ｘの直径は、パッド１４の直径を考慮して任意に設計できる。ソルダーレジスト層１５は、パッド１４を完全に露出するように設けてもよい。この場合、ソルダーレジスト層１５は、開口部１５ｘの側面とパッド１４の側面とが接するように設けてもよいし、開口部１５ｘの側面とパッド１４の側面との間に隙間ができるように設けてもよい。
半導体チップ２０は、半導体基板２１と、パッド２２と、保護膜２３と、ピラー端子２４とを有する。半導体基板２１は、回路形成面側（図１では配線基板１０と対向する側）に半導体集積回路が形成されたシリコン等からなる基板である。パッド２２は、半導体基板２１の回路形成面側に設けられ、半導体集積回路と電気的に接続されている。パッド２２は、例えば、アルミニウム（Ａｌ）上にチタン（Ｔｉ）等のバリアメタルが形成されたものである。保護膜２３は、半導体集積回路を保護する膜であり、半導体基板２１の回路形成面側にパッド２２を露出するように設けられている。保護膜２３としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。
ピラー端子２４は、パッド２２上に設けられた電極端子である。ピラー端子２４の形状は、例えば、端面の直径が２０〜３０μｍ程度の円柱状とすることができる。ピラー端子２４の高さ（厚さ）は、例えば、５〜５０μｍ程度とすることができるが、２０〜３０μｍ程度にすると（直径と高さの比を１：１の近傍にすると）製造が容易な点で好適である。ピラー端子２４のピッチは、例えば、３０〜４０μｍ程度とすることができる。ピラー端子２４の材料としては、例えば、銅（Ｃｕ）等を用いることができる。但し、ピラー端子２４の形状は、楕円柱状や角柱状等としても構わないし、円柱の先端部をテーパ状としたもの等でも構わない。なお、本願では、パッド上に設けられた電極端子をピラー端子と称し、高さ（厚さ）の大小は問題としない。
接合部３０は、配線基板１０のパッド１２と半導体チップ２０のピラー端子２４とを電気的に接続している。接合部３０は、パッド１２の上面及び側面、並びに、ピラー端子２４の下面（パッド１２と対向する面）及び側面の下端側（パッド１２側）に形成されている。接合部３０としては、例えば、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだを用いることができる。なお、配線基板１０と半導体チップ２０との間に、接合部３０を覆うアンダーフィル樹脂を設けてもよい。
図１（ｂ）に示すように、接合部３０とパッド１２との界面には、第１金属間化合物層４０及び第２金属間化合物層４１が生成している。接合部３０が錫（Ｓｎ）を含む材料からなり、パッド１２が銅（Ｃｕ）からなる場合には、接合部３０側には第１金属間化合物層４０としてＣｕ６Ｓｎ５の組成の金属間化合物が生成する。又、パッド１２側には第２金属間化合物層４１としてＣｕ３Ｓｎの組成の金属間化合物が生成する。
同様に、接合部３０とピラー端子２４との界面には、第１金属間化合物層５０及び第２金属間化合物層５１が生成している。接合部３０が錫（Ｓｎ）を含む材料からなり、ピラー端子２４が銅（Ｃｕ）からなる場合には、接合部３０側には第１金属間化合物層５０としてＣｕ６Ｓｎ５の組成の金属間化合物が生成する。又、ピラー端子２４側には第２金属間化合物層５１としてＣｕ３Ｓｎの組成の金属間化合物が生成する。
なお、図１（ｂ）では第１金属間化合物層４０及び５０を略均一な厚さに描いているが、実際は、第１金属間化合物層４０及び５０は不均一な厚さに形成される（後述の図２についても同様）。
このように、本実施の形態では、接合部３０とパッド１２との界面及び接合部３０とピラー端子２４との界面では、異なる組成の金属元素が界面での組成が連続するように互いに拡散し、相互の金属元素が混合した新たな金属間化合物（合金）を形成している。特に、金属間化合物である第１金属間化合物層５０及び第２金属間化合物層５１は、接合部３０とピラー端子２４の下面（パッド１２と対向する面）との界面だけではなく、接合部３０とピラー端子２４の側面の下端側（パッド１２側）との界面にも形成されている。その結果、接合部３０とピラー端子２４とが強固に接合されている。なお、ピラー端子２４の側面の上端側（半導体チップ２０側）に接合部３０が形成されていない理由は、ピラー端子２４の側面の上端側には酸化膜３９が形成されているため、接合部３０を構成するはんだが濡れ上がらないためである。このように、ピラー端子２４の側面の接合部３０と接合されてない領域には、酸化膜３９が形成されている。
図２は、比較例を示す部分断面図であり、図１（ｂ）に対応する断面を示している。図２を参照するに、比較例では、金属間化合物である第１金属間化合物層５０及び第２金属間化合物層５１は、接合部３０とピラー端子２４の下面との界面には形成されているが、接合部３０とピラー端子２４の側面の下端側との界面には形成されていない。つまり、接合部３０とピラー端子２４の下面とは接合されているが、接合部３０とピラー端子２４の側面の下端側とは接触しているだけであり、接合はされていない。又、接合部３０とピラー端子２４の側面の下端側との間にはボイド６０が形成されている。
これは、比較例ではピラー端子２４の側面全体に酸化膜３９が形成されているため、接合部３０を構成するはんだがピラー端子２４の側面には全く濡れ上がらないためである。このような状態では、接合部３０を構成するはんだが横方向に広がり、隣接する接合部３０と接触しやすくなるため、ピラー端子２４を狭ピッチ化することが困難である。
又、接合部３０とピラー端子２４とが接合している部分の表面積が小さいため（ピラー端子２４の下面の面積のみ）、接合部３０とピラー端子２４との接合が不安定となる。特に、小径のピラー端子２４を用いる場合に、この問題が顕著になる。
又、接合部３０とピラー端子２４の側面の下端側との間に形成されているボイド６０は微細な隙間であるため、接合部３０を覆うアンダーフィル樹脂を設ける場合に、アンダーフィル樹脂での充填が困難である。そのため、半導体パッケージが高温多湿の条件等で使用された場合に、吸湿によりボイド６０近傍から剥離が生じるおそれがある。
一方、本実施の形態では、前述のように、金属間化合物が接合部３０とピラー端子２４の下面との界面及び接合部３０とピラー端子２４の側面の下端側との界面に形成され、接合部３０とピラー端子２４の下面及び側面の下端側とが強固に接合されている。その結果、比較例で生じる上記問題点の発生を回避できる。
［第１の実施の形態に係る半導体パッケージの製造方法］
次に、第１の実施の形態に係る半導体パッケージの製造方法について、特に配線基板１０と半導体チップ２０とを接合部３０を介して接合する工程を中心に説明する。図３〜図５は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図であり、図１（ｂ）に対応する断面を示している。
まず、図３（ａ）に示す工程では、周知の方法により作製した配線基板１０を準備し、配線基板１０のパッド１２上にペースト状の導電材３１を形成する。導電材３１は、最終的に接合部３０の一部となる部分である。導電材３１としては、例えば、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだを用いることができる。
次に、図３（ｂ）及び図３（ｃ）に示す工程では、例えば円柱状の突起部１１０が形成された冶具１００を準備し、突起部１１０を導電材３１の上部に接触させて導電材３１を配線基板１０側に押圧し、図３（ｃ）に示す凹部３１ｘを形成する。なお、凹部３１ｘの深さや平面的な大きさは、ピラー端子２４の側面に付着させる活性成分２２０の量（側面のどこまで活性成分２２０を這い上がらせたいか）に応じて適宜決定できる。
次に、図４（ａ）及び図４（ｂ）に示す工程では、例えば円柱状の転写ピン２１０が形成された冶具２００を準備し、転写ピン２１０の先端部に活性成分２２０を付着させ、図４（ｂ）に示すように活性成分２２０を凹部３１ｘ内に転写する。活性成分２２０は、銅（Ｃｕ）等の表面に形成された酸化膜を除去する機能を有する液状又はペースト状の材料であり、例えば、カルボキシル基を有するカルボン酸等を用いることができる。
次に、図４（ｃ）に示す工程では、周知の方法により作製した半導体チップ２０を準備し、半導体チップ２０のピラー端子２４の下端側にペースト状の導電材３２を形成する。そして、ピラー端子２４がパッド１２と対向する位置にくるように、半導体チップ２０を配線基板１０上に配置する。導電材３２は、最終的に接合部３０の一部となる部分である。導電材３２としては、例えば、導電材３１と同様のはんだを用いることができる。なお、ピラー端子２４の側面には酸化膜（図示せず）が形成されている。
次に、図５（ａ）に示す工程では、半導体チップ２０を配線基板１０側に押圧し、ピラー端子２４の下端側に形成されたペースト状の導電材３２をパッド１２上に形成されたペースト状の導電材３１と一体化させてペースト状の接合部３０を形成する。この際、活性成分２２０がピラー端子２４の下面及び側面の下端側に付着し、ピラー端子２４の側面の下端側に形成された酸化膜を除去する。
次に、図５（ｂ）に示す工程では、ペースト状の接合部３０を加熱する。この際、溶融した接合部３０は、ピラー端子２４の下面及び側面の下端側（酸化膜が除去された部分）に濡れ広がる。そして、溶融した接合部３０が所定温度に下がって凝固する過程で、接合部３０とパッド１２との界面に第１金属間化合物層４０及び第２金属間化合物層４１が生成される。又、接合部３０とピラー端子２４の下面との界面及び接合部３０とピラー端子２４の側面の下端側との界面に第１金属間化合物層５０及び第２金属間化合物層５１が生成される（図１（ｂ）参照）。その結果、接合部３０とピラー端子２４とが強固に接合される。
なお、図３（ｂ）〜図４（ａ）に示す工程を同一工程としてもよい。すなわち、例えば円柱状の突起部１１０が形成された冶具１００を準備し、突起部１１０の先端部に活性成分２２０を付着させる。そして、活性成分２２０を付着させた突起部１１０を導電材３１の上部に接触させて導電材３１を配線基板１０側に押圧し、凹部３１ｘを形成すると同時に活性成分２２０を凹部３１ｘ内に転写する工程としてもよい。これにより、半導体パッケージ１の製造工程が簡略化され、半導体パッケージ１の製造コストを低減できる。
又、図４（ｃ）に示す工程において、半導体チップ２０のピラー端子２４の下端側にペースト状の導電材３２を形成しなくてもよい。この場合には、配線基板１０のパッド１２上に形成されたペースト状の導電材３１のみが、最終的に接合部３０となる。
このように、半導体パッケージ１では、接合部３０とピラー端子２４の側面の下端側及び下面とが接合されており、接合部３０とピラー端子２４の側面の下端側との界面及び接合部３０とピラー端子２４の下面との界面に金属間化合物が形成される。
その結果、接合部３０とピラー端子２４の下面とが接合されているだけの（ピラー端子２４の側面とは接合されていない）図２に示した比較例とは異なり、接合部３０を構成するはんだが横方向に広がることが抑制されるため、ピラー端子２４を狭ピッチ化できる。
又、接合部３０とピラー端子２４とが接合している部分の表面積（ピラー端子２４の下面及び側面の下端側の面積）が大きいため、接合部３０とピラー端子２４との接合が強固となる。これにより、小径のピラー端子２４を用いる場合でも接続信頼性を維持できる点で好適である。
又、接合部３０とピラー端子２４の下面及び側面の下端側とは強固に接合されておりボイドが発生しないため、半導体パッケージが高温多湿の条件等で使用された場合にもボイドの吸湿に起因する剥離の発生を抑制できる。
又、ピラー端子２４の側面の活性成分２２０を付着させる位置を制御することにより、接合部３０を形成する位置を制御できるため、ピラー端子２４の側面に接合部３０を構成するはんだが必要以上に這い上がることを防止できる。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態とは異なる半導体パッケージ１の製造方法の例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図６及び図７は、第１の実施の形態の変形例に係る半導体パッケージの製造工程を例示する図であり、図１（ｂ）に対応する断面を示している。まず、図６（ａ）に示す工程では、周知の方法により作製した半導体チップ２０を準備し、半導体チップ２０のピラー端子２４の下端側にペースト状の導電材３２を形成する。そして、導電材３２を含むピラー端子２４の下端側を冶具２５０上に配された活性成分２２０に浸漬させ、導電材３２を含むピラー端子２４の下端側に活性成分２２０を付着させる。
なお、図６（ａ）に示す工程の前には、ピラー端子２４の側面全体に酸化膜（図示せず）が形成されているが、図６（ａ）に示す工程で活性成分２２０を付着させた部分は酸化膜が除去される。又、導電材３２の表面に酸化膜が形成されている場合には、導電材３２の表面の酸化膜も除去されるため、後工程において、配線基板１０のパッド１２の表面状態を問わず、はんだの濡れ広がりを向上できる。
次に、図６（ｂ）に示す工程では、周知の方法により作製した配線基板１０を準備し、導電材３２を含む下端側に活性成分２２０が付着したピラー端子２４がパッド１２と対向する位置にくるように、半導体チップ２０を配線基板１０上に配置する。なお、本実施の形態では、配線基板１０のパッド１２上にペースト状の導電材は形成されていない。
次に、図７（ａ）に示す工程では、半導体チップ２０を配線基板１０側に押圧し、ピラー端子２４の下端側に形成されたペースト状の導電材３２をパッド１２と接触させる。この際、活性成分２２０がパッド１２の上面及び側面に付着し、パッド１２の上面及び側面に形成された酸化膜を除去する。
次に、図７（ｂ）に示す工程では、ペースト状の導電材３２を加熱する。この際、溶融した導電材３２は、ピラー端子２４の下面及び側面の下端側（酸化膜が除去された部分）に濡れ広がる。そして、溶融した導電材３２が所定温度に下がって凝固し接合部３０となる過程で、接合部３０とパッド１２との界面に第１金属間化合物層４０及び第２金属間化合物層４１が生成される。又、接合部３０とピラー端子２４の下面との界面及び接合部３０とピラー端子２４の側面の下端側との界面に第１金属間化合物層５０及び第２金属間化合物層５１が生成される（図１（ｂ）参照）。その結果、接合部３０とピラー端子２４とが強固に接合される。
このように、第１の実施の形態の変形例に係る製造方法によれば、第１の実施の形態と同様の効果を奏する半導体パッケージ１を製造可能であるが、更に以下の効果を奏する。すなわち、第１の実施の形態の図３（ａ）に示す工程（導電材３１の形成）、図３（ｂ）及び図３（ｃ）に示す工程（凹部３１ｘの形成）、並びに図４（ａ）及び図４（ｂ）に示す工程（転写ピン２１０で活性成分２２０を転写）が不要となる。これにより、半導体パッケージ１の製造工程が簡略化され、半導体パッケージ１の製造コストを低減できる。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態とは異なる構造の半導体パッケージの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図８は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図１に示す半導体パッケージ１では配線基板１０のパッド１２上にはピラー端子が設けられていなかったが、図８（ａ）に示す半導体パッケージ１Ａでは配線基板１０Ａのパッド１２上にピラー端子１６が設けられている。
ピラー端子１６は、パッド１２上に設けられた電極端子である。ピラー端子１６の形状や高さ、材料等は、例えば、ピラー端子２４と同様とすることができる。但し、図８（ａ）に示す半導体パッケージ１Ａでは、ピラー端子１６をピラー端子２４よりも太くしている。配線基板１０Ａのピラー端子１６と半導体チップ２０のピラー端子２４とは、接合部３０を介して、電気的に接続されている。接合部３０は、ピラー端子１６の上面（ピラー端子２４と対向する面）、並びに、ピラー端子２４の下面（ピラー端子１６と対向する面）及び側面の下端側（ピラー端子１６側）に形成されている。
なお、図示は省略するが、図１（ｂ）と同様に、接合部３０とピラー端子１６との界面には、第１金属間化合物層４０及び第２金属間化合物層４１が生成している。同様に、接合部３０とピラー端子２４との界面には、第１金属間化合物層５０及び第２金属間化合物層５１が生成している。
半導体パッケージ１Ａは、図３〜図５と同様の工程で製造できる。但し、図３（ａ）に示す工程では、配線基板１０Ａのピラー端子１６の上面にペースト状の導電材３１を形成する。又、半導体パッケージ１Ａは、図６及び図７と同様の工程で製造してもよい。但し、図７（ａ）に示す工程では、ピラー端子２４の下端側に形成されたペースト状の導電材３２をピラー端子１６と接触させる。この際、活性成分２２０がピラー端子１６の側面の上端側に付着した場合には、その部分の酸化膜が除去されるため、ピラー端子１６の側面の上端側も接合部３０と接合される。
図８（ｂ）に示す半導体パッケージ１Ｂのように、ピラー端子１６をピラー端子２４よりも細くしてもよい。半導体パッケージ１Ｂでは、接合部３０は、ピラー端子１６の上面（ピラー端子２４と対向する面）及び側面の上端側（ピラー端子２４側）、並びに、ピラー端子２４の下面（ピラー端子１６と対向する面）に形成されている。
なお、図示は省略するが、図１（ｂ）と同様に、接合部３０とピラー端子１６との界面には、第１金属間化合物層４０及び第２金属間化合物層４１が生成している。同様に、接合部３０とピラー端子２４との界面には、第１金属間化合物層５０及び第２金属間化合物層５１が生成している。
半導体パッケージ１Ｂは、図３〜図５と同様の工程で製造できる。但し、図３（ａ）〜図４（ｂ）に示す工程では、半導体チップ２０のピラー端子２４の下面にペースト状の導電材３１を形成し、導電材３１に凹部３１ｘを形成し、活性成分２２０を凹部３１ｘ内に転写する。そして、図４（ｃ）に示す工程では、配線基板１０Ａのピラー端子１６の上面にペースト状の導電材３２を形成する。そして、ピラー端子２４がピラー端子１６と対向する位置にくるように、半導体チップ２０を配線基板１０Ａ上に配置する。
そして、図５（ａ）に示す工程では、半導体チップ２０を配線基板１０Ａ側に押圧し、ピラー端子１６の上端側に形成されたペースト状の導電材３２をピラー端子２４の下面に形成されたペースト状の導電材３１と一体化させてペースト状の接合部３０を形成する。この際、活性成分２２０がピラー端子１６の上面及び側面の上端側に付着し、ピラー端子１６の側面の上端側に形成された酸化膜を除去する。そして、図５（ｂ）に示す工程と同様の工程を実行する。
又、半導体パッケージ１Ｂは、図６及び図７と同様の工程で製造してもよい。但し、図７（ａ）に示す工程では、ピラー端子２４の下端側に形成されたペースト状の導電材３２をピラー端子１６と接触させる。この際、活性成分２２０がピラー端子１６の側面の上端側に付着し、その部分の酸化膜が除去され、ピラー端子１６の側面の上端側も接合部３０と接合される。
このように、配線基板側にもピラー端子を設けてよく、その場合、配線基板側のピラー端子と半導体チップのピラー端子の何れを太くしてもよい。又、図示は省略するが、配線基板側のピラー端子と半導体チップのピラー端子が同一の太さであってもよい。
〈第３の実施の形態〉
第３の実施の形態では、第１の実施の形態とは異なる構造の半導体パッケージの他の例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図９は、第３の実施の形態に係る半導体パッケージを例示する断面図である。図１に示す半導体パッケージ１では配線基板１０のパッド１２上にはピラー端子が設けられていなかったが、図９に示す半導体パッケージ１Ｃでは配線基板１０Ａのパッド１２上にピラー端子１６が設けられている。
ピラー端子１６（第１ピラー端子）は、パッド１２上に設けられた電極端子である。ピラー端子１６の形状や高さ、材料等は、例えば、ピラー端子２４（第２ピラー端子）と同様とすることができる。但し、図９に示す半導体パッケージ１Ｃでは、ピラー端子１６をピラー端子２４と同一の太さとしている。配線基板１０Ａのピラー端子１６と半導体チップ２０のピラー端子２４とは、接合部３０を介して、電気的に接続されている。接合部３０は、ピラー端子１６の上面（ピラー端子２４と対向する面）及び側面の上端側（ピラー端子２４側）、並びに、ピラー端子２４の下面（ピラー端子１６と対向する面）及び側面の下端側（ピラー端子１６側）に形成されている。
なお、図示は省略するが、図１（ｂ）と同様に、接合部３０とピラー端子１６との界面には、第１金属間化合物層４０及び第２金属間化合物層４１が生成している。同様に、接合部３０とピラー端子２４との界面には、第１金属間化合物層５０及び第２金属間化合物層５１が生成している。
半導体パッケージ１Ｃの製造工程を図１０に示す。まず、図１０（ａ）に示す工程では、図３（ａ）と同様にして、配線基板１０Ａのピラー端子１６の上面にペースト状の導電材３１を形成し、図６（ａ）と同様にして、導電材３１を含むピラー端子１６の上端側に活性成分２２０を付着させる。又、図４（ｃ）と同様にして、半導体チップ２０のピラー端子２４の下端側にペースト状の導電材３２を形成し、図６（ａ）と同様にして、導電材３２を含むピラー端子２４の下端側に活性成分２２０を付着させる。活性成分２２０を付着させた部分は酸化膜が除去される。そして、導電材３２を含む下端側に活性成分２２０が付着したピラー端子２４が、導電材３１を含む上端側に活性成分２２０が付着したピラー端子１６と対向する位置にくるように、半導体チップ２０を配線基板１０Ａ上に配置する。
次に、図１０（ｂ）に示す工程では、半導体チップ２０を配線基板１０Ａ側に押圧し、ピラー端子２４の下端側に形成されたペースト状の導電材３２をピラー端子１６の上面に形成されたペースト状の導電材３１と一体化させてペースト状の接合部３０を形成する。そして、ペースト状の接合部３０を加熱する。この際、溶融した接合部３０は、ピラー端子１６の上面及び側面の上端側（酸化膜が除去された部分）、並びに、ピラー端子２４の下面及び側面の下端側（酸化膜が除去された部分）に濡れ広がる。
そして、溶融した接合部３０が所定温度に下がって凝固する過程で、接合部３０とピラー端子１６の上面との界面及び接合部３０とピラー端子１６の側面の上端側との界面に第１金属間化合物層４０及び第２金属間化合物層４１が生成される。又、接合部３０とピラー端子２４の下面との界面及び接合部３０とピラー端子２４の側面の下端側との界面に第１金属間化合物層５０及び第２金属間化合物層５１が生成される（図１（ｂ）参照）。その結果、接合部３０とピラー端子１６、及び接合部３０とピラー端子２４とが強固に接合される。
このように、第３の実施の形態に係る半導体パッケージ１Ｃでは、第１の実施の形態の効果に加えて更に以下の効果を奏する。すなわち、接合部３０とピラー端子１６及び２４とが接合している部分の表面積（ピラー端子１６の上面及び側面の上端側の面積、並びに、ピラー端子２４の下面及び側面の下端側の面積）が大きい。そのため、接合部３０とピラー端子１６及び２４との接合が更に強固となる。これにより、小径のピラー端子１６及び２４を用いる場合でも接続信頼性を維持できる点で更に好適である。
以上、好ましい実施の形態及びその変形例について詳説した。しかし、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、ピラー端子１６の上面やピラー端子２４の下面にニッケル（Ｎｉ）膜等の金属膜を設けてもよい。金属膜を設けることで、ピラー端子１６や２４と接合部３０との界面に生成する金属間化合物（合金）が必要以上に成長することを防止できる。
１、１Ｂ、１Ｃ 半導体パッケージ
１０、１０Ａ 配線基板
１１ 絶縁層
１２、１４、２２ パッド
１３、１５ ソルダーレジスト層
１３ｘ、１５ｘ 開口部
１６、２４ ピラー端子
２０ 半導体チップ
２１ 半導体基板
２３ 保護膜
３０ 接合部
３１、３２ 導電材
３１ｘ 凹部
４０、５０ 第１金属間化合物層
４１、５１ 第２金属間化合物層
１００、２００、２５０ 冶具
１１０ 突起部
２１０ 転写ピン
２２０ 活性成分

Claims (14)

  1. パッドを備えた配線基板と、
    前記パッドに対向するピラー端子を備え、前記配線基板上に実装された半導体チップと、
    前記パッドと前記ピラー端子とを接合する接合部と、を有し、
    前記接合部は、前記ピラー端子の前記パッド側の端面と、前記ピラー端子の側面の一部と、前記パッドの前記ピラー端子側の端面と、を接合し、
    前記接合部と前記ピラー端子との界面には金属間化合物層が形成されている半導体パッケージ。
  2. 第１ピラー端子を備えた配線基板と、
    前記第１ピラー端子に対向する第２ピラー端子を備え、前記配線基板上に実装された半導体チップと、
    前記第１ピラー端子と前記第２ピラー端子とを接合する接合部と、を有し、
    前記接合部は、前記第１ピラー端子の前記第２ピラー端子側の端面と、前記第２ピラー端子の前記第１ピラー端子側の端面と、前記第１ピラー端子の側面の一部又は前記第２ピラー端子の側面の一部の少なくとも一方と、を接合し、
    前記接合部と前記第１ピラー端子との界面、及び前記接合部と前記第２ピラー端子との界面には金属間化合物層が形成されている半導体パッケージ。
  3. 前記ピラー端子の側面の前記接合部と接合されてない領域には、酸化膜が形成されている請求項１記載の半導体パッケージ。
  4. 前記ピラー端子は銅又は銅合金からなり、前記接合部は錫を含み、前記金属間化合物層は銅と錫の金属間化合物からなる請求項１又は３記載の半導体パッケージ。
  5. 前記第１ピラー端子の側面の前記接合部と接合されてない領域、及び前記第２ピラー端子の側面の前記接合部と接合されてない領域には、夫々酸化膜が形成されている請求項２記載の半導体パッケージ。
  6. 前記第１ピラー端子及び前記第２ピラー端子は銅又は銅合金からなり、前記接合部は錫を含み、前記金属間化合物層は銅と錫の金属間化合物からなる請求項２又は５記載の半導体パッケージ。
  7. パッドを備えた配線基板と、ピラー端子を備えた半導体チップと、を準備する工程と、
    前記ピラー端子の側面の一部に、酸化膜を除去する活性成分を付着させる工程と、
    前記パッドと前記ピラー端子とを接合する接合部を形成する工程と、を有し、
    前記接合部を形成する工程では、前記接合部は、前記ピラー端子の前記パッド側の端面と、前記ピラー端子の側面の一部と、前記パッドの前記ピラー端子側の端面と、を接合し、前記接合部と前記ピラー端子との界面には金属間化合物層が形成される半導体パッケージの製造方法。
  8. 第１ピラー端子を備えた配線基板と、第２ピラー端子を備えた半導体チップと、を準備する工程と、
    前記第１ピラー端子又は前記第２ピラー端子のうち一方のピラー端子の側面の一部に、酸化膜を除去する活性成分を付着させる工程と、
    前記一方のピラー端子と他方のピラー端子とを接合する接合部を形成する工程と、を有し、
    前記接合部を形成する工程では、前記接合部は、前記一方のピラー端子の前記他方のピラー端子側の端面と、前記他方のピラー端子の前記一方のピラー端子側の端面と、前記一方のピラー端子の側面の一部と、を接合し、前記接合部と前記一方のピラー端子との界面、及び前記接合部と前記他方のピラー端子との界面には金属間化合物層が形成される半導体パッケージの製造方法。
  9. 前記活性成分を付着させる工程では、前記第１ピラー端子の側面の一部及び前記第２ピラー端子の側面の一部に、酸化膜を除去する活性成分を付着させ、
    前記接合部を形成する工程では、前記接合部は、前記一方のピラー端子の前記他方のピラー端子側の端面と、前記他方のピラー端子の前記一方のピラー端子側の端面と、前記一方のピラー端子の側面の一部と、前記他方のピラー端子の側面の一部と、を接合し、前記接合部と前記一方のピラー端子との界面、及び前記接合部と前記他方のピラー端子との界面には金属間化合物層が形成される請求項８載の半導体パッケージの製造方法。
  10. 前記活性成分を付着させる工程は、
    前記パッド上に、凝固すると接合部となるペースト状の導電材を形成する工程と、
    前記ペースト状の導電材に凹部を形成する工程と、
    前記凹部内に活性成分を形成する工程と、
    前記パッドと前記ピラー端子とが対向するように前記配線基板と前記半導体チップを配置し、前記ピラー端子の端部を前記活性成分を介して前記ペースト状の導電材側に押圧し、前記ピラー端子の側面の一部及び端面に前記活性成分を付着させる工程と、を含む請求項７記載の半導体パッケージの製造方法。
  11. 前記活性成分を付着させる工程は、
    前記他方のピラー端子に、凝固すると接合部となるペースト状の導電材を形成する工程と、
    前記ペースト状の導電材に凹部を形成する工程と、
    前記凹部内に活性成分を形成する工程と、
    前記一方のピラー端子と前記他方のピラー端子とが対向するように前記配線基板と前記半導体チップを配置し、前記一方のピラー端子の端部を前記活性成分を介して前記ペースト状の導電材側に押圧し、前記一方のピラー端子の側面の一部に前記活性成分を付着させる工程と、を含む請求項８記載の半導体パッケージの製造方法。
  12. 前記ピラー端子は銅又は銅合金からなり、前記接合部は錫を含み、前記金属間化合物層は銅と錫の金属間化合物からなる請求項７又は１０記載の半導体パッケージの製造方法。
  13. 前記第１ピラー端子及び前記第２ピラー端子は銅又は銅合金からなり、前記接合部は錫を含み、前記金属間化合物層は銅と錫の金属間化合物からなる請求項８、９、又は１１記載の半導体パッケージの製造方法。
  14. 前記活性成分を付着させる工程は、活性成分を付着させたいピラー端子を前記活性成分に浸漬させる工程である請求項７乃至１３の何れか一項記載の半導体パッケージの製造方法。
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