JP3643760B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
例えばＢＧＡ(ball grid array)と呼ばれる半導体装置では、ＬＳＩ等からなる半導体チップを中継基板(インターポーザ)上に搭載し、中継基板の下面に半田ボールをマトリクス状に配置している。図９は従来のこのような半導体装置の一例の断面図を示したものである。この半導体装置はポリイミドやガラスエポキシ等のフィルム基板からなる中継基板１を備えている。この場合、中継基板１の平面サイズは半導体チップ１１の平面サイズよりもやや大きくなっている。
【０００３】
中継基板１の上面には接着層２が設けられている。接着層２の上面周辺部には、半導体チップ１１の下面周辺部に設けられた金からなるバンプ電極１２に対応して、銅箔からなる第１の接続電極３が設けられている。接着層２の上面の各所定の箇所には銅箔からなる第２の接続電極４がマトリクス状に設けられている。第１の接続電極３と第２の接続電極４とは、接着層２の上面に適宜に設けられた銅箔からなる引き回し線５を介して接続されている。第２の接続電極４の中央部に対応する部分における中継基板１及び接着層２には円孔６が設けられている。
【０００４】
そして、半導体チップ１１を中継基板１上に搭載する場合には、まず、中継基板１上の半導体チップ搭載領域に熱硬化型のエポキシ系樹脂からなる接着剤１３を介して半導体チップ１１を位置合わせしてただ単に載置する。次に、接着剤１３が硬化する温度にて所定の圧力を加えてボンディングすることにより、バンプ電極１２で接着剤１３を押し退けてバンプ電極１２の下面を第１の接続電極３の上面に圧接させ、且つ、半導体チップ１１の下面を中継基板１の上面に接着剤１３を介して接着する。この場合、バンプ電極１２の下面は第１の接続電極３の上面に圧接されているだけであるので、この状態を維持するため、半導体チップ１１の下面を中継基板１の上面に接着剤１３を介して接着している。次に、半導体チップ１１を含む中継基板１の上面にエポキシ系樹脂からなる樹脂封止膜１４を形成する。次に、円孔６内及び円孔６下に半田ボール１５を第２の接続電極４に接続させて形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のこのような半導体装置では、バンプ電極１２の下面及び第１の接続電極３の上面が平滑でなく微小な凹凸面となっているので、バンプ電極１２の下面を第１の接続電極３の上面に圧接させただけでは、バンプ電極１２の下面と第１の接続電極３の上面との接触面積が小さくなり、電気的接続の信頼性が劣るという問題があった。また、バンプ電極１２の下面を第１の接続電極３の上面に圧接させただけであるので、接合強度が弱く、実使用環境下において接着剤１３が熱膨張したり吸湿したりして、その体積が増大し、ひいては半導体チップ１１の下面と中継基板１の上面との間隔が大きくなった場合、バンプ電極１２の下面が第１の接続電極３の上面から離れ、電気的接続不良が発生し、接合強度の信頼性が劣るという問題があった。
この発明の課題は、電気的接続及び接合強度の信頼性を向上することである。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、半導体チップのバンプ電極をフィルム基板の接続電極に接合するに際し、前記両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、前記半導体チップのバンプ電極形成面と前記フィルム基板の接続電極形成面との間に硬化温度が前記薄膜の融点よりも高い熱硬化型の接着剤をただ単に介在させ、前記接着剤が硬化する温度にて所定の圧力を加えてボンディングする時に、温度を上げることにより、まず前記薄膜が溶融して前記両電極の接合面の微小な凹部内に入り込み、この後前記接着剤が硬化するようにしたものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記バンプ電極及び前記接続電極を金、銀、銅、アルミニウム等の高融点金属によって形成し、前記薄膜を錫、ビスマス、インジウム、錫−銀合金等の低融点金属によって形成したものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記接着剤としてその中にフラックスやグリコート等からなる表面活性剤が添加されたものを用いるようにしたものである。
請求項４に記載の発明は、請求項１または２に記載の発明において、前記バンプ電極、前記接続電極、前記薄膜のうちいずれかのむき出しの表面にフラックスやグリコート等からなる表面活性剤を施すようにしたものである。
そして、この発明によれば、両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、且つ、この薄膜の融点を接着剤の硬化温度よりも低いものとし、ボンディング時に、温度を上げることにより、まず薄膜が溶融して両電極の接合面の微小な凹部内に入り込み、この後接着剤が硬化するようにしているので、薄膜の存在により、両電極の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。
【０００７】
【発明の実施の形態】
図１〜図５はそれぞれこの発明の一実施形態における半導体装置の各製造工程を示したものである。そこで、これらの図を順に参照して、この実施形態における半導体装置の製造方法について説明する。
【０００８】
まず、図１に示すものを用意する。すなわち、図１に示すものは、ポリイミドやガラスエポキシ等のフィルム基板からなる中継基板２１を備えている。この場合、中継基板１の平面サイズは、図３に示す半導体チップ３１の平面サイズよりもやや大きくなっている。なお、実際の製造では、中継基板２１は長尺なものからなり、スプロケットホールを有し、ロールツウロールで搬送されるようになっている。
【０００９】
中継基板２１の上面には接着層２２が設けられている。接着層２２の上面周辺部には、図３に示す半導体チップ３１の下面周辺部に設けられた金からなるバンプ電極３２に対応して、銅箔からなる第１の接続電極２３が設けられている。接着層２２の上面の各所定の箇所には銅箔からなる第２の接続電極２４がマトリクス状に設けられている。第１の接続電極２３と第２の接続電極２４とは、接着層２２の上面に適宜に設けられた銅箔からなる引き回し線２５を介して接続されている。第２の接続電極２４の中央部に対応する部分における中継基板２１及び接着層２２には円孔２６が設けられている。
【００１０】
次に、図２に示すように、第１の接続電極２３、第２の接続電極２４及び引き回し線２５の表面に無電解メッキにより錫からなる薄膜２７を形成する。この場合、薄膜２７の材料である錫の融点（約２３０℃）は、バンプ電極３２の材料である金及び第１の接続電極２３の材料である銅の融点よりも低い。また、薄膜２７の膜厚は０．６μｍ程度である。
【００１１】
次に、図３に示すように、中継基板２１上の半導体チップ搭載領域に、熱硬化型のエポキシ系樹脂シートを貼り付けることにより（またはエポキシ系樹脂を塗布することにより）、接着剤２８の層を形成する。この場合、接着剤２８としては、その硬化温度が薄膜２７の材料である錫の融点（約２３０℃）よりも高い（例えば２５０〜３５０℃）ものを用いる。次に、接着剤２８の上面に半導体チップ３１を位置合わせしてただ単に載置する。なお、接着剤２８を半導体チップ３１の下面に設け、半導体チップ３１を接着剤２８と共に中継基板２１上に載置するようにしてもよい。
【００１２】
次に、図４に示すように、接着剤２８が硬化する温度（２５０〜３５０℃）にて所定の圧力（バンプ電極１個当たり１００〜１５０ｇ）を加えてボンディングすることにより、バンプ電極３２で接着剤２８を押し退けてバンプ電極３２の下面を薄膜２７を介して第１の接続電極２３の上面に圧接させ、且つ、半導体チップ３１の下面を中継基板２１の上面に接着剤２８を介して接着する。
【００１３】
この場合、図６において実線で示すように、ボンディング開始時点Ｓ０からＳ１時間（１秒程度）経過すると、ボンディング温度が錫の融点（約２３０℃）に達し、錫からなる薄膜２７が溶融する。すると、特に、バンプ電極３２と第１の接続電極２３の接合面間に介在された薄膜２７が溶融して当該接合面の微小な凹部内に入り込む。この後、ボンディング温度が接着剤２８の硬化温度（２５０℃）に達し、接着剤２８が硬化する。
【００１４】
次に、図５に示すように、半導体チップ３１を含む中継基板２１の上面にエポキシ系樹脂からなる樹脂封止膜３３を形成する。次に、円孔２６内及び円孔２６下に半田ボール３４を第２の接続電極２４に接続させて形成する。次に、中継基板２１が長尺なものである場合、切断工程を経ると、すなわち中継基板２１、接着層２２及び樹脂封止膜３４を適宜に切断すると、この実施形態における半導体装置が得られる。
【００１５】
以上のように、この半導体装置の製造方法では、第１の接続電極２３の表面に該第１の接続電極２３よりも低融点の錫からなる薄膜２７を形成し、且つ、この薄膜２７の融点を接着剤２８の硬化温度よりも低いものとし、ボンディング時に、薄膜２７が溶融してバンプ電極３２と第１の接続電極２３の接合面の微小な凹部内に入り込み、この後接着剤２８が硬化するようにしているので、薄膜２７の存在により、バンプ電極３２と第１の接続電極２３の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。また、薄膜２７の膜厚は０．６μｍ程度と薄いので、溶融しても、隣接する第１の接続電極２３まで流出することがなく、したがってファインピッチ化を図る際の支障となることはない。
【００１６】
なお、上記実施形態では、第１の接続電極２３等の表面に薄膜２７を形成した場合について説明したが、これに限定されるものではない。例えば、図７に示すように、バンプ電極３２の表面全体にディップ成形、無電界メッキ等により錫からなる薄膜２７を形成するようにしてもよい。また、図８に示すように、バンプ電極３２の表面のうち下面のみにもしくは下面及びその近傍のみにディップ成形、無電界メッキ、電界メッキ等により錫からなる薄膜２７を形成するようにしてもよい。さらに、図７または図８に示す場合に加えて、上記実施形態のように、第１の接続電極２３等の表面に薄膜２７を形成するようにしてもよい。
【００１７】
また、上記各実施形態において、接着剤２８中にフラックスやグリコート等からなる表面活性剤を添加しておくようにしてもよく、またバンプ電極３２、第１の接続電極２３、薄膜２７のうちいずれかのむき出しの表面にフラックスやグリコート等からなる表面活性剤を施しておくようにしてもよい。このようにした場合には、バンプ電極３２、第１の接続電極２３、薄膜２７のうちいずれかのむき出しの表面に酸化被膜があっても、表面活性剤の作用により、この酸化被膜を除去することができる。
【００１８】
また、半導体チップ３１のバンプ電極３２の材料は、金に限らず、銀、銅、アルミニウム等の他の高融点金属であってもよい。また、中継基板１１の第１の接続電極２３等の材料は、銅に限らず、金、銀、アルミニウム等の他の高融点金属であってもよい。さらに、薄膜２７の材料は、錫に限らず、ビスマス、インジウム、錫−銀合金等の他の低融点金属であってもよい。ただし、接着剤２８の硬化温度を考慮すると、薄膜２７の融点は２５０℃以下である方が好ましい。
【００１９】
さらに、この発明は、ＢＧＡと呼ばれる半導体装置に限らず、要は半導体チップをフィルム基板上に搭載するものであればよく、したがってＣＯＦ(chip on film)、ＴＣＰ(tape carrier package)、ＣＳＰ(chip size package)等と呼ばれる半導体装置にも適用することができる。
【００２０】
【発明の効果】
以上説明したように、この発明によれば、両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、且つ、この薄膜の融点を接着剤の硬化温度よりも低いものとし、ボンディング時に、温度を上げることにより、まず薄膜が溶融して両電極の接合面の微小な凹部内に入り込み、この後接着剤が硬化するようにしているので、薄膜の存在により、両電極の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態における半導体装置の製造に際し、当初用意したものの断面図。
【図２】図１に続く製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図４に示すボンディング工程におけるボンディング温度の一例を示す図。
【図７】この発明の他の実施形態における半導体装置の一部の断面図。
【図８】この発明のさらに他の実施形態における半導体装置の一部の断面図。
【図９】従来の半導体装置の一例の断面図。
【符号の説明】
２１ 中継基板
２２ 接着層
２３ 第１の接続電極
２４ 第２の接続電極
２７ 薄膜
２８ 接着剤
３１ 半導体チップ
３２ バンプ電極
３３ 樹脂封止膜
３４ 半田ボール
【発明の属する技術分野】
この発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
例えばＢＧＡ(ball grid array)と呼ばれる半導体装置では、ＬＳＩ等からなる半導体チップを中継基板(インターポーザ)上に搭載し、中継基板の下面に半田ボールをマトリクス状に配置している。図９は従来のこのような半導体装置の一例の断面図を示したものである。この半導体装置はポリイミドやガラスエポキシ等のフィルム基板からなる中継基板１を備えている。この場合、中継基板１の平面サイズは半導体チップ１１の平面サイズよりもやや大きくなっている。
【０００３】
中継基板１の上面には接着層２が設けられている。接着層２の上面周辺部には、半導体チップ１１の下面周辺部に設けられた金からなるバンプ電極１２に対応して、銅箔からなる第１の接続電極３が設けられている。接着層２の上面の各所定の箇所には銅箔からなる第２の接続電極４がマトリクス状に設けられている。第１の接続電極３と第２の接続電極４とは、接着層２の上面に適宜に設けられた銅箔からなる引き回し線５を介して接続されている。第２の接続電極４の中央部に対応する部分における中継基板１及び接着層２には円孔６が設けられている。
【０００４】
そして、半導体チップ１１を中継基板１上に搭載する場合には、まず、中継基板１上の半導体チップ搭載領域に熱硬化型のエポキシ系樹脂からなる接着剤１３を介して半導体チップ１１を位置合わせしてただ単に載置する。次に、接着剤１３が硬化する温度にて所定の圧力を加えてボンディングすることにより、バンプ電極１２で接着剤１３を押し退けてバンプ電極１２の下面を第１の接続電極３の上面に圧接させ、且つ、半導体チップ１１の下面を中継基板１の上面に接着剤１３を介して接着する。この場合、バンプ電極１２の下面は第１の接続電極３の上面に圧接されているだけであるので、この状態を維持するため、半導体チップ１１の下面を中継基板１の上面に接着剤１３を介して接着している。次に、半導体チップ１１を含む中継基板１の上面にエポキシ系樹脂からなる樹脂封止膜１４を形成する。次に、円孔６内及び円孔６下に半田ボール１５を第２の接続電極４に接続させて形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のこのような半導体装置では、バンプ電極１２の下面及び第１の接続電極３の上面が平滑でなく微小な凹凸面となっているので、バンプ電極１２の下面を第１の接続電極３の上面に圧接させただけでは、バンプ電極１２の下面と第１の接続電極３の上面との接触面積が小さくなり、電気的接続の信頼性が劣るという問題があった。また、バンプ電極１２の下面を第１の接続電極３の上面に圧接させただけであるので、接合強度が弱く、実使用環境下において接着剤１３が熱膨張したり吸湿したりして、その体積が増大し、ひいては半導体チップ１１の下面と中継基板１の上面との間隔が大きくなった場合、バンプ電極１２の下面が第１の接続電極３の上面から離れ、電気的接続不良が発生し、接合強度の信頼性が劣るという問題があった。
この発明の課題は、電気的接続及び接合強度の信頼性を向上することである。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、半導体チップのバンプ電極をフィルム基板の接続電極に接合するに際し、前記両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、前記半導体チップのバンプ電極形成面と前記フィルム基板の接続電極形成面との間に硬化温度が前記薄膜の融点よりも高い熱硬化型の接着剤をただ単に介在させ、前記接着剤が硬化する温度にて所定の圧力を加えてボンディングする時に、温度を上げることにより、まず前記薄膜が溶融して前記両電極の接合面の微小な凹部内に入り込み、この後前記接着剤が硬化するようにしたものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記バンプ電極及び前記接続電極を金、銀、銅、アルミニウム等の高融点金属によって形成し、前記薄膜を錫、ビスマス、インジウム、錫−銀合金等の低融点金属によって形成したものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記接着剤としてその中にフラックスやグリコート等からなる表面活性剤が添加されたものを用いるようにしたものである。
請求項４に記載の発明は、請求項１または２に記載の発明において、前記バンプ電極、前記接続電極、前記薄膜のうちいずれかのむき出しの表面にフラックスやグリコート等からなる表面活性剤を施すようにしたものである。
そして、この発明によれば、両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、且つ、この薄膜の融点を接着剤の硬化温度よりも低いものとし、ボンディング時に、温度を上げることにより、まず薄膜が溶融して両電極の接合面の微小な凹部内に入り込み、この後接着剤が硬化するようにしているので、薄膜の存在により、両電極の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。
【０００７】
【発明の実施の形態】
図１〜図５はそれぞれこの発明の一実施形態における半導体装置の各製造工程を示したものである。そこで、これらの図を順に参照して、この実施形態における半導体装置の製造方法について説明する。
【０００８】
まず、図１に示すものを用意する。すなわち、図１に示すものは、ポリイミドやガラスエポキシ等のフィルム基板からなる中継基板２１を備えている。この場合、中継基板１の平面サイズは、図３に示す半導体チップ３１の平面サイズよりもやや大きくなっている。なお、実際の製造では、中継基板２１は長尺なものからなり、スプロケットホールを有し、ロールツウロールで搬送されるようになっている。
【０００９】
中継基板２１の上面には接着層２２が設けられている。接着層２２の上面周辺部には、図３に示す半導体チップ３１の下面周辺部に設けられた金からなるバンプ電極３２に対応して、銅箔からなる第１の接続電極２３が設けられている。接着層２２の上面の各所定の箇所には銅箔からなる第２の接続電極２４がマトリクス状に設けられている。第１の接続電極２３と第２の接続電極２４とは、接着層２２の上面に適宜に設けられた銅箔からなる引き回し線２５を介して接続されている。第２の接続電極２４の中央部に対応する部分における中継基板２１及び接着層２２には円孔２６が設けられている。
【００１０】
次に、図２に示すように、第１の接続電極２３、第２の接続電極２４及び引き回し線２５の表面に無電解メッキにより錫からなる薄膜２７を形成する。この場合、薄膜２７の材料である錫の融点（約２３０℃）は、バンプ電極３２の材料である金及び第１の接続電極２３の材料である銅の融点よりも低い。また、薄膜２７の膜厚は０．６μｍ程度である。
【００１１】
次に、図３に示すように、中継基板２１上の半導体チップ搭載領域に、熱硬化型のエポキシ系樹脂シートを貼り付けることにより（またはエポキシ系樹脂を塗布することにより）、接着剤２８の層を形成する。この場合、接着剤２８としては、その硬化温度が薄膜２７の材料である錫の融点（約２３０℃）よりも高い（例えば２５０〜３５０℃）ものを用いる。次に、接着剤２８の上面に半導体チップ３１を位置合わせしてただ単に載置する。なお、接着剤２８を半導体チップ３１の下面に設け、半導体チップ３１を接着剤２８と共に中継基板２１上に載置するようにしてもよい。
【００１２】
次に、図４に示すように、接着剤２８が硬化する温度（２５０〜３５０℃）にて所定の圧力（バンプ電極１個当たり１００〜１５０ｇ）を加えてボンディングすることにより、バンプ電極３２で接着剤２８を押し退けてバンプ電極３２の下面を薄膜２７を介して第１の接続電極２３の上面に圧接させ、且つ、半導体チップ３１の下面を中継基板２１の上面に接着剤２８を介して接着する。
【００１３】
この場合、図６において実線で示すように、ボンディング開始時点Ｓ０からＳ１時間（１秒程度）経過すると、ボンディング温度が錫の融点（約２３０℃）に達し、錫からなる薄膜２７が溶融する。すると、特に、バンプ電極３２と第１の接続電極２３の接合面間に介在された薄膜２７が溶融して当該接合面の微小な凹部内に入り込む。この後、ボンディング温度が接着剤２８の硬化温度（２５０℃）に達し、接着剤２８が硬化する。
【００１４】
次に、図５に示すように、半導体チップ３１を含む中継基板２１の上面にエポキシ系樹脂からなる樹脂封止膜３３を形成する。次に、円孔２６内及び円孔２６下に半田ボール３４を第２の接続電極２４に接続させて形成する。次に、中継基板２１が長尺なものである場合、切断工程を経ると、すなわち中継基板２１、接着層２２及び樹脂封止膜３４を適宜に切断すると、この実施形態における半導体装置が得られる。
【００１５】
以上のように、この半導体装置の製造方法では、第１の接続電極２３の表面に該第１の接続電極２３よりも低融点の錫からなる薄膜２７を形成し、且つ、この薄膜２７の融点を接着剤２８の硬化温度よりも低いものとし、ボンディング時に、薄膜２７が溶融してバンプ電極３２と第１の接続電極２３の接合面の微小な凹部内に入り込み、この後接着剤２８が硬化するようにしているので、薄膜２７の存在により、バンプ電極３２と第１の接続電極２３の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。また、薄膜２７の膜厚は０．６μｍ程度と薄いので、溶融しても、隣接する第１の接続電極２３まで流出することがなく、したがってファインピッチ化を図る際の支障となることはない。
【００１６】
なお、上記実施形態では、第１の接続電極２３等の表面に薄膜２７を形成した場合について説明したが、これに限定されるものではない。例えば、図７に示すように、バンプ電極３２の表面全体にディップ成形、無電界メッキ等により錫からなる薄膜２７を形成するようにしてもよい。また、図８に示すように、バンプ電極３２の表面のうち下面のみにもしくは下面及びその近傍のみにディップ成形、無電界メッキ、電界メッキ等により錫からなる薄膜２７を形成するようにしてもよい。さらに、図７または図８に示す場合に加えて、上記実施形態のように、第１の接続電極２３等の表面に薄膜２７を形成するようにしてもよい。
【００１７】
また、上記各実施形態において、接着剤２８中にフラックスやグリコート等からなる表面活性剤を添加しておくようにしてもよく、またバンプ電極３２、第１の接続電極２３、薄膜２７のうちいずれかのむき出しの表面にフラックスやグリコート等からなる表面活性剤を施しておくようにしてもよい。このようにした場合には、バンプ電極３２、第１の接続電極２３、薄膜２７のうちいずれかのむき出しの表面に酸化被膜があっても、表面活性剤の作用により、この酸化被膜を除去することができる。
【００１８】
また、半導体チップ３１のバンプ電極３２の材料は、金に限らず、銀、銅、アルミニウム等の他の高融点金属であってもよい。また、中継基板１１の第１の接続電極２３等の材料は、銅に限らず、金、銀、アルミニウム等の他の高融点金属であってもよい。さらに、薄膜２７の材料は、錫に限らず、ビスマス、インジウム、錫−銀合金等の他の低融点金属であってもよい。ただし、接着剤２８の硬化温度を考慮すると、薄膜２７の融点は２５０℃以下である方が好ましい。
【００１９】
さらに、この発明は、ＢＧＡと呼ばれる半導体装置に限らず、要は半導体チップをフィルム基板上に搭載するものであればよく、したがってＣＯＦ(chip on film)、ＴＣＰ(tape carrier package)、ＣＳＰ(chip size package)等と呼ばれる半導体装置にも適用することができる。
【００２０】
【発明の効果】
以上説明したように、この発明によれば、両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、且つ、この薄膜の融点を接着剤の硬化温度よりも低いものとし、ボンディング時に、温度を上げることにより、まず薄膜が溶融して両電極の接合面の微小な凹部内に入り込み、この後接着剤が硬化するようにしているので、薄膜の存在により、両電極の実質的な接触面積及び接合強度が増大し、したがって電気的接続及び接合強度の信頼性を向上することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態における半導体装置の製造に際し、当初用意したものの断面図。
【図２】図１に続く製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図４に示すボンディング工程におけるボンディング温度の一例を示す図。
【図７】この発明の他の実施形態における半導体装置の一部の断面図。
【図８】この発明のさらに他の実施形態における半導体装置の一部の断面図。
【図９】従来の半導体装置の一例の断面図。
【符号の説明】
２１ 中継基板
２２ 接着層
２３ 第１の接続電極
２４ 第２の接続電極
２７ 薄膜
２８ 接着剤
３１ 半導体チップ
３２ バンプ電極
３３ 樹脂封止膜
３４ 半田ボール
Claims (4)
- 半導体チップのバンプ電極をフィルム基板の接続電極に接合するに際し、前記両電極のうち少なくとも一方の電極の表面に該両電極よりも低融点の金属からなる薄膜を形成し、前記半導体チップのバンプ電極形成面と前記フィルム基板の接続電極形成面との間に硬化温度が前記薄膜の融点よりも高い熱硬化型の接着剤をただ単に介在させ、前記接着剤が硬化する温度にて所定の圧力を加えてボンディングする時に、温度を上げることにより、まず前記薄膜が溶融して前記両電極の接合面の微小な凹部内に入り込み、この後前記接着剤が硬化することを特徴とする半導体装置の製造方法。
- 請求項１に記載の発明において、前記バンプ電極及び前記接続電極は金、銀、銅、アルミニウム等の高融点金属からなり、前記薄膜は錫、ビスマス、インジウム、錫−銀合金等の低融点金属からなることを特徴とする半導体装置の製造方法。
- 請求項１または２に記載の発明において、前記接着剤としてその中にフラックスやグリコート等からなる表面活性剤が添加されたものを用いることを特徴とする半導体装置の製造方法。
- 請求項１または２に記載の発明において、前記バンプ電極、前記接続電極、前記薄膜のうちいずれかのむき出しの表面にフラックスやグリコート等からなる表面活性剤を施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000277982A JP3643760B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000277982A JP3643760B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093849A JP2002093849A (ja) | 2002-03-29 |
| JP3643760B2 true JP3643760B2 (ja) | 2005-04-27 |
Family
ID=18763214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000277982A Expired - Fee Related JP3643760B2 (ja) | 2000-09-13 | 2000-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3643760B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4638768B2 (ja) * | 2005-05-20 | 2011-02-23 | 三井金属鉱業株式会社 | キャパシタ回路付フィルムキャリアテープ及びその製造方法、キャパシタ回路付表面実装フィルムキャリアテープ及びその製造方法 |
-
2000
- 2000-09-13 JP JP2000277982A patent/JP3643760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002093849A (ja) | 2002-03-29 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A521 | Written amendment |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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