JP2002093849A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002093849A
JP2002093849A JP2000277982A JP2000277982A JP2002093849A JP 2002093849 A JP2002093849 A JP 2002093849A JP 2000277982 A JP2000277982 A JP 2000277982A JP 2000277982 A JP2000277982 A JP 2000277982A JP 2002093849 A JP2002093849 A JP 2002093849A
Authority
JP
Japan
Prior art keywords
thin film
connection electrode
adhesive
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000277982A
Other languages
English (en)
Other versions
JP3643760B2 (ja
Inventor
Shiro Ozaki
史郎 尾崎
Kenji Edasawa
健二 枝澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Casio Micronics Co Ltd
Original Assignee
Casio Computer Co Ltd
Casio Micronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd, Casio Micronics Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2000277982A priority Critical patent/JP3643760B2/ja
Publication of JP2002093849A publication Critical patent/JP2002093849A/ja
Application granted granted Critical
Publication of JP3643760B2 publication Critical patent/JP3643760B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体チップをフィルム基板上に、接着剤を
用いた圧接法により搭載する際に、電気的接続及び接合
強度の信頼性を向上する。 【解決手段】 フィルム基板からなる中継基板21上に
形成された第1の接続電極23の表面には薄膜27が形
成されている。この場合、薄膜27は、第1の接続電極
23及び半導体チップ31のバンプ電極32よりも低融
点の金属(錫等)からなっている。また、この薄膜27
の融点は、熱硬化型の接着剤28の硬化温度よりも低
い。そして、中継基板21上に接着剤28を介して半導
体チップ31をただ単に載置し、接着剤28が硬化する
温度にて所定の圧力を加えてボンディングすると、薄膜
27が溶融してバンプ電極32の下面の微小な凹部内に
入り込み、この後接着剤28が硬化する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関する。
【0002】
【従来の技術】例えばBGA(ball grid array)と呼ば
れる半導体装置では、LSI等からなる半導体チップを
中継基板(インターポーザ)上に搭載し、中継基板の下面
に半田ボールをマトリクス状に配置している。図9は従
来のこのような半導体装置の一例の断面図を示したもの
である。この半導体装置はポリイミドやガラスエポキシ
等のフィルム基板からなる中継基板1を備えている。こ
の場合、中継基板1の平面サイズは半導体チップ11の
平面サイズよりもやや大きくなっている。
【0003】中継基板1の上面には接着層2が設けられ
ている。接着層2の上面周辺部には、半導体チップ11
の下面周辺部に設けられた金からなるバンプ電極12に
対応して、銅箔からなる第1の接続電極3が設けられて
いる。接着層2の上面の各所定の箇所には銅箔からなる
第2の接続電極4がマトリクス状に設けられている。第
1の接続電極3と第2の接続電極4とは、接着層2の上
面に適宜に設けられた銅箔からなる引き回し線5を介し
て接続されている。第2の接続電極4の中央部に対応す
る部分における中継基板1及び接着層2には円孔6が設
けられている。
【0004】そして、半導体チップ11を中継基板1上
に搭載する場合には、まず、中継基板1上の半導体チッ
プ搭載領域に熱硬化型のエポキシ系樹脂からなる接着剤
13を介して半導体チップ11を位置合わせしてただ単
に載置する。次に、接着剤13が硬化する温度にて所定
の圧力を加えてボンディングすることにより、バンプ電
極12で接着剤13を押し退けてバンプ電極12の下面
を第1の接続電極3の上面に圧接させ、且つ、半導体チ
ップ11の下面を中継基板1の上面に接着剤13を介し
て接着する。この場合、バンプ電極12の下面は第1の
接続電極3の上面に圧接されているだけであるので、こ
の状態を維持するため、半導体チップ11の下面を中継
基板1の上面に接着剤13を介して接着している。次
に、半導体チップ11を含む中継基板1の上面にエポキ
シ系樹脂からなる樹脂封止膜14を形成する。次に、円
孔6内及び円孔6下に半田ボール15を第2の接続電極
4に接続させて形成する。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置では、バンプ電極12の下面及び
第1の接続電極3の上面が平滑でなく微小な凹凸面とな
っているので、バンプ電極12の下面を第1の接続電極
3の上面に圧接させただけでは、バンプ電極12の下面
と第1の接続電極3の上面との接触面積が小さくなり、
電気的接続の信頼性が劣るという問題があった。また、
バンプ電極12の下面を第1の接続電極3の上面に圧接
させただけであるので、接合強度が弱く、実使用環境下
において接着剤13が熱膨張したり吸湿したりして、そ
の体積が増大し、ひいては半導体チップ11の下面と中
継基板1の上面との間隔が大きくなった場合、バンプ電
極12の下面が第1の接続電極3の上面から離れ、電気
的接続不良が発生し、接合強度の信頼性が劣るという問
題があった。この発明の課題は、電気的接続及び接合強
度の信頼性を向上することである。
【0006】
【課題を解決するための手段】請求項1に記載の発明
は、半導体チップのバンプ電極をフィルム基板の接続電
極に接合するに際し、前記両電極のうち少なくとも一方
の電極の表面に該両電極よりも低融点の金属からなる薄
膜を形成し、前記半導体チップのバンプ電極形成面と前
記フィルム基板の接続電極形成面との間に硬化温度が前
記薄膜の融点よりも高い熱硬化型の接着剤を介在させ、
前記接着剤が硬化する温度にて所定の圧力を加えてボン
ディングするようにしたものである。請求項2に記載の
発明は、請求項1に記載の発明において、前記ボンディ
ング時に、前記薄膜が溶融して前記両電極の接合面の微
小な凹部内に入り込み、この後前記接着剤が硬化するよ
うにしたものである。請求項3に記載の発明は、請求項
1または2に記載の発明において、前記バンプ電極及び
前記接続電極を金、銀、銅、アルミニウム等の高融点金
属によって形成し、前記薄膜を錫、ビスマス、インジウ
ム、錫−銀合金等の低融点金属によって形成したもので
ある。請求項4に記載の発明は、請求項1〜3のいずれ
かに記載の発明において、前記接着剤としてその中にフ
ラックスやグリコート等からなる表面活性剤が添加され
たものを用いるようにしたものである。請求項5に記載
の発明は、請求項1〜3のいずれかに記載の発明におい
て、前記バンプ電極、前記接続電極、前記薄膜のうちい
ずれかのむき出しの表面にフラックスやグリコート等か
らなる表面活性剤を施すようにしたものである。そし
て、この発明によれば、両電極のうち少なくとも一方の
電極の表面に該両電極よりも低融点の金属からなる薄膜
を形成し、且つ、この薄膜の融点を接着剤の硬化温度よ
りも低いものとし、ボンディング時に、薄膜が溶融して
両電極の接合面の微小な凹部内に入り込み、この後接着
剤が硬化するようにしているので、薄膜の存在により、
両電極の実質的な接触面積及び接合強度が増大し、した
がって電気的接続及び接合強度の信頼性を向上すること
ができる。
【0007】
【発明の実施の形態】図1〜図5はそれぞれこの発明の
一実施形態における半導体装置の各製造工程を示したも
のである。そこで、これらの図を順に参照して、この実
施形態における半導体装置の製造方法について説明す
る。
【0008】まず、図1に示すものを用意する。すなわ
ち、図1に示すものは、ポリイミドやガラスエポキシ等
のフィルム基板からなる中継基板21を備えている。こ
の場合、中継基板1の平面サイズは、図3に示す半導体
チップ31の平面サイズよりもやや大きくなっている。
なお、実際の製造では、中継基板21は長尺なものから
なり、スプロケットホールを有し、ロールツウロールで
搬送されるようになっている。
【0009】中継基板21の上面には接着層22が設け
られている。接着層22の上面周辺部には、図3に示す
半導体チップ31の下面周辺部に設けられた金からなる
バンプ電極32に対応して、銅箔からなる第1の接続電
極23が設けられている。接着層22の上面の各所定の
箇所には銅箔からなる第2の接続電極24がマトリクス
状に設けられている。第1の接続電極23と第2の接続
電極24とは、接着層22の上面に適宜に設けられた銅
箔からなる引き回し線25を介して接続されている。第
2の接続電極24の中央部に対応する部分における中継
基板21及び接着層22には円孔26が設けられてい
る。
【0010】次に、図2に示すように、第1の接続電極
23、第2の接続電極24及び引き回し線25の表面に
無電解メッキにより錫からなる薄膜27を形成する。こ
の場合、薄膜27の材料である錫の融点(約230℃)
は、バンプ電極32の材料である金及び第1の接続電極
23の材料である銅の融点よりも低い。また、薄膜27
の膜厚は0.6μm程度である。
【0011】次に、図3に示すように、中継基板21上
の半導体チップ搭載領域に、熱硬化型のエポキシ系樹脂
シートを貼り付けることにより(またはエポキシ系樹脂
を塗布することにより)、接着剤28の層を形成する。
この場合、接着剤28としては、その硬化温度が薄膜2
7の材料である錫の融点(約230℃)よりも高い(例
えば250〜350℃)ものを用いる。次に、接着剤2
8の上面に半導体チップ31を位置合わせしてただ単に
載置する。なお、接着剤28を半導体チップ31の下面
に設け、半導体チップ31を接着剤28と共に中継基板
21上に載置するようにしてもよい。
【0012】次に、図4に示すように、接着剤28が硬
化する温度(250〜350℃)にて所定の圧力(バン
プ電極1個当たり100〜150g)を加えてボンディ
ングすることにより、バンプ電極32で接着剤28を押
し退けてバンプ電極32の下面を薄膜27を介して第1
の接続電極23の上面に圧接させ、且つ、半導体チップ
31の下面を中継基板21の上面に接着剤28を介して
接着する。
【0013】この場合、図6において実線で示すよう
に、ボンディング開始時点S0からS1時間(1秒程
度)経過すると、ボンディング温度が錫の融点(約23
0℃)に達し、錫からなる薄膜27が溶融する。する
と、特に、バンプ電極32と第1の接続電極23の接合
面間に介在された薄膜27が溶融して当該接合面の微小
な凹部内に入り込む。この後、ボンディング温度が接着
剤28の硬化温度(250℃)に達し、接着剤28が硬
化する。
【0014】次に、図5に示すように、半導体チップ3
1を含む中継基板21の上面にエポキシ系樹脂からなる
樹脂封止膜33を形成する。次に、円孔26内及び円孔
26下に半田ボール34を第2の接続電極24に接続さ
せて形成する。次に、中継基板21が長尺なものである
場合、切断工程を経ると、すなわち中継基板21、接着
層22及び樹脂封止膜34を適宜に切断すると、この実
施形態における半導体装置が得られる。
【0015】以上のように、この半導体装置の製造方法
では、第1の接続電極23の表面に該第1の接続電極2
3よりも低融点の錫からなる薄膜27を形成し、且つ、
この薄膜27の融点を接着剤28の硬化温度よりも低い
ものとし、ボンディング時に、薄膜27が溶融してバン
プ電極32と第1の接続電極23の接合面の微小な凹部
内に入り込み、この後接着剤28が硬化するようにして
いるので、薄膜27の存在により、バンプ電極32と第
1の接続電極23の実質的な接触面積及び接合強度が増
大し、したがって電気的接続及び接合強度の信頼性を向
上することができる。また、薄膜27の膜厚は0.6μ
m程度と薄いので、溶融しても、隣接する第1の接続電
極23まで流出することがなく、したがってファインピ
ッチ化を図る際の支障となることはない。
【0016】なお、上記実施形態では、第1の接続電極
23等の表面に薄膜27を形成した場合について説明し
たが、これに限定されるものではない。例えば、図7に
示すように、バンプ電極32の表面全体にディップ成
形、無電界メッキ等により錫からなる薄膜27を形成す
るようにしてもよい。また、図8に示すように、バンプ
電極32の表面のうち下面のみにもしくは下面及びその
近傍のみにディップ成形、無電界メッキ、電界メッキ等
により錫からなる薄膜27を形成するようにしてもよ
い。さらに、図7または図8に示す場合に加えて、上記
実施形態のように、第1の接続電極23等の表面に薄膜
27を形成するようにしてもよい。
【0017】また、上記各実施形態において、接着剤2
8中にフラックスやグリコート等からなる表面活性剤を
添加しておくようにしてもよく、またバンプ電極32、
第1の接続電極23、薄膜27のうちいずれかのむき出
しの表面にフラックスやグリコート等からなる表面活性
剤を施しておくようにしてもよい。このようにした場合
には、バンプ電極32、第1の接続電極23、薄膜27
のうちいずれかのむき出しの表面に酸化被膜があって
も、表面活性剤の作用により、この酸化被膜を除去する
ことができる。
【0018】また、半導体チップ31のバンプ電極32
の材料は、金に限らず、銀、銅、アルミニウム等の他の
高融点金属であってもよい。また、中継基板11の第1
の接続電極23等の材料は、銅に限らず、金、銀、アル
ミニウム等の他の高融点金属であってもよい。さらに、
薄膜27の材料は、錫に限らず、ビスマス、インジウ
ム、錫−銀合金等の他の低融点金属であってもよい。た
だし、接着剤28の硬化温度を考慮すると、薄膜27の
融点は250℃以下である方が好ましい。
【0019】さらに、この発明は、BGAと呼ばれる半
導体装置に限らず、要は半導体チップをフィルム基板上
に搭載するものであればよく、したがってCOF(chip
on film)、TCP(tape carrier package)、CSP(chi
p size package)等と呼ばれる半導体装置にも適用する
ことができる。
【0020】
【発明の効果】以上説明したように、この発明によれ
ば、両電極のうち少なくとも一方の電極の表面に該両電
極よりも低融点の金属からなる薄膜を形成し、且つ、こ
の薄膜の融点を接着剤の硬化温度よりも低いものとし、
ボンディング時に、薄膜が溶融して両電極の接合面の微
小な凹部内に入り込み、この後接着剤が硬化するように
しているので、薄膜の存在により、両電極の実質的な接
触面積及び接合強度が増大し、したがって電気的接続及
び接合強度の信頼性を向上することができる。
【図面の簡単な説明】
【図1】この発明の一実施形態における半導体装置の製
造に際し、当初用意したものの断面図。
【図2】図1に続く製造工程の断面図。
【図3】図2に続く製造工程の断面図。
【図4】図3に続く製造工程の断面図。
【図5】図4に続く製造工程の断面図。
【図6】図4に示すボンディング工程におけるボンディ
ング温度の一例を示す図。
【図7】この発明の他の実施形態における半導体装置の
一部の断面図。
【図8】この発明のさらに他の実施形態における半導体
装置の一部の断面図。
【図9】従来の半導体装置の一例の断面図。
【符号の説明】
21 中継基板 22 接着層 23 第1の接続電極 24 第2の接続電極 27 薄膜 28 接着剤 31 半導体チップ 32 バンプ電極 33 樹脂封止膜 34 半田ボール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 枝澤 健二 東京都青梅市今井3丁目10番地6 カシオ マイクロニクス株式会社内 Fターム(参考) 5F044 MM22 MM23 NN07 QQ03

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップのバンプ電極をフィルム基
    板の接続電極に接合するに際し、前記両電極のうち少な
    くとも一方の電極の表面に該両電極よりも低融点の金属
    からなる薄膜を形成し、前記半導体チップのバンプ電極
    形成面と前記フィルム基板の接続電極形成面との間に硬
    化温度が前記薄膜の融点よりも高い熱硬化型の接着剤を
    介在させ、前記接着剤が硬化する温度にて所定の圧力を
    加えてボンディングすることを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 請求項1に記載の発明において、前記ボ
    ンディング時に、前記薄膜が溶融して前記両電極の接合
    面の微小な凹部内に入り込み、この後前記接着剤が硬化
    することを特徴とする半導体装置の製造方法。
  3. 【請求項3】 請求項1または2に記載の発明におい
    て、前記バンプ電極及び前記接続電極は金、銀、銅、ア
    ルミニウム等の高融点金属からなり、前記薄膜は錫、ビ
    スマス、インジウム、錫−銀合金等の低融点金属からな
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項4】 請求項1〜3のいずれかに記載の発明に
    おいて、前記接着剤としてその中にフラックスやグリコ
    ート等からなる表面活性剤が添加されたものを用いるこ
    とを特徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項1〜3のいずれかに記載の発明に
    おいて、前記バンプ電極、前記接続電極、前記薄膜のう
    ちいずれかのむき出しの表面にフラックスやグリコート
    等からなる表面活性剤を施すことを特徴とする半導体装
    置の製造方法。
JP2000277982A 2000-09-13 2000-09-13 半導体装置の製造方法 Expired - Fee Related JP3643760B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000277982A JP3643760B2 (ja) 2000-09-13 2000-09-13 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000277982A JP3643760B2 (ja) 2000-09-13 2000-09-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002093849A true JP2002093849A (ja) 2002-03-29
JP3643760B2 JP3643760B2 (ja) 2005-04-27

Family

ID=18763214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000277982A Expired - Fee Related JP3643760B2 (ja) 2000-09-13 2000-09-13 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3643760B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324611A (ja) * 2005-05-20 2006-11-30 Mitsui Mining & Smelting Co Ltd キャパシタ回路付フィルムキャリアテープ及びその製造方法、キャパシタ回路付表面実装フィルムキャリアテープ及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324611A (ja) * 2005-05-20 2006-11-30 Mitsui Mining & Smelting Co Ltd キャパシタ回路付フィルムキャリアテープ及びその製造方法、キャパシタ回路付表面実装フィルムキャリアテープ及びその製造方法
JP4638768B2 (ja) * 2005-05-20 2011-02-23 三井金属鉱業株式会社 キャパシタ回路付フィルムキャリアテープ及びその製造方法、キャパシタ回路付表面実装フィルムキャリアテープ及びその製造方法

Also Published As

Publication number Publication date
JP3643760B2 (ja) 2005-04-27

Similar Documents

Publication Publication Date Title
JP2001257453A (ja) 配線基板、半導体装置及びそれらの製造方法
JP2000138313A (ja) 半導体装置及びその製造方法
JP3180800B2 (ja) 半導体装置及びその製造方法
JP4846633B2 (ja) 部品内蔵基板の製造方法
US6998293B2 (en) Flip-chip bonding method
JP2002359323A (ja) 半導体装置及び半導体装置の製造方法
JP3836349B2 (ja) 半導体装置およびその製造方法
KR20020044577A (ko) 개선된 플립-칩 결합 패키지
JP2000286299A (ja) 半導体装置の接続方法
JP2009009994A (ja) 半導体装置およびその製造方法
KR20020089388A (ko) 패키징 구조와 그 방법
JP3485509B2 (ja) フリップチップ型半導体装置及びその製造方法
JP2010272609A (ja) 半導体装置及びその製造方法
JP2002093849A (ja) 半導体装置の製造方法
JP2008192833A (ja) 半導体装置の製造方法
US20040217380A1 (en) Semiconductor device, electronic device, electronic apparatus, method for manufacturing a semiconductor device, and method for manufacturing an electronic device
JP2002016104A (ja) 半導体装置の実装方法および半導体装置実装体の製造方法
JP2001094004A (ja) 半導体装置、外部接続端子構造体及び半導体装置の製造方法
JPH0350736A (ja) 半導体チップのバンプ製造方法
JP4696712B2 (ja) 半導体装置
JP3454097B2 (ja) 電子部品および電子部品の製造方法
JP2000100868A (ja) 半導体装置およびその製造方法
JP2001156095A (ja) 電極、半導体装置および製造方法
JP2004253598A (ja) 電子部品の実装方法
JP2005183561A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041026

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050131

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080204

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090204

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees