JP4846633B2 - 部品内蔵基板の製造方法 - Google Patents

部品内蔵基板の製造方法 Download PDF

Info

Publication number
JP4846633B2
JP4846633B2 JP2007072264A JP2007072264A JP4846633B2 JP 4846633 B2 JP4846633 B2 JP 4846633B2 JP 2007072264 A JP2007072264 A JP 2007072264A JP 2007072264 A JP2007072264 A JP 2007072264A JP 4846633 B2 JP4846633 B2 JP 4846633B2
Authority
JP
Japan
Prior art keywords
insulating material
component
resin
substrate
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007072264A
Other languages
English (en)
Other versions
JP2008235527A (ja
Inventor
元昭 谷
泰治 酒井
正孝 水越
昇 早坂
和雄 手代木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007072264A priority Critical patent/JP4846633B2/ja
Publication of JP2008235527A publication Critical patent/JP2008235527A/ja
Application granted granted Critical
Publication of JP4846633B2 publication Critical patent/JP4846633B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/2783—Reworking, e.g. shaping
    • H01L2224/2784—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

本発明は部品内蔵基板の製造方法に関するものであり、電子部品、特に、半導体素子を内蔵した部品内蔵基板に搭載される電子部品のフリップチップ実装において樹脂と多層回路基板の内層の接続電極を一括して接合させるための構成に特徴のある部品内蔵基板の製造方法に関するものである。
近年の携帯情報機器等の小型化・高性能化に伴って、携帯情報機器等に搭載する半導体装置モジュール等の小型化・高密度実装化が求められており、それに伴って半導体素子等の電子部品自体も小型化され、電子部品に設けるバンプ電極等の間隔が狭くなっている。
このような高密度実装の要請に応えるために、半導体チップや受動部品を多層回路基板の表面に実装していた従来の表面実装に代えて、半導体チップ等を多層回路基板の中に埋め込む部品内蔵基板が開発されている（例えば、特許文献１参照）。
この部品内蔵基板においては、表面実装に比べて電子部品を配置する自由度が高くなるとともに、電子部品間の配線の最適化により高周波特性を改善することができる等の利点がある。
現在は、このような部品内蔵基板は、高密度実装の要請の大きな携帯電話機器に、携帯電話に求められる各種の機能の内の一部の機能を切り出したモジュールとして使用されているが、内蔵する電子部品の種類を増やすことによって、メインボード等への適用も可能になる。
また、この部品内蔵基板においては、多層回路基板上に電子部品を実装する場合には、半導体素子などの電子部品を裸の状態でダイレクトに多層回路基板の内層に搭載するため、特に、多層回路基板の内層にフリップチップ実装が用いられてきている。
一方、近年の半導体モジュールの高密度化に伴って、フリップチップ接合において半導体素子と回路基板のギャップが小さくなり、接合後に封止樹脂を後入れで注入するのは困難になってきている。
そのため、予め半導体素子側か多層回路基板の内層側に封止樹脂層を形成しておき、電極と封止樹脂を一括して接合する方式が多用されてきている。
例えば、導電性粒子を配合した接着剤シートを用いて導電性粒子の接触接合と樹脂封止を一括で行う方式や、エポキシ樹脂を主成分とする封止樹脂シートを回路基板か半導体素子に形成してフリップチップ接合する方式などがある。
ここで、後者の導電性粒子が介在しない場合では、封止樹脂が電極間に挟まり導通不良になりやすく、このため切削や研磨によって封止樹脂から電極を露出させて確実に電極同士を触れさせてフリップチップ接合を行うことが試みられている（例えば、特許文献２或いは特許文献３参照）。
また、さらなるプロセスタイムの短縮や回路基板の両面に実装を行うために、複数の半導体素子を一括してフリップチップ実装するプロセスが考案されている。
例えば、樹脂の接着力により半導体素子と回路基板を逐次仮固定していき、その後プレスによって一括して樹脂硬化と溶融接続を行うことが提案されている（例えば、特許文献４参照）。
この接合方式は、接着剤を硬化させるときの収縮力と、Ａｕスタッドバンプと多層回路基板の内層回路電極を押し潰したときの反発力を利用して、接触を維持させることにより電気的接続を維持するものである。
特開２００６−３４４６３１号公報 特開２００５−０１２０９８号公報 特開２００３−２４９６２０号公報 特開２０００−００３９２２号公報
しかし、上述した従来技術では各種の問題が発生する。
例えば、特許文献２或いは特許文献３のように、平坦化によって露出した電極と封止樹脂を、対向する多層回路基板の内層に対してフリップチップ接合する場合、接合装置の平行度の影響や半導体素子または多層回路基板の内層の厚さバラツキの影響によって片当たりが顕著に表れる。
封止樹脂がない場合では突起電極が変形することでこれらのバラツキの影響を吸収できるが、封止樹脂が予め形成されている場合、封止樹脂全面を変形させてバラツキを吸収する必要がある。
樹脂を変形させるには樹脂の粘度が低下する温度で行えばよいが、この場合、平坦化によって電極が露出されていても、最初に接合した箇所から樹脂が押し流されるために露出した電極上に封止樹脂が流れ込み導通不良が発生するという問題がある。
また、特許文献４のように、平坦化された半導体素子を仮固定した後、複数個同時にプレスなどの加圧装置により接合する場合、半導体素子それぞれの厚みバラツキの影響が加わるために、片当たりの影響がさらに著しくなる。
さらに、電極の接合としてＳｎ−Ａｇ系半田を用いて溶融接合を行う場合、融点は２２０℃前後であり、また、Ａｕ或いはＣｕ等のメッキバンプによる固相拡散を行う場合は一般的に２００℃以上の高い温度が必要とされる。
ところが、一般的な樹脂の硬化温度は２００℃以下であり、固相拡散を進展させるためには十分ではないという問題がある。
一方、固相拡散が進展する温度まで上昇させた場合、樹脂の硬化が不十分であり流動性を有しているために電極間に挟まりやすいという問題があった。
そこで、本出願人は、鋭意研究の結果、電極の間を絶縁材料で埋め込まれた電子部品と多層回路基板の内層配線とを、電子部品を内層配線に対して傾けて仮固定したのち、押圧した状態で絶縁材料が硬化する温度で絶縁材料を硬化させてから電極同士が固相拡散を発現もしくは電極同士が融解する温度で互いの電極間に金属接合を形成することにより半導体チップを多層回路基板上に表面実装することを提案している（必要ならば、特願２００６−２６０８５２参照）。
この提案により、金属接合の形成前に絶縁材料は硬化しているので金属接合形成工程において流動性を帯びることがなく、それによって、電極間に挟まることがないので接続信頼性を高めることができる。
しかし、半導体集積回路装置等の電子部品の小型化による半導体モジュールの高密度実装化は表面実装型の半導体モジュールに限られるものではなく、電子部品を内蔵した部品内蔵基板にも求められている。
したがって、本発明は、部品内蔵基板に内蔵する複数の半導体素子を均等圧着して多層回路基板の内層に接合させる際の接合信頼性を高めることを目的とする。
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、部品内蔵基板の製造方法において、電子部品と多層回路基板の内層配線の各表面にそれぞれ形成された電極の間を絶縁材料で埋め込む工程と、絶縁材料が接着性を発現する第１の温度で電子部品を内層配線に対して傾けて仮固定して仮固定積層基板とする工程と、仮固定積層基板を減圧雰囲気下におく工程と、複数の仮固定積層基板の電子部品を押圧して内層基板の表面に均等に圧力を加えて絶縁材料同士を接合する工程と、絶縁材料が硬化する第２の温度で絶縁材料を硬化する工程と、電極同士が固相拡散を発現もしくは電極同士が融解する第３の温度で互いの電極間に金属接合を形成する工程と、電子部品を覆うように多層配線構造を形成する工程とを有することを特徴とする。
このような工程手順を採用することによって、金属接合の形成前に絶縁材料は硬化しているので金属接合形成工程において流動性を帯びることがなく、それによって、電極間に挟まることがないので接続信頼性を高めることができる。
この場合、電極の間を絶縁材料で埋め込む工程の後に、絶縁材料の表面及び電極の表面を平坦化する工程を設けることが望ましく、それによって、電極の高さや埋込絶縁膜の面内膜厚分布の影響を受けることがないので、接続信頼性をより高めることができる。
また、平坦化に際しては、絶縁材料を半硬化することが望ましく、それによって、絶縁材料の平坦化することが容易になるとともに、除去された絶縁材料が流れて平坦化された電極の表面を覆うことがなくなる。
この場合の絶縁材料の表面及び電極の表面の平坦化は、切削により行うことが望ましく、それによって、広い面積にわたって完全硬化前の絶縁材料の表面を高い作業性で平坦化を行うことができる。
また、絶縁材料としては、エポキシ系樹脂或いはベンゾシクロブテン系樹脂のいずれかが好適であり、エポキシ系樹脂の方がより低温での硬化が可能になる。
また、電極としては、低温での金属接合の形成が可能な、Ａｕ、Ｃｕ、Ｓｎのいずれか、または、これらの合金が望ましく、また、電極の形成方法としては電解メッキ法、無電解メッキ法、印刷法、或いは、ワイヤバンプを用いた形成方法のいずれを用いても良い。
また、各工程における温度としては、仮固定の後に絶縁材料を硬化させ、その後に電極同士を金属接合させるためには、
第１の温度＜第２の温度＜第３の温度
の関係に設定することが必要となる。
また、部品内蔵基板を形成する際には、互いの電極間に金属接合を形成する工程の後に、プリプレグを用いて内層配線と電気的に接続する多層配線構造を形成することが望ましく、微細なビアや配線構造を有する多層配線構造を精度良く形成することができる。
本発明によれば、絶縁樹脂が流動性を発現する温度以下で均等圧を印加しているので、平坦化によって露出した多層回路基板の内層に電極に樹脂が流れ込むことを防止することができ、また、圧力を印加しながら樹脂を硬化させるため、樹脂の膨張を抑え込むことで、樹脂の流れ込みを防ぎ電極間の接合を保護することができる、接続信頼性を高めることができる。
ここで、再び図１を参照して、本発明の実施の形態を説明する。
図１参照
まず、
（１）半導体素子等の電子部品に設けられた接続端子を絶縁樹脂等の絶縁材料で埋め込むみ、また、多層配線基板の内層配線の表面に設けた接続電極も絶縁樹脂等の絶縁材料で埋め込むとともに、接続端子及び接続電極の表面を露出させる。
この時、切削により表面を平坦化することによって、接続端子及び接続電極の表面を露出させることが望ましく、また、切削に先立って絶縁材料を半硬化されることが望ましい。
次いで、
（２）次いで、絶縁材料が接着性を発現する第１の温度、例えば、１００℃において、電子部品を内層配線に対して傾けて仮固定して仮固定積層基板とする。
この時、０．０１ＭＰａ〜１ＭＰａの圧力を１秒未満印加することが望ましい。
次いで、
（３）仮固定積層基板を１０Ｔｏｒｒ程度の減圧雰囲気下におく。
このように傾斜した状態で減圧雰囲気にすることよって、樹脂中の気泡を除去することが容易になる。
次いで、
（４）複数の仮固定積層基板の電子部品を０．１ＭＰａ〜３０Ｍｐａの押圧力で押圧して内層基板の表面に均等に圧力を加えて絶縁材料同士を接合する。
この時、樹脂は未硬化或いは半硬化の状態であるので、樹脂が変形することによって高さのバラツキは吸収される。
次いで、
（５）押圧する圧力を維持した状態で絶縁材料が硬化する第２の温度で絶縁材料を硬化する。
この時の温度及び時間は樹脂の材料に依存するが、エポキシ系樹脂の場合には１２０〜２００℃で６０分未満、ベンゾシクロブテン系樹脂の場合には１２０〜２３０℃で３０分未満の硬化処理を行う。
また、この時、接続端子と接続電極の間に固相拡散が生じ、たとえば、接続端子がＳｎ、接続電極がＣｕの場合には、Ｃｕ6 Ｓｎ5 或いはＣｕ3 Ｓｎの金属間化合物が形成される。
次いで、
（６）接続端子と接続電極の間に電極同士が固相拡散を発現もしくは接続端子と接続電極とが融解する第３の温度で金属接合を形成する。
この時は、減圧状態及び押圧状態を開放した状態で行うものであり、この熱処理により、Ｃｕ6 Ｓｎ5 よりも応力の集中しないＣｕ3 Ｓｎリッチの組成となるので、接続信頼性が向上する。
また、この熱処理温度は、樹脂の硬化処理温度よりも高温で行うものであり、接合する金属種にもよるが、１５０〜３００℃で３０分未満の熱処理を行う。
最後に、
（７）電子部品を覆うように、例えば、プリプレグを用いて多層配線構造を形成する。
この時、プリプレグを用いることによって、微細なスルービアを精度良く形成することができるので、高密度実装の部品内蔵基板を形成することができる。
次に、図２乃至図４を参照して本発明の実施例１の部品内蔵基板の製造工程を説明する。
図２参照
まず、Ｓｎバンプ１２を形成した半導体ウェーハ１０にＳｎバンプ１２の表面を完全に覆うようにエポキシ樹脂１３を例えば、印刷法により塗布したのち、例えば、１００℃において３０分の乾燥処理を行うことによってエポキシ樹脂１３を半硬化状態とする。
次いで、バイト１４を用いて切削処理することによって、Ｓｎバンプ１２及びエポキシ樹脂１３の表面部を切削して平坦化するとともに、Ｓｎバンプ１２の表面をエポキシ樹脂１３から露出させる。
次いで、半導体ウェーハ１０を半導体チップ１１に分割する。
一方、多層回路基板２１の表面に設けた内層回路２２のＣｕ電極２３を形成し、Ｃｕ電極２３の表面を完全に覆うようにエポキシ樹脂２４を例えば、印刷法により塗布したのち、例えば、１００℃において３０分の乾燥処理を行うことによってエポキシ樹脂２４を半硬化状態とする。
次いで、バイト１４を用いて切削処理することによって、Ｃｕ電極２３及びエポキシ樹脂２４の表面部を切削して平坦化するとともに、Ｃｕ電極２３の表面をエポキシ樹脂２４から露出させる。
図３参照
次いで、フリップチップボンダーを用いて半導体チップ１１を多層回路基板２１の内層回路２２とを位置合わせしたのち、０．０１ＭＰａ〜１ＭＰａ、例えば、０．１ＭＰａの接合荷重を印加して、エポキシ樹脂１３，２４の接着性を利用して半導体チップ１１を多層回路基板２１の内層回路２２に対して２〜４５°傾いた状態で仮付けして仮付け積層基板とする。
この時の接合温度は、半硬化のエポキシ樹脂がタック性を発現させる温度で、完全硬化しない温度であれば良く、３０〜１５０℃、例えば、１００℃とする。
次いで、仮付けした複数個の仮付け積層基板を弾性体４１を有する接合装置４０内に搬入して、エポキシ樹脂が流動性を発しない温度、例えば１００℃に加熱した状態で、１〜１００Ｔｏｒｒ、例えば、１０Ｔｏｒｒに真空引きして減圧雰囲気とする。
次いで、この減圧状態において、０．１ＭＰａ〜３０ＭＰａ、例えば、２ＭＰａの接合荷重を例えば、テフロン（登録商標）シートからなる弾性体４１を介して印加するともに、ヒータ４２によって接合装置４０内全体を昇温させて樹脂が硬化する温度、１２０〜２００℃、例えば、１５０℃で６０分未満保持して硬化させて、硬化したエポキシ樹脂１５，２５とする。
この時、Ｓｎバンプ１２とＣｕ電極２３との間に固相拡散が生じ、Ｃｕ6 Ｓｎ5 或いはＣｕ3 Ｓｎの金属間化合物が形成される。
図４参照
次いで、接合荷重を保持したまま、例えば、１００℃まで降温してから接合荷重および減圧を解除して積層基板を接合装置４０から取り出したのち、オーブンなどで１５０℃〜２５０℃、例えば、１８０℃に昇温して、Ｓｎバンプ１２とＣｕ電極２３との間に固相拡散を進展させて、Ｃｕ6 Ｓｎ5 よりも応力の集中しないＣｕ3 Ｓｎリッチの組成にする。
以降は、半導体チップ１１の実装部に対応する開口部を形成したプリプレグ２６を内層回路２２に圧接したのち、レーザ加工とメッキ工程によって接続ビア２７とプリプレグへの全面Ｃｕメッキ膜を形成し、以降は、パターニング、プリプレグの圧接、レーザ加工とメッキ工程による接続ビアの形成と全面Ｃｕメッキ膜の形成、パターニング等を繰り返すことによって多層配線構造２８を形成することによって、本発明の実施例１の部品内蔵基板が完成する。
このように、本発明の実施例１においては、部品内蔵基板を形成する際に、半導体チップの実装工程において、金属接合の形成前にエポキシ樹脂は硬化しているので金属接合形成工程においてエポキシ樹脂は流動性を帯びることがなく、それによって、エポキシ樹脂電が極間に挟まることがないので接続信頼性を高めることができる。
また、エポキシ樹脂の硬化後に、さらに高い温度で熱処理しているので、Ｃｕ6 Ｓｎ5 よりも応力の集中しないＣｕ3 Ｓｎリッチの組成にしているので、接合の信頼性の高い高密度実装の部品内蔵基板を実現するとができる。
次に、図５及び図６を参照して本発明の実施例２の部品内蔵基板の製造工程を説明する。
図５参照
まず、Ａｕバンプ１６を形成した半導体ウェーハ１０にＡｕバンプ１６の表面を完全に覆うようにベンゾシクロブテン樹脂１７を例えば、印刷法により塗布したのち、例えば、１００℃において３０分の乾燥処理を行うことによってベンゾシクロブテン樹脂１７を半硬化状態とする。
次いで、バイト１４を用いて切削処理することによって、Ａｕバンプ１６及びベンゾシクロブテン樹脂１７の表面部を切削して平坦化するとともに、Ａｕバンプ１６の表面をベンゾシクロブテン樹脂１７から露出させる。
次いで、半導体ウェーハ１０を半導体チップ１１に分割する。
一方、多層回路基板２１の表面に設けた内層回路２２の表面がＡｕからなる多層構造の接続電極２９を形成し、接続電極２９の表面を完全に覆うようにベンゾシクロブテン樹脂３０を例えば、印刷法により塗布したのち、例えば、１００℃において３０分の乾燥処理を行うことによってベンゾシクロブテン樹脂３０を半硬化状態とする。
次いで、バイト１４を用いて切削処理することによって、接続電極２９及びベンゾシクロブテン樹脂３０の表面部を切削して平坦化するとともに、接続電極２９の表面をベンゾシクロブテン樹脂３０から露出させる。
図６参照
以降は、上記の実施例１の工程と同様の手順で、フリップチップボンダーを用いて半導体チップ１１を多層回路基板２１の内層回路２２とを位置合わせしたのち、０．０１ＭＰａ〜１ＭＰａ、例えば、０．３ＭＰａの接合荷重を印加して、ベンゾシクロブテン樹脂１７，３０の接着性を利用して半導体チップ１１を多層回路基板２１の内層回路２２に対して２〜４５°傾いた状態で仮付けして仮付け積層基板とする。
この時の接合温度は、半硬化のベンゾシクロブテン樹脂がタック性を発現させる温度で、完全硬化しない温度であれば良く、５０〜１５０℃、例えば、１２０℃とする。
次いで、仮付けした複数個の仮付け積層基板を弾性体４１を有する接合装置４０内に搬入して、ベンゾシクロブテン樹脂が流動性を発しない温度、例えば１００℃に加熱した状態で、１〜１００Ｔｏｒｒ、例えば、１０Ｔｏｒｒに真空引きして減圧雰囲気とする。
次いで、この減圧状態において、０．１ＭＰａ〜３０ＭＰａ、例えば、２ＭＰａの接合荷重を弾性体４１を介して印加するともに、ヒータ４２によって接合装置４０内全体を昇温させて樹脂が硬化する温度、１５０〜２３０℃、例えば、１８０℃で３０分未満保持して硬化させて、硬化したベンゾシクロブテン樹脂１８，３１とする。
この時、Ａｕバンプ１６と接続電極２９の表面のＡｕ層との間に固相拡散が生じる。
次いで、接合荷重を保持したまま、例えば、１００℃まで降温してから接合荷重および減圧を解除して積層基板を接合装置４０から取り出したのち、オーブンなどで２００℃〜３００℃、例えば、２２０℃に昇温して、Ａｕバンプ１６と接続電極２９との間に固相拡散を促進させて、強固な接合を形成する。
以降は、半導体チップ１１の実装部に対応する開口部を形成したプリプレグ２６を介して、後で接続ビア２７となる突起状の銀ペーストバンプを形成した内層回路２２に、接続ビア及び配線パターンを形成した積層体を積層して多層配線構造２８を形成することによって、本発明の実施例２の部品内蔵基板が完成する。
このように、本発明の実施例２においても、部品内蔵基板を形成する際に、半導体チップの実装工程において、金属接合の形成前にベンゾシクロブテン樹脂は硬化しているので金属接合形成工程においてベンゾシクロブテン樹脂は流動性を帯びることがなく、それによって、ベンゾシクロブテン樹脂が電極間に挟まることがないので接続信頼性を高めることができる。
また、ベンゾシクロブテン樹脂の硬化後に、さらに高い温度で熱処理しているので、Ａｕ−Ａｕ間の固相拡散が促進されて強固な接合となるので、接合の信頼性の高い高密度実装の部品内蔵基板を実現することができる。
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記半導体チップに設けるバンプ及び内層配線に設ける接続電極の素材は単なる一例であり、各種の変更が可能である。
例えば、Ｃｕ−Ｃｕの組合せ、Ａｕ−Ｓｎ基合金の組合せ、Ｃｕ−Ｓｎ基合金の組合せ、Ａｕ−Ｓｎの組合せ、Ａｕ−Ｃｕの組合せ、Ｓｎ基合金−Ｓｎ基合金の組合せ等にも適用されるものである。
また、上記の各実施例においては、電極を埋め込む樹脂層を形成する際に、印刷法を用いて絶縁材料を塗布しているが、印刷法に限られるものではなく、予め形成した樹脂シートを貼り付けても良いものである。
また、上記の各実施例においては、バイトで切削して平坦化するまえに、樹脂を加熱により半硬化させているが、半硬化工程は必須ではなく、未硬化の状態で切削しても良いものである。
ここで、再び、図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 電子部品と多層回路基板の内層配線の各表面にそれぞれ形成された電極の間を絶縁材料で埋め込む工程と、前記絶縁材料が接着性を発現する第１の温度で前記電子部品を前記内層配線に対して傾けて仮固定して仮固定積層基板とする工程と、前記仮固定積層基板を減圧雰囲気下におく工程と、前記複数の仮固定積層基板の電子部品を押圧して前記内層基板の表面に均等に圧力を加えて前記絶縁材料同士を接合する工程と、前記絶縁材料が硬化する第２の温度で前記絶縁材料を硬化する工程と、前記電極同士が固相拡散を発現もしくは電極同士が融解する第３の温度で互いの電極間に金属接合を形成する工程と、前記電子部品を覆う多層配線構造を形成する工程とを有することを特徴とする部品内蔵基板の製造方法。
（付記２） 上記電極の間を絶縁材料で埋め込む工程の後に、前記絶縁材料の表面及び前記電極の表面を平坦化する工程をさらに有することを特徴とする付記１記載の部品内蔵基板の製造方法。
（付記３） 上記絶縁材料の表面及び電極の表面を平坦化する工程の前に、前記絶縁膜を半硬化する工程を有することを特徴とする付記２記載の部品内蔵基板の製造方法。
（付記４） 上記絶縁材料の表面及び電極の表面を平坦化する工程が、切削により平坦化する工程であることを特徴とする付記２または３に記載の部品内蔵基板の製造方法。
（付記５） 上記絶縁材料が、エポキシ系樹脂或いはベンゾシクロブテン系樹脂のいずれかであることを特徴とする付記１乃至４のいずれか１に記載の部品内蔵基板の製造方法。
（付記６） 上記電極が、Ａｕ、Ｃｕ、Ｓｎのいずれか、または、これらの合金からなることを特徴とする付記１乃至５のいずれか１に記載の部品内蔵基板の製造方法。
（付記７） 上記電極が、電解メッキ法、無電解メッキ法、印刷法、或いは、ワイヤバンプを用いて上記電子部品或いは上記多層回路基板の内層配線の少なくとも一方の表面に形成されることをとも特徴とする付記１乃至６のいずれか１に記載の部品内蔵基板。
（付記８） 上記各工程における温度が、
第１の温度＜第２の温度＜第３の温度
の関係を有していることを特徴とする１乃至７のいずれか１に記載の部品内蔵基板。
（付記９） 上記多層配線構造を形成する工程が、プリプレグを用いて多層配線構造を形成する工程であることを特徴とする付記１乃至８のいずれか１に記載の部品内蔵基板の製造方法。
（付記１０） 付記１乃至９のいずれか１に記載の部品内蔵基板の製造方法を用いて製造された部品内蔵基板。
本発明の活用例としては、半導体集積回路チップを内蔵した部品内蔵基板が典型的なものであるが、内蔵される電子部品は半導体集積回路チップに限られるものではなく、Ｌ，Ｃ，Ｒ等の受動部品でも良く、或いは、薄膜ＳＡＷデバイス等でも良く、内蔵される電子部品は限定されないものである。
本発明の原理的構成の説明図である。 本発明の実施例１の部品内蔵基板の途中までの製造工程の説明図である。 本発明の実施例１の部品内蔵基板の図２以降の途中までの製造工程の説明図である。 本発明の実施例１の部品内蔵基板の図３以降の製造工程の説明図である。 本発明の実施例２の部品内蔵基板の途中までの製造工程の説明図である。 本発明の実施例２の部品内蔵基板の図５以降の製造工程の説明図である。
符号の説明
１０ 半導体ウェーハ
１１ 半導体チップ
１２ Ｓｎバンプ
１３ エポキシ樹脂
１４ バイト
１５ エポキシ樹脂
１６ Ａｕバンプ
１７ ベンゾシクロブテン樹脂
１８ ベンゾシクロブテン樹脂
２１ 多層回路基板
２２ 内層回路
２３ Ｃｕ電極
２４ エポキシ樹脂
２５ エポキシ樹脂
２６ プリプレグ
２７ 接続ビア
２８ 多層配線構造
２９ 接続電極
３０ ベンゾシクロブテン樹脂
３１ ベンゾシクロブテン樹脂
４０ 接合装置
４１ 弾性体
４２ ヒータ

Claims (5)

  1. 電子部品と多層回路基板の内層配線の各表面にそれぞれ形成された電極の間を絶縁材料で埋め込む工程と、前記絶縁材料が接着性を発現する第１の温度で前記電子部品を前記内層配線に対して傾けて仮固定して仮固定積層基板とする工程と、前記仮固定積層基板を減圧雰囲気下におく工程と、前記複数の仮固定積層基板の電子部品を押圧して前記内層基板の表面に均等に圧力を加えて前記絶縁材料同士を接合する工程と、前記絶縁材料が硬化する第２の温度で前記絶縁材料を硬化する工程と、前記電極同士が固相拡散を発現もしくは電極同士が融解する第３の温度で互いの電極間に金属接合を形成する工程と、前記電子部品を覆う多層配線構造を形成する工程とを有することを特徴とする部品内蔵基板の製造方法。
  2. 上記電極の間を絶縁材料で埋め込む工程の後に、前記絶縁材料の表面及び前記電極の表面を平坦化する工程をさらに有することを特徴とする請求項１記載の部品内蔵基板の製造方法。
  3. 上記絶縁材料が、エポキシ系樹脂或いはベンゾシクロブテン系樹脂のいずれかであることを特徴とする請求項１または２に記載の部品内蔵基板の製造方法。
  4. 上記電極が、Ａｕ、Ｃｕ、Ｓｎのいずれか、または、これらの合金からなることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵基板の製造方法。
  5. 上記多層配線構造を形成する工程が、プリプレグを用いて多層配線構造を形成する工程であることを特徴とする請求項１乃至４のいずれか１項に記載の部品内蔵基板の製造方法。
JP2007072264A 2007-03-20 2007-03-20 部品内蔵基板の製造方法 Expired - Fee Related JP4846633B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007072264A JP4846633B2 (ja) 2007-03-20 2007-03-20 部品内蔵基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007072264A JP4846633B2 (ja) 2007-03-20 2007-03-20 部品内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
JP2008235527A JP2008235527A (ja) 2008-10-02
JP4846633B2 true JP4846633B2 (ja) 2011-12-28

Family

ID=39907988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007072264A Expired - Fee Related JP4846633B2 (ja) 2007-03-20 2007-03-20 部品内蔵基板の製造方法

Country Status (1)

Country Link
JP (1) JP4846633B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5170570B2 (ja) * 2009-04-21 2013-03-27 株式会社村田製作所 樹脂多層モジュール及び樹脂多層モジュールの製造方法
JP2011091327A (ja) * 2009-10-26 2011-05-06 Sharp Corp 太陽電池モジュールおよび太陽電池モジュールの製造方法
JP5604937B2 (ja) * 2010-03-31 2014-10-15 富士通株式会社 電子部品、電子機器及びそれらの製造方法
JP2013084770A (ja) * 2011-10-11 2013-05-09 Disco Abrasive Syst Ltd ウェーハの研削方法
JP5840003B2 (ja) * 2012-01-23 2016-01-06 株式会社ディスコ ウエーハの加工方法
JP2013157510A (ja) * 2012-01-31 2013-08-15 Disco Abrasive Syst Ltd 貼着装置
JP5935468B2 (ja) * 2012-04-12 2016-06-15 富士通株式会社 電子装置の製造方法及び電子部品
JP5907805B2 (ja) * 2012-05-22 2016-04-26 株式会社ディスコ 表面保護テープ及びウエーハの加工方法
JP6608640B2 (ja) * 2015-07-28 2019-11-20 新光電気工業株式会社 実装構造体の製造方法
CN117203746A (zh) * 2021-04-28 2023-12-08 富士胶片株式会社 接合体的制造方法、半导体器件的制造方法及树脂组合物

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3564980B2 (ja) * 1997-11-28 2004-09-15 松下電工株式会社 半導体チップの実装方法
JP3422312B2 (ja) * 2000-03-29 2003-06-30 日本電気株式会社 半導体装置の実装方法
JP4131681B2 (ja) * 2003-06-20 2008-08-13 富士通株式会社 半導体装置の製造方法
JP4353845B2 (ja) * 2004-03-31 2009-10-28 富士通株式会社 半導体装置の製造方法
JP2006303202A (ja) * 2005-04-21 2006-11-02 Cmk Corp 部品内蔵型プリント配線板とその製造方法
JP4983181B2 (ja) * 2006-09-26 2012-07-25 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2008235527A (ja) 2008-10-02

Similar Documents

Publication Publication Date Title
JP4846633B2 (ja) 部品内蔵基板の製造方法
US7772032B2 (en) Manufacturing method for electronic devices
JP5077448B2 (ja) 半導体チップ内蔵配線基板及びその製造方法
JP4983181B2 (ja) 半導体装置の製造方法
JP5141076B2 (ja) 半導体装置
KR101193212B1 (ko) 반도체 칩 내장 배선 기판 및 그 제조 방법
KR100832653B1 (ko) 부품 내장형 인쇄회로기판 및 그 제조방법
TWI461118B (zh) 具有電子零件之配線基板及其製造方法
JP2003264205A (ja) 半導体装置の製造方法
US10398026B2 (en) Laminated substrate and method of manufacturing laminated substrate
WO2009107342A1 (ja) 電子部品モジュールの製造方法
JP6433604B2 (ja) 非可逆回路素子、非可逆回路装置およびこれらの製造方法
JP5577859B2 (ja) 電子装置の製造方法
JP2001257239A (ja) 半導体装置の製造方法
CN112714539A (zh) 电子组件及制造电子组件的方法
JP2012182350A (ja) モジュール部品及びモジュール部品の製造方法
JP2008244191A (ja) 部品内蔵基板の製造方法
CN211792251U (zh) 微电子封装的嵌入式铜结构
JP4285140B2 (ja) 半導体装置の製造方法
JP4016557B2 (ja) 電子部品の実装構造及び実装方法
JP2002016104A (ja) 半導体装置の実装方法および半導体装置実装体の製造方法
JP3643760B2 (ja) 半導体装置の製造方法
JP2003332381A (ja) 電子部品の実装方法
CN115334745A (zh) 复合配线基板、半导体装置及复合配线基板的制造方法
JP5768864B2 (ja) 電子装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091208

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111011

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees