JP7404726B2

JP7404726B2 - 半導体装置

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Publication number: JP7404726B2
Application number: JP2019166581A
Authority: JP
Inventors: 直之金井; 裕一朗日向
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-09-12
Filing date: 2019-09-12
Publication date: 2023-12-26
Anticipated expiration: 2039-09-12
Also published as: JP2021044456A

Description

本発明は、半導体装置に関し、特にパワー半導体素子を搭載した半導体装置に関する。

パワー半導体モジュールは、効率的な電力変換を求められる分野で広く適用されている。近年注目を浴びている太陽光発電や風力発電等の再生可能エネルギ分野、ハイブリッド自動車や電気自動車等の車載分野、車両等の鉄道分野等が挙げられる。このようなパワー半導体モジュールには、スイッチング素子やダイオード等のパワー半導体素子を有する半導体チップが内蔵されている。パワー半導体素子には、シリコン（Ｓｉ）半導体や、炭化珪素（ＳｉＣ）半導体等のワイドバンドギャップ半導体が用いられる。ＳｉＣ半導体は、Ｓｉ半導体に比べて高耐圧、高耐熱、低損失等の特徴を有し、パワー半導体モジュールに用いることにより、装置の小型化や低損失化が可能となる。パワー半導体モジュールでは、パワー半導体素子は、耐湿性、耐熱性、機械特性等に優れたエポキシ樹脂を含む封止材で封止される。

特許文献１には、リード端子のそれぞれが金（Ａｕ）バンプを介して半導体チップのソース電極及びゲート電極に接続され、ダイ端子が銀（Ａｇ）めっきを介して半導体チップの裏面電極に接続されることが記載されている。Ａｕバンプは、ボールボンディング法によりソース電極及びゲート電極それぞれの全面に均等に配置される。ダイ端子は、加熱しながら超音波接合法により裏面電極に接合される。特許文献２には、パワー半導体モジュールにおいて、半導体チップの表面電極への電気配線にボンディングワイヤやリードフレーム等に代えて、インプラントピン等の接続ピン及びプリント配線基板（ＰＣＢ）等の配線基板を用いる構造が開示されている。半導体チップの表面には、ソース電極及びゲート電極に電気的に接続されたソースパッド及びゲートパッドが配置される。ソースパッド及びゲートパッドのそれぞれに、配線基板に挿入された接続ピンがはんだにより電気的に接続される。

半導体チップの表面に配置されるソースパッドとゲートパッドとは、面積が異なり、はんだ接合する接続ピンの数も異なる。そのため、接続ピンをソースパッド及びゲートパッドにはんだ接合する際に、半導体チップが傾斜してしまい、パワー半導体モジュールの信頼性が低下する。

特開２００８‐３１１６８５号公報特許第５２４１１７７号公報

本発明は上記課題に着目してなされたものであって、はんだの濡れ性に起因する半導体チップの傾斜を防止することができ、信頼性の確保が可能な半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の一態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板の上面に設けられた導電層の上に配置されたチップ接続部材と、（ｃ）チップ接続部材により裏面が接合され、一端側に第１電極パッドと他端側に第１電極パッドよりも大電流が流れる第２電極パッドとを有する半導体チップと、（ｄ）絶縁回路基板に対面する配線基板に設けられた第１貫通孔に圧入され、第１電極パッドの上に配置された第１はんだ材に一端が接合された第１接続ピンと、（ｅ）配線基板に設けられた第２貫通孔に圧入され、第２電極パッドの上に配置された第２はんだ材に一端が接合された第２接続ピンとを備え、第２はんだ材の量は、第１はんだ材よりも多く、第１接続ピンの表面に設けられた第１めっき層は、第２接続ピンの表面に設けられた第２めっき層よりはんだの濡れ性が高い半導体装置であることを要旨とする。

本発明によれば、はんだの濡れ性に起因する半導体チップの傾斜を防止することができ、信頼性の確保が可能な半導体装置を提供することができる。

本発明の代表的な実施形態（以下において「代表実施形態」という。）に係る半導体装置の一例を示す断面概略図である。図１の半導体装置の一部となる半導体チップに対する接続ピンの配置の一例を示す平面概略図である。図３（ａ）は代表実施形態に係る半導体装置に用いる制御電極用接続ピンとしての第１接続ピンの一例を示す断面概略図で、図３（ｂ）は代表実施形態に係る半導体装置に用いる主電極用接続ピンとしての第２接続ピンの一例を示す断面概略図である。図２のＡ－Ａ線から見た半導体チップ周りの拡大断面概略図である。図５（ａ）は従来の半導体装置に用いる制御電極用接続ピンを示す断面概略図で、図５（ｂ）は従来の半導体装置の主電極用接続ピンを示す断面概略図である。従来の半導体装置の一部となる半導体チップ周りの拡大断面概略図である。代表実施形態に係る半導体装置に用いる配線基板の作製方法の一例を説明する断面概略図である。代表実施形態に係る半導体装置に用いる配線基板の作製方法の一例を説明するための図７に引き続く断面概略図である。代表実施形態に係る半導体装置に対する熱サイクル試験結果の一例を説明する表である。

以下に代表実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。

本明細書においてＭＩＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主電極領域」である。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、一方の主電極領域はカソード領域として選択可能である。ＭＩＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主電極領域」である。本明細書において単に「主電極領域」と言うときは、当業者の技術常識から妥当な一方の主電極領域又は他方の主電極領域のいずれかを意味する。また、「制御電極」とは、一方の主電極領域と他方の主電極領域の間を流れる主電流を制御する電極を意味する。例えば、ＭＩＳトランジスタにおいてソース領域とドレイン領域の間、あるいはＩＧＢＴにおいてはエミッタ領域とコレクタ領域の間を流れる主電流を制御するゲート電極が該当する。

（半導体装置の構造）
代表実施形態に係る半導体装置は、図１に示すように、絶縁回路基板２、絶縁回路基板２に搭載された半導体チップ１、及び半導体チップ１の上方に配置された配線基板７を備える。絶縁回路基板２は、絶縁板２２、絶縁板２２の上面にパターニングされた配線層となる導電層２１、及び絶縁板２２の下面に設けられた放熱層となる導電層２３を有する。配線基板７は、樹脂板７２、樹脂板７２の上面にパターニングされた配線層７１、及び樹脂板７２の下面にパターニングされた配線層７３を有する。配線基板７の下面側は、絶縁回路基板２の導電層２１の上面側に平行に対面するように設けられる。配線基板７においては、配線基板７を貫通するように、インプラントピン等の制御電極用接続ピンとしての第１接続ピン５及び主電極用接続ピンとしての第２接続ピン６が第１貫通孔２５及び第２貫通孔２６にそれぞれ圧入されている。半導体チップ１の下面は、はんだ等のチップ接続部材３を介して絶縁回路基板２の導電層２１に電気的に接続される。半導体チップ１をなす半導体基板の上部には、図示は省略したが、制御電極（ゲート電極）となる導体層及び主電極領域（ソース電極領域）となる半導体領域が設けられる。半導体チップ１の上面には、図２に示すように、制御電極に電気的に接続された第１電極パッド（制御電極パッド）１５、及び主電極領域に電気的に接続された第２電極パッド（主電極パッド）１６がそれぞれ絶縁膜等からなる保護膜９の上に設けられる。第１電極パッド１５は半導体チップ１の一端側に配置され、平面パターンとして第２電極パッド１６は半導体チップ１の他端側で第１電極パッド１５に対面するように配置される。第１電極パッド１５及び第２電極パッド１６の上には、それぞれ第１はんだ材４ａ及び第２はんだ材４ｂが配置される。第１接続ピン５は、一端が第１はんだ材４ａに接合され、半導体チップ１の制御電極と電気的に接続される。第２接続ピン６は、一端が第２はんだ材４ｂに接合され、半導体チップ１の主電極領域と電気的に接続される。代表実施形態に係る半導体装置として、図１に示すように、封止樹脂８に配線基板７、第１接続ピン５、第２接続ピン６、半導体チップ１、及び絶縁回路基板２の一部が封止された構造が例示されているが、限定されない。例えば、絶縁回路基板２の導電層２３を、はんだ等の接合層を介して放熱ベースに接続した構造であってもよい。また、封止樹脂８を外装ケースに内蔵した構造であってもよい。

半導体チップ１には、炭化珪素（ＳｉＣ）を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）、ショットキバリアダイオード（ＳＢＤ）等の電力用半導体素子が用いられる。半導体チップ１は、ＳｉＣに限定されない。ＳｉＣの他にも、例えばシリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ロンズデーライト（六方晶ダイヤモンド）又は窒化アルミニウム（ＡｌＮ）等の六方晶系の半導体材料がそれぞれ使用可能である。また、電力用半導体素子として、バイポーラトランジスタ（ＢＰＴ）、静電誘導トランジスタ（ＳＩＴ）、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯサイリスタ）等も使用可能である。また、上記した半導体素子を組み合わせて用いてもよい。例えば、Ｓｉ‐ＩＧＢＴとＳｉＣ‐ＳＢＤを用いたハイブリッドモジュール等を用いてもよい。また、図１及び図２に示すように、半導体チップ１を１つ搭載した構造を例示したが、限定されない。搭載する半導体チップ１の数は複数であってもよい。更に、搭載する絶縁回路基板２や配線基板７の数も複数であってもよい。

図２に示すように、半導体チップ１の上面に設けられる第１電極パッド１５及び第２電極パッド１６として、矩形状の表面パターンを例示したが、限定されない。半導体チップ１の主電流が通電される第２電極パッド１６は、主電流の通電を制御する制御電極に電気的に接続された第１電極パッド１５に比べて、面積を大きくすることが望ましい。図２では、第１電極パッド１５に１つの第１接続ピン５を、第２電極パッド１６には２つの第２接続ピン６を配置しているが、限定されない。第１接続ピン５として１以上であってもよく、第２接続ピン６として１、あるいは３以上であってもよい。なお。半導体チップ１のチップ寸法は１０ｍｍ角未満が望ましい。

絶縁回路基板２の絶縁板２２には、電気絶縁性、熱伝導性に優れたセラミック基板が用いられる。セラミック基板には、例えば、窒化ケイ素（Ｓｉ₃Ｎ₄）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ₂Ｏ₃）等を採用可能である。特に、高耐圧用途においては、電気絶縁性及び熱伝導性を両立した材料が好ましく、例えば、ＡｌＮやＳｉ₃Ｎ₄を用いることが可能である。絶縁回路基板２の導電層２１、２３として、加工性に優れている銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属材料が用いられる。また、ＣｕやＡｌ等の金属層の表面に防錆等の目的でニッケル（Ｎｉ）めっき等の処理を施してもよい。絶縁回路基板２は、例えば、セラミック基板の表面に銅が共晶接合された直接銅接合（ＤＣＢ）基板、セラミック基板の表面に活性金属ろう付け（ＡＭＢ）法により金属が配置されたＡＭＢ基板等を採用可能である。

チップ接続部材３、制御電極用はんだ材４ａ、及び主電極用はんだ材４ｂのはんだ材は、鉛フリーはんだ等を用いることができる。例えば、はんだ材として、錫（Ｓｎ）‐銀（Ａｇ）‐銅（Ｃｕ）系、Ｓｎ‐アンチモン（Ｓｂ）系、Ｓｎ‐Ｓｂ‐Ａｇ系、Ｓｎ‐Ｃｕ系、Ｓｎ‐Ｓｂ‐Ａｇ‐Ｃｕ系、Ｓｎ‐Ｃｕ‐Ｎｉ系、Ｓｎ‐Ａｇ系等が採用可能である。

配線基板７には、ポリイミドフィルム基板やエポキシフィルム基板等の樹脂板７２、樹脂板７２にＣｕ、Ａｌ等の導電層がパターニングされた配線層７１、７３を有するプリント回路基板（ＰＣＢ）等が用いられる。ＣｕやＡｌ等の導電層の表面に防錆等の目的でＮｉめっき等の処理を施してもよい。あるいは、接合の目的で錫（Ｓｎ）めっき等の処理を施してもよい。配線基板７の第１貫通孔２５及び第２貫通孔２６の表面には、下地層としてのＮｉ膜にＳｎめっき層が設けられる。配線基板７の配線層７１、７３との電気的な接続が必要な場合、第１接続ピン５及び第２接続ピン６を第１貫通孔２５及び第２貫通孔２６に設けたＳｎめっき層を介して上面の配線層７１、あるいは下面の配線層７３に金属学的に接続する。また、配線基板７の配線層７１、７３との電気的接続が不要であれば、配線基板７の第１貫通孔２５及び第２貫通孔２６にめっき層を設けずに、第１接続ピン５及び第２接続ピン６を樹脂板７２に直接接触させる構造としてもよい。

封止樹脂８は、エポキシ樹脂主剤と硬化剤とを含み、無機充填材やその他の添加物が任意に添加されたエポキシ樹脂組成物で形成される。エポキシ樹脂主剤として、脂肪族エポキシ樹脂、脂環式エポキシ樹脂等を用いることができる。また、主剤として、エポキシ樹脂に代えて、マレイド樹脂、シアネート樹脂等を用いてもよい。あるいは、主剤として、エポキシ樹脂、マレイド樹脂及びシアネート樹脂等の中の二種類以上の樹脂を混合して用いてもよい。

絶縁回路基板２上面の導電層２１にはんだ等の接合材によって接合された外部端子ピン（図示省略）を封止樹脂８の外部に引き出すことにより、外部接続端子として用いることができる。外部接続ピンとして、導電性の優れているＣｕ等の金属材料が採用可能である。

図１及び図２に示したように、第１接続ピン５及び第２接続ピン６は、それぞれ配線基板７の第１貫通孔２５及び第２貫通孔２６を介して半導体チップ１の上面に設けられた第１電極パッド１５及び第２電極パッド１６に電気的に接続される。第１接続ピン５は、図３（ａ）に示すように、Ｃｕからなる円柱状のピン主部１０と、ピン主部１０の表面にメッキ処理により設けた、はんだ濡れ性のよい、例えばＡｇ等の第１めっき層３５を有する。一方、第２接続ピン６は、図３（ｂ）に示すように、Ｃｕからなる円柱状のピン主部１０と、ピン主部１０の表面にメッキ処理により設けた、はんだ濡れ性が第１めっき層３５より劣る、例えばＮｉ等の第２めっき層３６を有する。

ここで、絶縁回路基板２の導電層２１と半導体チップ１との接合、及び半導体チップ１の第１電極パッド１５及び第２電極パッド１６と第１接続ピン５及び第２接続ピン６との接合方法について説明する。まず、絶縁回路基板２の導電層２１の上面にディスペンス塗布法、印刷法等により、クリームはんだ等のはんだペーストを、例えば５０μｍ以上１５０μｍ以下程度の厚さで選択的に塗布する。導電層２１の上面に塗布したはんだペーストの上に半導体チップ１を搭載する。次に、図２に示した半導体チップ１の第１電極パッド１５及び第２電極パッド１６それぞれの上にディスペンス塗布法、印刷法等により、クリームはんだ等のはんだペーストを、例えば５０μｍ以上１５０μｍ以下程度の厚さで選択的に塗布する。そして、第１電極パッド１５及び第２電極パッド１６それぞれに塗布したはんだペーストの上に、配線基板７に圧入された第１接続ピン５及び第２接続ピン６をそれぞれ接触させて配置する。その後、真空窒素リフローやギ酸還元リフロー等のリフロー技術によって２００℃以上３００℃以下程度の温度ではんだを溶融し、図１に示すように、導電層２１と半導体チップ１とがチップ接続部材３により接合される。同時に、第１電極パッド１５及び第２電極パッド１６と第１接続ピン５及び第２接続ピン６とが、それぞれ制御電極用はんだ材４ａ及び主電極用はんだ材４ｂにより接合される。

図４は、上記接合方法で作製した代表実施形態に係る半導体装置の半導体チップ１の周りの拡大断面図である。図４に示すように、第１接続ピン５には制御電極用はんだ材４ａの濡れ上がりが発生し、図２に示した２つの第２接続ピン６にも主電極用はんだ材４ｂの濡れ上がりが発生している。図４では明示してないが、図３（ａ）及び（ｂ）で示すように、第１接続ピン５のＡｇ等からなる第１めっき層３５は、第２接続ピン６のＮｉ等からなる第２めっき層３６に比べてはんだの濡れ性がよい。そのため、第１接続ピン５のはんだの濡れ上がりは、２つの第２接続ピン６のそれぞれに比べて大きい。また、半導体チップ１と絶縁回路基板２の導電層２１とを接合するチップ接続部材３は、制御電極側の厚さＴｇと主電極側の厚さＴｓとの差異は２０μｍ未満とほぼ平坦となる。以下において、図５及び図６を用いて説明するとおり、従来の半導体装置に用いられている第１接続ピン５０及び第２接続ピン６０の場合は、制御電極側に対して主電極側が持ち上がって半導体チップ１が傾斜してしまう問題がある。これに対し、代表実施形態に係る半導体装置では、半導体チップ１が傾斜することなく実装することができ、熱サイクルの負荷時に、チップ接続部材３にかかる熱応力によるクラックの発生を防止して、信頼性の低下を抑制することが可能となる。

従来の半導体装置の半導体チップ１の第１接続ピン（制御電極用接続ピン）５０は、図５（ａ）に示すように、Ｃｕからなる円柱状のピン主部１０と、ピン主部１０の表面にメッキ処理により設けた、はんだ濡れ性のよいＡｇ等のめっき層３５ａを有する。同様に、第２接続ピン（主電極用接続ピン）６０は、図５（ｂ）に示すように、第１接続ピン５０と同様に、Ｃｕからなる円柱状のピン主部１０と、ピン主部１０の表面にメッキ処理により設けた、はんだ濡れ性のよいＡｇ等のめっき層３５ａを有する。このように、従来の半導体装置では、第１接続ピン５０及び第２接続ピン６０には、共にはんだ濡れ性のよいめっき層３５ａが設けられる。

上記説明した代表実施形態に係る半導体装置の場合と同様に、従来の半導体装置の場合も絶縁回路基板２の導電層２１の上面にディスペンス塗布法、印刷法等により、はんだペーストを、例えば５０μｍ以上１５０μｍ以下程度の厚さで選択的に塗布する。導電層２１の上面に塗布したはんだペーストの上に半導体チップ１を搭載する。図２に示した半導体チップ１と同様に、第１電極パッド１５及び第２電極パッド１６それぞれの上にディスペンス塗布法、印刷法等により、はんだペーストを、例えば５０μｍ以上１５０μｍ以下程度の厚さで選択的に塗布する。第１電極パッド１５は「制御電極パッド」に対応し、第２電極パッド１６は「主電極パッド」に対応する。第１電極パッド１５及び第２電極パッド１６それぞれに塗布したはんだペーストの上に、配線基板７に圧入された第１接続ピン５０及び第２接続ピン６０をそれぞれ接触させて配置する。従来の半導体装置の場合も、真空窒素リフローやギ酸還元リフロー等のリフロー技術によって２００℃以上３００℃以下程度の温度ではんだを溶融し、図６に示すように、導電層２１と半導体チップ１とがチップ接続部材３ａにより接合される。同時に、第１電極パッド１５及び第２電極パッド１６と第１接続ピン５０及び第２接続ピン６０とが、それぞれ制御電極用はんだ材４０ａ及び主電極用はんだ材４０ｂにより接合される。

図６に示すように、第１接続ピン５０及び第２接続ピン６０にはそれぞれ、制御電極用はんだ材４０ａ及び主電極用はんだ材４０ｂの濡れ上がりが同程度の大きさで発生している。図２に示した代表実施形態に係る半導体装置と同様に、従来の半導体装置でも第２電極パッド１６には２つの第２接続ピン６０が接合される。そのため、第２電極パッド１６に塗布されるはんだの量は、第１電極パッド１５よりも多い。更に、図５（ａ）及び（ｂ）で示すように、第１接続ピン５０及び第２接続ピン６０は、共にＡｇ等からなるはんだ濡れ性のよいめっき層３５ａを有する。そのため、リフロー処理の際のはんだの濡れ上がりは、１つの第１接続ピン５０に対して２つの第２接続ピン６の方が強くなり、半導体チップ１の主電極側が制御電極側に対して浮き上がるような力が働く。その結果、図６に示すように、半導体チップ１は、制御電極側に対して主電極側が持ち上がって傾斜して搭載されるという問題が発生する。図６に示すように、半導体チップ１と絶縁回路基板２の導電層２１とを接合するチップ接続部材３ａは、制御電極側の厚さＴｇと主電極側の厚さＴｓとの差異は２０μｍ以上、例えば５０μｍ以上１５０μｍ以下程度と傾斜する。その結果、従来の半導体装置では、熱サイクルの負荷時に、チップ接続部材３ａにかかる熱応力によるクラックが発生して、信頼性が低下してしまう。

一方、代表実施形態では、はんだ濡れ性のよいＡｇ等の第１めっき層３５を有する１本の第１接続ピン５と、Ａｇよりはんだ濡れ性の劣るＮｉ等の第２めっき層３６を有する２本の第２接続ピン６を用いて半導体チップ１の傾斜を防止している。もし、第１電極パッド１５と第２電極パッド１６の開口面積比が逆転して、はんだペーストの塗布量も逆転する場合は、第１接続ピン５と第２接続ピン６とのはんだ濡れ性の関係も逆転すればよい。例えば、第２接続ピン６がはんだ濡れ性のよいＡｇ等の第１めっき層３５を有し、第１接続ピン５がＡｇよりはんだ濡れ性の劣るＮｉ等の第２めっき層３６を有するようにすればよい。上記のように、第１めっき層３５として、Ａｇめっき、第２めっき層３６として、Ｎｉめっきを用いて説明したが、限定されない。例えば、第１めっき層３５として、Ｎｉよりはんだ濡れ性のよいＡｕやＳｎ等が使用可能である。また、第２めっき層３６として、Ａｇ、Ａｕ、Ｓｎ等よりはんだ濡れ性が劣る金属等の導電膜が使用可能である。

なお、半導体チップ１の寸法は、１０ｍｍ角未満が好ましく、更に、３ｍｍ角以上５ｍｍ角以下がより好ましい。従来のＳｉを用いた半導体チップは、１０ｍｍ角以上、例えば１２ｍｍ角以上１５ｍｍ角以下程度の寸法を有している。このように、大面積の従来のＳｉ半導体チップでは、リフロー処理の際のはんだの濡れ上がりは存在するが、半導体チップ下のはんだ材全体の厚さの変動や傾斜は顕著には現れない。代表実施形態に係る半導体装置では、ＳｉＣ等のワイドバンドギャップ半導体の半導体チップ１が用いられる。ＳｉＣ半導体チップ１では、電流密度を高めることができ、パワー半導体素子として小型化ができる。そのため、半導体チップ１を１０ｍｍ角未満の寸法としても、十分にパワー半導体素子としての特性を実現できる。半導体チップ１の寸法を１０ｍｍ角未満、あるいは３ｍｍ角以上５ｍｍ角以下と縮小すると、リフロー処理の際のはんだの濡れ上がりに起因する半導体チップ１の持ち上がりが発生する。したがって、第１接続ピン５に比べて第２接続ピン６のはんだ濡れ性を低くして、はんだの濡れ上がりに起因する半導体チップ１の持ち上がりを防止することが重要となる。

また、代表実施形態に係る半導体装置の配線基板７の接続ピンの挿入方法の一例を、図７及び図８を参照して説明する。なお、以下に述べる接続ピンの挿入方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の挿入方法により実現可能であることは勿論である。

まず、第１接続ピン５として、はんだ濡れ性のよいＡｇ等をめっきした直径が０．４５ｍｍ程度の複数の第１接続ピンを準備する。また、第２接続ピン６として、はんだ濡れ性がＡｇより劣るＮｉ等をめっきした直径が０．５０ｍｍ程度の複数の第２接続ピンを準備する。更に、配線基板７の所定の位置に、直径が０．４６ｍｍ程度の第１貫通孔２５及び直径が０．５１ｍｍ程度の第２貫通孔２６を開口する。配線基板７をピン挿入装置に配置し、配線基板７の上に複数の第１接続ピンをばら撒き、配線基板７に振動を与える。配線基板７の振動により、図７に示すように、複数の第１接続ピンが第１貫通孔２５に挿入されるが、第２貫通孔２６では一旦挿入されても抜け落ちる。第１貫通孔２５に第１接続ピン５が挿入されたら、配線基板７の上に複数の第２接続ピンをばら撒き、配線基板７に振動を与える。配線基板７の振動により、図８に示すように、複数の第２接続ピンが第２貫通孔２６に挿入されるが、第１貫通孔２５には挿入されない。このようにして、第２貫通孔２６に第２接続ピン６が挿入される。第１接続ピンと第２接続ピンの直径は、逆でもよいが、第２接続ピン６の電流密度が高いため、第２接続ピン６に対応する第２接続ピンの直径を大きくすることが望ましい。また、上記では、細い第１接続ピンを先に挿入したが、直径の大きな第２接続ピンを先に挿入してもよい。

実施例として、代表実施形態に係る半導体装置を試作し、半導体チップ１の傾斜及びパワーサイクルの評価を実施した。図１に示した絶縁回路基板２には、絶縁板２２として厚さ０．３２ｍｍ程度のＳｉ₃Ｎ₄セラミック基板、及び導電層２１、２３として厚さ０．３ｍｍのＣｕ等の導電性板を用いた。窒素（Ｎ₂）雰囲気リフロー炉を用いたはんだ付けにより、絶縁回路基板２上に半導体チップ１及び外部端子ピンを、並びに、半導体チップ１上に配線基板７に挿入された接続ピンを接合して配設した。配設された部材を金型に設置した。脂肪族エポキシ樹脂主剤、硬化剤、及び無機充填剤を、所定の質量比で混合し、真空脱泡を行った。その後、樹脂を金型に注入し、１００℃、１時間で一時硬化した後、１５０℃、３時間で二次硬化を行って半導体装置を作製した。実施例１として、第１接続ピン５は、直径０．４５μｍでＡｇめっき、第２接続ピン６は、直径０．４５μｍでＮｉめっきとした。実施例２として、第１接続ピン５は、直径０．４５μｍでＡｇめっき、第２接続ピン６は、直径０．５０μｍでＮｉめっきとした。また、比較例１として、従来同様に、第１接続ピン５は、直径０．４５μｍでＡｇめっき、第２接続ピン６は、直径０．４５μｍでＡｇめっきとした。

作製した実施例１、２及び比較例１の半導体装置に対して、熱サイクル試験を実施した。熱サイクル試験は、最大接合部温度Ｔjmax＝１７５℃、Ｔjmin＝７５℃（温度差ΔＴ＝１００℃）で行い、２０万サイクル後の接合部とケース間の熱抵抗［Ｋ／Ｗ］上昇率を確認した。また、熱サイクル試験前の初期での半導体チップの傾斜も確認した。図７は、熱サイクル試験による評価結果を示す表である。図７の表に示すように、半導体チップ１の傾斜は、実施例１及び実施例２ともに２０μｍ未満であり、ほぼ平坦であることが確認できた。２０万サイクル後の熱抵抗上昇率は、実施例１で８％程度、実施例２で７％程度と熱抵抗の増加を抑制できることが確認できた。一方、比較例１では、半導体チップ１の傾斜が１００μｍ以上１２０μｍ以下程度と大きいことがわかる。２０万サイクル後の熱抵抗上昇率は、２０％程度と大きく、図６に示したように、チップ接続部材３ａが傾いて部分的に薄くなってしまうため、チップ接続部材３ａにクラックが入りやすく、熱抵抗の上昇を招いてしまう。

代表実施形態では、第１接続ピン５のＡｇ等からなる第１めっき層３５は、第２接続ピン６のＮｉ等からなる第２めっき層３６に比べてはんだの濡れ性がよい。そのため、第１接続ピン５のはんだの濡れ上がりは、２つの第２接続ピン６のそれぞれに比べて大きい。第２接続ピン６のはんだの濡れ上がりが低減されているので、リフロー時のはんだの濡れ上がりに起因する半導体チップ１の持ち上がりを防止することができる。その結果、半導体チップ１と絶縁回路基板２の導電層２１とを接合するチップ接続部材３は、図４に示した制御電極側の厚さＴｇと主電極側の厚さＴｓとの差異は２０μｍ未満とほぼ平坦となる。そのため、代表実施形態に係る半導体装置では、半導体チップ１が傾斜することなく実装することができ、熱サイクルの負荷時に、チップ接続部材３にかかる熱応力によるクラックの発生を防止して、信頼性の低下を抑制することが可能となる。

（その他の実施形態）
上記のように、本発明は一つの代表実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。上記の代表実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の代表実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体チップ
２…絶縁回路基板
３…チップ接続部材
４ａ…第１はんだ材
４ｂ…第２はんだ材
５…第１接続ピン（制御電極用接続ピン）
６…第２接続ピン（主電極用接続ピン）
７…配線基板
８…封止樹脂
９…保護膜
１０…ピン主部
１５…第１電極パッド（制御電極パッド）
１６…第２電極パッド（主電極パッド）
２１、２３…導電層
２２…絶縁板
２５…第１貫通孔
２６…第２貫通孔
３５…第１めっき層
３６…第２めっき層
７１、７３…配線層
７２…樹脂板

Claims

絶縁回路基板と、
該絶縁回路基板の上面に設けられた導電層の上に配置されたチップ接続部材と、
該チップ接続部材により裏面が接合され、一端側に第１電極パッドと他端側に前記第１電極パッドよりも大電流が流れる第２電極パッドとを有する半導体チップと、
前記絶縁回路基板に対面する配線基板に設けられた第１貫通孔に圧入され、前記第１電極パッドの上に配置された第１はんだ材に一端が接合された第１接続ピンと、
前記配線基板に設けられた第２貫通孔に圧入され、前記第２電極パッドの上に配置された第２はんだ材に一端が接合された第２接続ピンと
を備え、
前記第２はんだ材の量は、前記第１はんだ材よりも多く、
前記第１接続ピンの表面に設けられた第１めっき層は、前記第２接続ピンの表面に設けられた第２めっき層よりはんだの濡れ性が高いことを特徴とする半導体装置。
前記一端側と前記他端側とにおける前記チップ接続部材の膜厚の差が、２０μｍ未満であることを特徴とする請求項１に記載の半導体装置。
前記第１接続ピンの第１めっき層が銀又は金からなり、前記第２接続ピンの第２めっき層がニッケルからなることを特徴とする請求項１又は２に記載の半導体装置。
少なくとも前記第２接続ピンが複数であり、前記第１接続ピンより多いことを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
前記第２電極パッドの表面積が、前記第１電極パッドの表面積よりも大きいことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
前記半導体チップが、１０ｍｍ×１０ｍｍ未満の寸法であることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
前記第１接続ピンと前記第２接続ピンとの直径が異なることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。