KR20230173334A - 세라믹 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴과, 세라믹 기재의 상면에 상기 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고, 제1 전극패턴은 외면에 은 도금층이 형성될 수 있다.
Description
본 발명은 세라믹 기판 및 그 제조방법에 관한 것으로, 더욱 상세하게는 파워모듈용 세라믹 기판에 구동 회로를 구현하여 소형화가 가능한 세라믹 기판 및 그 제조방법에 관한 것이다.
전력 반도체 칩은 정류 및 스위치로서 전자 시스템의 기본적인 부분을 담당하고 있으며, 다이오드, 트랜지스터, 다이리스터 등이 있다. 또한 드라이브 IC 기술의 발전에 따라 IC 집적회로가 개발되었으며, 이러한 IC 집적회로는 일반적인 디지털 또는 아날로그 IC의 전압, 전류에 비해 고전압, 고전류 신호를 처리할 수 있다.
파워모듈의 경우, 고전압, 고전류의 반도체 칩으로부터 사용환경에 따라 고효율, 소형화, 방열 성능을 구현하는 것이 경쟁력으로 부각되고 있다. 일반적으로, 전기자동차, 홈가전, 복합기, 냉장고, 세탁기 등의 파워 인버터나 모터구동 회로 디바이스의 경우, 각각 다른 회로와 소자의 특성으로 인해 구분되어 사용되기 때문에 모듈의 부피 및 크기의 제한으로 많은 성능을 구현하기 어렵고, 소형화가 어렵다는 문제점이 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된 종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 파워모듈용 반도체 디바이스 부분과 구동회로 또는 일반적인 제어 드라이브 IC 부분을 한 기판에 적용하여 고효율, 소형화가 가능하고, 전극패턴의 산화를 방지하여 전기적 특성 및 신뢰성을 향상시킬 수 있는 세라믹 기판 및 그 제조방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 세라믹 기판은, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴와, 세라믹 기재의 상면에 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고, 제1 전극패턴은 외면에 은 도금층이 형성될 수 있다. 여기서, 은 도금층은 1㎛ 이상의 두께를 갖도록 형성될 수 있다.
세라믹 기재의 상면 일부는 하방으로 요입된 형태의 단차면이 형성되고, 제1 전극패턴은 단차면 상에 형성될 수 있다.
세라믹 기재는, 상하면을 관통하도록 형성된 복수 개의 비아홀과, 비아홀에 충진된 금속 충진재를 구비하며, 제2 전극패턴 및 제3 전극패턴은 금속 충진재의 노출된 상하면에 접하도록 형성될 수 있다.
세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 제1 전극패턴의 두께와 동일할 수 있다. 여기서, 제1 전극패턴의 두께는 제3 전극패턴의 두께보다 두껍게 형성될 수 있다.
제1 전극패턴은 전력 반도체 칩이 실장되도록 구성되고, 제3 전극패턴은 드라이브 IC 칩이 실장되도록 구성될 수 있다.
제2 전극패턴은 제1 전극패턴 및 제3 전극패턴과 마주하도록 세라믹 기재의 하면 전체에 걸쳐 형성될 수 있다.
세라믹 기재의 상면은 가상의 분할선을 기준으로 양측에 제1 영역 및 제2 영역으로 분할되고, 제1 영역은 단차면이 형성되어 제1 전극패턴이 배치되며, 제2 영역은 제3 전극패턴이 배치될 수 있다. 여기서, 제1 영역은 제2 영역보다 낮은 위치에 있을 수 있고, 제1 영역의 면적은 제2 영역의 면적보다 더 크게 형성될 수 있다.
본 발명의 실시예에 따른 세라믹 기판 제조 방법은, 세라믹 기재를 준비하는 단계와, 세라믹 기재의 상하면에 제1 전극패턴 및 제2 전극패턴을 형성하는 단계와, 세라믹 기재의 상면에 제1 전극패턴과 이격된 제3 전극패턴을 형성하는 단계를 포함하고, 제1 전극패턴 및 제2 전극패턴을 형성하는 단계는, 제1 전극패턴의 외면에 은 도금층을 형성하는 단계를 포함할 수 있다.
은 도금층을 형성하는 단계는, 은 도금층을 1㎛ 이상의 두께로 형성할 수 있다.
세라믹 기재를 준비하는 단계는, 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계를 포함하고, 제1 전극패턴은 단차면 상에 형성할 수 있다.
세라믹 기재를 준비하는 단계는, 세라믹 기재의 상하면을 관통하는 복수 개의 비아홀을 형성하는 단계와, 비아홀에 금속 충진재를 충진하는 단계와, 금속 충진재를 소성하는 단계를 더 포함할 수 있다.
제2 전극패턴 및 제3 전극패턴은 금속 충진재의 노출된 상하면에 접하도록 형성할 수 있다.
단차면을 형성하는 단계에서, 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 제1 전극패턴의 두께와 동일할 수 있다.
제3 전극패턴을 형성하는 단계는, 도전성 페이스트를 스크린 인쇄하여 제3 전극패턴을 형성할 수 있다. 한편, 제3 전극패턴을 형성하는 단계에서, 제3 전극패턴은 박막 공정(Thin Film Process)으로 형성할 수도 있다.
제3 전극패턴을 형성하는 단계는, 소성하는 단계를 더 포함할 수 있다.
본 발명은 파워모듈용 반도체 디바이스 부분과 구동회로 또는 일반적인 제어 드라이브 IC 부분을 단일 기판에서 작동할 수 있도록 구현하여 고효율, 소형화, 경량화가 가능하다.
또한, 본 발명은 전력 반도체 칩이 실장되는 제1 전극패턴의 외면에 은 도금층이 1㎛ 이상의 두께를 갖도록 형성됨으로써, 제3 전극패턴의 접합력 강화를 위한 소성 공정을 수행할 때 제1 전극패턴이 산화되는 것을 방지할 수 있다.
또한, 본 발명은 세라믹 기재의 하면에 형성되는 제2 전극패턴과 드라이브 IC 칩이 실장되는 제3 전극패턴의 전압, 전류, 신호 연결이 필요한 경우, 제2 전극패턴과 제3 전극패턴을 비아홀에 충진된 금속 충진재로 연결하여 전류의 이동 효율을 높일 수 있고, 파워모듈의 소형화가 가능하다.
또한, 본 발명은 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면 상에 제1 전극패턴이 형성되기 때문에, 제1 전극패턴이 제3 전극패턴의 두께보다 두껍게 형성되더라도, 제3 전극패턴과의 높이 차이를 줄여 와이어 본딩 시 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있다.
또한, 본 발명은 파워모듈용 기판 및 드라이브 IC가 일체형인 하이브리드 구조의 DIL(Dual in Line) 구조이기 때문에 전자부품부터 에너지 분야까지 다양한 분야에 활용 가능하다.
또한, 본 발명은 제1 전극패턴의 두께에 비해 얇고, 미세 패턴으로 형성된 제3 전극패턴을 스크린 인쇄하여 형성함으로써 인쇄 시 패턴 위치를 자동으로 보정하면서 정밀하게 패턴 인쇄가 가능하다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 도시한 사시도이다.
도 2는 본 발명의 실시예에 따른 세라믹 기판을 도시한 분해 사시도이다.
도 3은 본 발명의 실시예에 따른 세라믹 기판을 도시한 평면도이다.
도 4는 도 3의 a-a'선에 따른 단면도이다.
도 5는 본 발명의 실시예 및 비교예 1 내지 3에 따라 제조된 세라믹 기판의 소성 전 표면 및 소성 이후의 표면을 나타낸 사진이다.
도 6은 도 3의 A 영역을 확대한 평면도이다.
도 7은 본 발명의 실시예에 따른 세라믹 기판에 드라이브 IC 칩이 실장되고, 와이어가 연결되는 상태를 도시한 부분 사시도이다.
도 8은 본 발명의 실시예에 따른 세라믹 기판에 전력 반도체 칩 및 드라이브 IC 칩이 실장되고, 와이어가 연결된 상태를 도시한 측면도이다.
도 9는 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 세라믹 기판을 도시한 분해 사시도이다.
도 3은 본 발명의 실시예에 따른 세라믹 기판을 도시한 평면도이다.
도 4는 도 3의 a-a'선에 따른 단면도이다.
도 5는 본 발명의 실시예 및 비교예 1 내지 3에 따라 제조된 세라믹 기판의 소성 전 표면 및 소성 이후의 표면을 나타낸 사진이다.
도 6은 도 3의 A 영역을 확대한 평면도이다.
도 7은 본 발명의 실시예에 따른 세라믹 기판에 드라이브 IC 칩이 실장되고, 와이어가 연결되는 상태를 도시한 부분 사시도이다.
도 8은 본 발명의 실시예에 따른 세라믹 기판에 전력 반도체 칩 및 드라이브 IC 칩이 실장되고, 와이어가 연결된 상태를 도시한 측면도이다.
도 9는 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 도시한 사시도이고, 도 2는 본 발명의 실시예에 따른 세라믹 기판을 도시한 분해 사시도이며, 도 3은 본 발명의 실시예에 따른 세라믹 기판을 도시한 평면도이고, 도 4는 도 3의 a-a'선에 따른 단면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 세라믹 기판(1)은 세라믹 기재(10), 제1 전극패턴(100) 및 제2 전극패턴(200), 제3 전극패턴(300)을 포함하여 구성될 수 있다.
세라믹 기재(10)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 세라믹 기재(10)의 두께는 0.3mm~0.4mm이다. 일례로, 세라믹 기재(10)의 두께는 0.32mm 또는 0.38mm인 것을 준비할 수 있다.
도 4를 참조하면, 세라믹 기재(10)는 상하면(11,12)을 관통하도록 형성된 복수 개의 비아홀(13)을 구비할 수 있다. 비아홀(13)에는 금속 충진재(20)가 충진될 수 있다. 금속 충진재(20)는 Ag, W, Mo, Ag 합금 중 어느 하나일 수 있으나, 이에 한정되지는 않는다. 비아홀(13)에 충진된 금속 충진재(20)는 소성(소결)하는 과정을 통해 비아홀(13)에 고정될 수 있고, 비아홀(13)을 사이에 두고 마주하는 제2 전극패턴(200)과 제3 전극패턴(300)을 통전시킬 수 있다.
본 실시예에서, 비아홀(13)의 개수는 총 2개이지만, 이에 한정되지는 않는다. 비아홀(13)의 직경은 0.1mm 이상 0.3mm 이하로 형성하는 것이 바람직하다. 비아홀(13)의 직경을 0.1mm 이상 0.3mm 이하로 형성할 경우, 비아홀(13)에 금속 충진재(20)를 보이드 없이 충진할 수 있다. 비아홀(13)의 직경은 세라믹 기재(10)의 두께에 대응하여 형성할 수 있다. 일례로, 세라믹 기재(10)의 두께가 0.38mm이면, 이에 대응하여 비아홀(13)의 직경은 0.1mm 이상 0.2mm 이하로 형성하는 것이 바람직하며 비아홀(13)의 직경이 0.2mm를 초과할 경우 충진 효율이 떨어지고, 소성 후 금속 충진재(20)가 비아홀(13)에서 빠지는 문제가 발생할 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)은 세라믹 기재(10)의 상하면(11,12)에 형성될 수 있다. 또한, 제3 전극패턴(300)은 세라믹 기재(10)의 상면(11)에 제1 전극패턴(100)과 이격되어 형성될 수 있다. 구체적으로, 세라믹 기재(10)의 상면은 가상의 분할선(b)(도 3 및 도 4 참조)을 기준으로 양측에 제1 영역(11a) 및 제2 영역(11b)으로 분할될 수 있다. 여기서, 제1 영역(11a)은 하방으로 요입된 형태의 단차면이 형성되어 제2 영역(11b)보다 낮은 위치에 있고, 제2 영역(11b)의 면적보다 더 크게 형성될 수 있다. 제1 영역(11a)은 제1 전극패턴(100)이 배치되고, 제2 영역(11b)은 제3 전극패턴(300)이 배치될 수 있다.
제1 전극패턴(100) 및 제2 전극패턴(200)은 금속박으로 구비되어 세라믹 기재(10)의 제1 영역(11a)과 하면(12)에 브레이징 접합되고, 이후에 에칭 가공, 기계 가공 등에 의해 전극패턴으로 형성될 수 있다. 브레이징 접합은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 합금재료로 이루어진 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 이러한 세라믹 기판(1)을 AMB(Active Metal Brazing) 기판이라 하며, 이러한 AMB 기판은 내구성 및 방열 성능이 우수하다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판을 적용할 수도 있다.
본 실시예에서는 제2 전극패턴(200)이 평판 형태로 형성된 예를 도시하고 있으나, 이에 한정되지 않으며, 제2 전극패턴(200)은 반도체 칩, 제품 스펙 등에 따라 회로 패턴 형태로 형성될 수도 있다. 제1 전극패턴(100) 및 제2 전극패턴(200)은 Cu, Cu 합금(CuMo 등), Al 중 하나로 이루어지는 것을 일 예로 할 수 있고, 바람직하게는 Cu, Cu 합금으로 이루어질 수 있다.
제1 전극패턴(100)은 전력 반도체 칩(c1)(도 8 참조)이 실장되도록 구성될 수 있다. 예컨대, 제1 전극패턴(100)은 고내압, 고전류, 고온 작동, 고주파수 환경에서의 사용과 고속 스위칭, 전력 손실 최소화, 소형 칩 사이즈 등의 요구에 대응할 수 있는 SiC와 GaN 기반의 전력 반도체 칩(c1)이 실장될 수 있다. 제1 전극패턴(100)은 SiC 칩과 GaN 칩 이외에도 Si 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), 다이오드(Diode) 등의 다양한 소자가 실장될 수 있다. 이러한 제1 전극패턴(100)은 복수의 전극이 소정 패턴으로 배치될 수 있다.
제3 전극패턴(300)은 드라이브 IC 칩(c2)(도 8 참조)이 실장되도록 구성될 수 있다. 일례로, 제3 전극패턴(300)은 SOI(Silicon On Insulator) 기반의 구동, 전기, 전자 제어용 소자가 실장될 수 있다. 제3 전극패턴(300)은 Ag, Au, Pt, Cu, Ag 합금, Carbon Black 중 하나로 이루어지는 것을 일 예로 할 수 있다.
제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되도록 구성되어 대전류가 흐르는 부분이고, 제3 전극패턴(300)은 드라이브 IC 칩(c2)이 실장되도록 구성되어 소전류가 흐르는 부분이므로 제1 전극패턴(100)의 두께는 제3 전극패턴(300)의 두께보다 두껍게 형성될 수 있다. 일 예로, 제1 전극패턴(100)의 두께는 약 0.3mm이고, 제3 전극패턴(300)의 두께는 약 20㎛일 수 있으나, 이에 한정되지는 않는다.
제3 전극패턴(300)은 도전성 페이스트를 스크린 인쇄하는 방식으로 형성될 수 있다. 제3 전극패턴(300)은 100㎛ 내지 150㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴으로 형성되므로 도전성 페이스트를 스크린 인쇄하는 방식이 적용될 경우 정밀하게 형성될 수 있다. 라인 앤드 스페이스의 기준은 두께이므로, 제1 전극패턴(100)의 두께에 비해 얇게 형성된 제3 전극패턴(300)의 라인 앤드 스페이스 형상은 제1 전극패턴(100)보다 더 미세하다. 스크린 인쇄 방식은 이러한 미세 패턴을 정밀하게 구현할 수 있다. 스크린 인쇄는 경화 속도가 빠르고, 접착성 및 굴곡성이 우수하므로 미세 패턴 형성에 적합하다. 또한, 스크린 마스크 아래에 제품이 안착된 테이블을 배치하고 스크린 공정을 수행할 때, 사이드 측의 기준 인덱스 홀을 통해 프로그램이 테이블의 위치를 자동으로 보정하면서 인쇄를 수행하기 때문에 정위치에 정밀하게 패턴 인쇄가 가능하다.
한편, 제3 전극패턴(300)은 박막 공정(Thin Film Process)으로 형성될 수도 있다. 박막 공정은 증착, 코팅, 도포 등의 방법으로 금속 박막을 형성한 후 패턴 마스크를 이용하여 원하는 형태의 패턴을 형성할 수 있다. 박막 공정은 15㎛ 내지 30㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴을 최대 2㎛의 두께로 형성할 때 적용할 수 있다.
이와 같이, 스크린 인쇄 또는 박막 공정으로 세라믹 기재(10)의 상면(11)에 형성된 제3 전극패턴(300)은 접합력 강화를 위해 350℃ 내지 600℃의 열이 가해지는 소성 공정이 수행될 수 있다. 소성 공정은 산화 분위기에서 실시할 수 있으며, 산화 분위기는 일부 산소가 포함된 공기 분위기 또는 질소, 아르곤 등 비활성 기체와 산소가 혼합된 분위기를 의미할 수 있다.
제3 전극패턴(300)의 소성 공정이 산화 분위기에서 200℃ 이상의 온도로 진행될 경우, Cu 재질의 제1 전극패턴(100)은 쉽게 산화되어 검게 변하고, 절연체가 된다. 제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되는 부분이므로 산화가 발생하면 전기적 특성이 저하되고, 신뢰성이 떨어지는 문제가 있다. 산화를 제거하기 위해 수소를 포함한 환원 분위기 하에서 추가로 열처리를 진행할 경우 금속 산화물에서 산소가 분리되면서 금속으로 환원되지만 공정 단계가 복잡하고 성질이 변할 우려가 있다. 따라서, 본 발명의 실시예에 따른 세라믹 기판(1)은 제1 전극패턴(100)의 산화 방지를 위해 제1 전극패턴(100)의 외면에 은 도금층(110)이 형성될 수 있다. 은 도금층(110)은 Ag 또는 Ag 합금으로 이루어질 수 있고, Ag의 높은 내산화성에 의해 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 은 도금층(110)은 제3 전극패턴(300)이 스크린 인쇄 또는 박막 공정으로 형성되기 전에 형성될 수 있다. 이러한 은 도금층(110)은 제1 영역(11a)에 형성된 제1 전극패턴(100)의 노출된 외면, 즉 상면 및 외측면들을 덮도록 형성될 수 있다. 은 도금층(110)은 공정이 간단하고 비용이 저렴한 무전해 도금으로 형성될 수 있으나, 이에 한정되지는 않는다.
도 5는 본 발명의 실시예 및 비교예 1 내지 3에 따라 제조된 세라믹 기판의 소성 전 표면 및 소성 이후의 표면을 나타낸 사진이다.
은 도금층(110)은 1㎛ 이상의 두께를 갖도록 형성되는 것이 바람직하다. 도 5를 참조하면, 도금층이 형성되지 않은 Cu 금속패턴인 비교예 1의 경우, 산화 분위기에서 400℃의 소성 공정을 진행하면 산화되어 검게 변하는 것을 확인할 수 있다. Cu 금속패턴에 Ni 도금층이 2.5㎛의 두께로 형성된 비교예 2의 경우에도 마찬가지로 400℃의 소성 공정 이후에 산화되어 검게 변하는 것을 확인할 수 있다. 비교예 3과 실시예를 살펴보면, Cu 금속패턴에 Ag 도금층이 0.7㎛의 두께로 형성된 비교예 3은 산화 분위기에서 400℃의 소성 공정을 진행할 때 산화가 발생하지만, Cu 금속패턴에 Ag 도금층이 1㎛의 두께로 형성된 실시예는 산화가 발생하지 않는 것을 확인할 수 있다. 이와 같이, 은 도금층(110)이 Cu 금속패턴의 외면에 1㎛ 이상의 두께를 갖도록 형성될 경우, Cu 금속패턴의 산화를 방지할 수 있음을 확인할 수 있다.
은 도금층(110)은 납땜성(Solderability) 또는 와이어 본딩성(Wire Bondability)과 같이 세라믹 기판에서 요구되는 품질에 영향을 미치지 않으면서도, 전력 반도체 칩(c1)이 실장되는 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 여기서, 남땜성(Solderability)은 납땜의 젖음성을 측정한 것으로, 1㎛ 이상의 은 도금층이 Cu 전극패턴에 형성된 세라믹 기판의 경우 평균 95% 이상의 측정값을 보여 양호한 납땜성을 가진 것으로 나타났다. 와이어 본딩성(Wire Bondability)은 본딩 와이어와 본딩부의 접착력을 검사하는 것으로, shear force가 700g 이상이면 양호한 것이며, 1㎛ 이상의 은 도금층이 Cu 전극패턴에 형성된 세라믹 기판의 경우 평균 1272g 이상의 측정값을 보여 양호한 본딩성을 가진 것으로 나타났다.
제2 전극패턴(200)과 제3 전극패턴(300)은 금속 충진재(20)의 노출된 상하면에 접하도록 형성될 수 있다. 비아홀(13)은 제2 전극패턴(200)과 제3 전극패턴(300)이 마주하는 영역에 형성된다. 따라서, 제2 전극패턴(200) 및 제3 전극패턴(300)은 비아홀(13)에 충진된 금속 충진재(20)의 노출된 상하면에 접할 수 있다. 세라믹 기재(10)는 절연 재질로 형성되므로 상면(11)과 하면(12)에 형성된 전극패턴의 전기적 연결이 불가능한 구조이다. 따라서, 세라믹 기재(10)의 하면(12)에 형성되는 제2 전극패턴(200)과 드라이브 IC 칩(c2)이 실장되는 제3 전극패턴(300)의 전압, 전류, 신호 연결이 필요한 경우, 제2 전극패턴(200)과 제3 전극패턴(300)을 비아홀(13)에 충진된 금속 충진재(20)로 연결하여 전류의 이동 효율을 높일 수 있고, 파워모듈의 소형화가 가능하다.
제2 전극패턴(200)은 열전달을 용이하게 하기 위해 세라믹 기재(10)의 하면(12) 전체에 걸쳐 넓은 면적으로 형성될 수 있다. 이러한 제2 전극패턴(200)은 일측 영역이 제1 전극패턴(100)과 마주하고, 타측 영역이 제3 전극패턴(300)과 마주할 수 있다.
도 6은 도 3의 A 영역을 확대한 평면도이고, 도 7은 본 발명의 실시예에 따른 세라믹 기판에 드라이브 IC 칩이 실장되고, 와이어가 연결되는 상태를 도시한 부분 사시도이다.
도 6에 도시된 바에 의하면, 제3 전극패턴(300)은 드라이브 IC 칩(c2)이 실장되도록 구성된 제1 패턴영역(310)과, 제2 와이어(w2)의 일단이 접합되는 제2 패턴영역(320)과, 제1 패턴영역(310) 및 제2 패턴영역(320)을 연결하는 제3 패턴영역(330)과, 비아홀(13)에 대응되는 위치에 형성된 제4 패턴영역(340)을 포함하여 구성될 수 있다. 여기서, 제2 패턴영역(320)은 제1 패턴영역(310)을 기준으로 양측에 복수 개가 배치될 수 있고, 제3 패턴영역(330)은 제1 패턴영역(310)과 제2 패턴영역(320)을 연결하도록 양측으로 일정 길이만큼 연장된 형태일 수 있다.
도 7을 참조하면, 제3 전극패턴(300)의 제1 패턴영역(310)에 드라이브 IC 칩(c2)이 실장된 상태에서 캐필러리(Capillary)(CA)를 이용하여 제3 전극패턴(300)의 제2 패턴영역(320)과 제1 전극패턴(100)을 제2 와이어(w2)로 연결할 수 있다. 여기서, 제2 와이어(w2)는 Au로 이루어질 수 있으나, 이에 한정되지는 않는다.
와이어 본딩 공정을 수행하는 캐필러리(CA)는 제3 전극패턴(300)의 제2 패턴영역(320) 상부에 1차 본딩부를 형성한 후 수직 방향으로 상승 이동하고, 이후에 제1 전극패턴(100)으로 이동하여 2차 본딩부를 형성할 수 있다. 이때, 제3 전극패턴(300)의 두께는 약 20㎛이고, 제1 전극패턴(100)의 두께는 약 0.3mm이므로 약 280㎛의 높이 차이가 존재한다. 따라서, 제3 전극패턴(300)의 두께에 맞춰진 캐필러리(CA)의 상하 위치를 제1 전극패턴(100)의 두께에 맞도록 조정하는 시간이 필요하므로 그만큼 제조 시간이 늘어나고 생산성이 저하될 수밖에 없다.
이러한 문제점을 해결하기 위하여, 본 발명의 세라믹 기판(1)은 세라믹 기재(10)의 상면(11) 일부가 단차지게 형성되어 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄일 수 있다. 구체적으로, 세라믹 기재(10)의 상면(11)을 가상의 분할선(b)(도 3 및 도 4 참조)을 기준으로 제1 영역(11a) 및 제2 영역(11b)으로 구분했을 때, 제1 영역(11a)은 하방으로 요입된 형태의 단차면이 형성될 수 있다. 여기서, 제1 전극패턴(100)은 하방으로 요입된 제1 영역(11a)의 단차면 상에 형성될 수 있다. 따라서, 제1 전극패턴(100)이 제3 전극패턴(300)의 두께보다 두껍게 형성되더라도, 요입되지 않은 제2 영역(11b)에 형성된 제3 전극패턴(300)과의 높이 차이를 줄일 수 있다. 이때, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다. 이와 같이, 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄임으로써, 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있다.
도 8은 본 발명의 실시예에 따른 세라믹 기판에 전력 반도체 칩 및 드라이브 IC 칩이 실장되고, 와이어가 연결된 상태를 도시한 측면도이다.
도 8에 도시된 바에 의하면, 전력 반도체 칩(c1)은 제1 전극패턴(100)에 접합되고, 제1 전극패턴(100)과 제1 와이어(w1)로 연결될 수 있다. 여기서, 제1 와이어(w1)는 Al 와이어일 수 있으나, 이에 한정되지는 않는다. 또한, 드라이브 IC 칩(c2)은 제3 전극패턴(300)의 제1 패턴영역(310)에 접합되고, 제3 전극패턴(300)의 제2 패턴영역(320)은 제1 전극패턴(100)과 제2 와이어(w2)로 연결될 수 있다. 이와 같이, 본 발명의 실시예에 따른 세라믹 기판(1)은 세라믹 기재(10)의 상면(11)에 전력 반도체 칩(c1)과 드라이브 IC 칩(c2)이라는 2가지 기능의 칩이 실장되는 이중(dual) 전극 구조의 세라믹 기판(1)인 것을 특징으로 한다. 이러한 이중 전극 구조의 세라믹 기판(1)은 드라이브 IC 모듈과 파워모듈 각각을 별도로 구비하는 경우와 대비하여 사이즈를 작게 할 수 있고, 경량화가 가능하며 방열 효율을 높일 수 있고, 홈가전 및 전기차용 모듈 등 다양하게 적용 가능하다는 장점이 있다.
도 9는 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이고, 도 10은 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 단면도이다.
도 9에 도시된 바에 의하면, 본 발명의 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재(10)를 준비하는 단계(S10)와, 세라믹 기재(10)의 상하면(11,12)에 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)와, 세라믹 기재(10)의 상면에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)를 포함할 수 있다.
세라믹 기재(10)를 준비하는 단계(S10)는, 알루미나(Al2O3), AlN, SiN 및 Si3N4 중 어느 하나의 재질로 준비한다. 세라믹 기재(10)의 두께는 0.3mm~0.4mm이다. 일례로, 세라믹 기재(10)의 두께는 0.32mm 또는 0.38mm인 것을 준비할 수 있다.
도 9 및 도 10을 참조하면, 세라믹 기재(10)를 준비하는 단계(S10)는, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계(S11)와, 세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성하는 단계(S12)와, 비아홀(13)에 금속 충진재(20)를 충진하는 단계(S13)와, 금속 충진재(20)를 소성하는 단계(S14)를 포함할 수 있다. 단차면을 형성하는 단계(S11)에서, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다.
세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성하는 단계(S12)는, 레이저 드릴링(Laser Drilling) 공법 또는 포토 비아(Photo via) 공법을 이용하여 세라믹 기재(10)의 상하면(11,12)을 관통하는 복수 개의 비아홀(13)을 형성할 수 있다. 비아홀(13)은 제2 전극패턴(200)과 제3 전극패턴(300)을 연결할 수 있도록 제2 전극패턴(200)과 제3 전극패턴(300)이 마주하는 영역에 형성할 수 있다. 본 실시예에서, 비아홀(13)의 개수는 총 2개이지만, 이에 한정되지는 않는다.
비아홀(13)은 직경을 0.1mm 이상 0.3mm 이하로 형성하는 것이 바람직하다. 비아홀(13)의 직경을 0.1mm 이상 0.3mm 이하로 형성할 경우, 비아홀(13)에 금속 충진재(20)를 보이드 없이 충진할 수 있다. 비아홀(13)의 직경은 세라믹 기재(10)의 두께에 대응하여 형성할 수 있다. 일례로, 세라믹 기재(10)의 두께가 0.38mm이면, 이에 대응하여 비아홀(13)의 직경은 0.1mm 이상 0.2mm 이하로 형성하는 것이 바람직하며 비아홀(13)의 직경이 0.2mm를 초과할 경우 충진 효율이 떨어지고, 소성 후 금속 충진재(20)가 비아홀(13)에서 빠지는 문제가 발생할 수 있다.
비아홀(13)에 금속 충진재(20)를 충진하는 단계(S13)에서, 금속 충진재(20)는 금속 잉크(페이스트) 형태로 비아홀(13)에 충진될 수 있다. 이러한 금속 충진재(20)는 Ag, W, Mo, Ag 합금 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
소성하는 단계(S14)에서, 비아홀(13)에 충진된 금속 충진재(20)는 건조, 소성(소결)하는 과정을 통해 비아홀(13)에 고정될 수 있다. 소성하는 단계(S14)는 350℃ 내지 600℃ 온도 범위에서 수행할 수 있으나, 금속 충진재(20)에 따라 다양한 온도에서 수행할 수 있다.
이후에, 세라믹 기재(10)의 상하면(11,12)에 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)는, 세라믹 기재(10)의 상면(11) 중 제1 영역(11a)에 제1 전극패턴(100)을 형성하고, 세라믹 기재(10)의 하면(12)에 제2 전극패턴(200)을 형성할 수 있다. 여기서, 제1 전극패턴(100)은 하방으로 요입된 제1 영역(11a)의 단차면 상에 형성할 수 있다. 따라서, 제1 전극패턴(100)이 제3 전극패턴(300)의 두께보다 두껍게 형성되더라도, 요입되지 않은 제2 영역(11b)에 형성된 제3 전극패턴(300)과의 높이 차이를 줄일 수 있다. 이때, 세라믹 기재(10)의 상면(11) 일부가 하방으로 요입된 깊이는 제1 전극패턴(100)의 두께와 동일할 수 있다. 이와 같이, 제1 전극패턴(100)과 제3 전극패턴(300)의 높이 차이를 줄임으로써, 와이어 본딩 공정을 수행하는 캐필러리의 위치 조정 시간을 약 1/3 정도로 줄일 수 있고, 생산성을 높일 수 있다
제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100) 및 제2 전극패턴(200)은 금속박으로 구비되어 세라믹 기재(10)의 상면(11)과 하면(12)에 브레이징 접합될 수 있다. 브레이징 접합은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 합금재료로 이루어진 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 제1 전극패턴(100) 및 제2 전극패턴(200)은 Cu, Cu 합금(CuMo 등), Al 중 하나로 이루어지는 것을 일 예로 할 수 있다.
한편, 세라믹 기재(10)의 비아홀(13)에 금속 충진재(20)를 충진하고 건조한 다음, 세라믹 기재(10)의 상면(11)과 하면(12)에 금속박으로 구비된 금속층을 브레이징 접합할 수도 있다. 여기서, 건조 공정은 금속 충진재(20)가 비아홀(13)에 충진된 상태를 임시 고정할 수 있고, 브레이징 접합 과정에서 금속 충진재(20)가 소성되어 제2 전극패턴(200) 및 제3 전극패턴(300)을 통전시킬 수 있다.
이후에, 세라믹 기재(10)의 상면에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)는, 도전성 페이스트를 스크린 인쇄하여 제3 전극패턴(300)을 형성할 수 있다. 제3 전극패턴(300)의 경우, 100㎛ 내지 150㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴으로 형성되므로 도전성 페이스트를 스크린 인쇄하여 형성하는 것이 바람직하다. 라인 앤드 스페이스의 기준은 두께이므로, 제1 전극패턴(100)의 두께에 비해 얇게 형성된 제3 전극패턴(300)의 라인 앤드 스페이스 형상은 제1 전극패턴(100)보다 더 미세하다. 이러한 미세 패턴을 정밀하게 구현하기 위해서는 스크린 인쇄하는 것이 바람직하다. 스크린 인쇄는 경화 속도가 빠르고, 접착성 및 굴곡성이 우수하므로 미세 패턴 형성에 적합하다. 또한, 스크린 마스크 아래에 제품이 안착된 테이블을 배치하고 스크린 공정을 수행할 때, 사이드 측의 기준 인덱스 홀을 통해 프로그램이 테이블의 위치를 자동으로 보정하면서 인쇄를 수행하기 때문에 정위치에 정밀하게 패턴 인쇄가 가능하다.
한편, 세라믹 기재(10)의 상면에 제1 전극패턴(100)과 이격된 제3 전극패턴(300)을 형성하는 단계(S30)에서, 제3 전극패턴(300)은 박막 공정(Thin Film Process)으로 형성할 수도 있다. 박막 공정은 증착, 코팅, 도포 등의 방법으로 금속 박막을 형성한 후 패턴 마스크를 이용하여 원하는 형태의 패턴을 형성할 수 있다. 박막 공정은 15㎛ 내지 30㎛의 라인 앤드 스페이스(line and space) 형상을 가진 미세 패턴을 최대 2㎛의 두께로 형성할 때 사용할 수 있다.
한편, 제3 전극패턴(300)을 형성하는 단계(S30)는, 소성하는 단계를 더 포함할 수 있다. 여기서, 소성하는 단계는, 스크린 인쇄 또는 박막 공정으로 세라믹 기재(10)의 상면(11)에 형성된 제3 전극패턴(300)의 접합력 강화를 위해 350℃ 내지 600℃로 소성 공정을 진행할 수 있다. 이때, 소성 공정은 산화 분위기에서 실시할 수 있으며, 산화 분위기는 일부 산소가 포함된 공기 분위기 또는 질소, 아르곤 등 비활성 기체와 산소가 혼합된 분위기를 의미할 수 있다.
제3 전극패턴(300)의 소성 공정이 산화 분위기에서 200℃ 이상의 온도로 진행될 경우, Cu 재질의 제1 전극패턴(100)은 쉽게 산화되어 검게 변하고, 절연체가 된다. 제1 전극패턴(100)은 전력 반도체 칩(c1)이 실장되는 부분이므로 산화가 발생하면 전기적 특성이 저하되고, 신뢰성이 떨어지는 문제가 있다. 산화를 제거하기 위해 수소를 포함한 환원 분위기 하에서 추가로 열처리를 진행할 경우 금속 산화물에서 산소가 분리되면서 금속으로 환원되지만 공정 단계가 복잡하고 성질이 변할 우려가 있다.
따라서, 본 발명의 실시예에 따른 세라믹 기판 제조방법은 제3 전극패턴(300)을 형성하는 단계(S30) 이전에, 제1 전극패턴(100)의 외면에 은 도금층(110)을 형성하는 단계를 포함할 수 있다. 즉, 제1 전극패턴(100) 및 제2 전극패턴(200)을 형성하는 단계(S20)에서, 제1 전극패턴(100)의 외면에 은 도금층(110)을 형성하는 단계를 포함할 수 있다. 여기서, 은 도금층(110)은 공정이 간단하고 비용이 저렴한 무전해 도금으로 형성할 수 있고, 제1 전극패턴(100)의 노출된 외면, 즉 상면 및 외측면들을 덮도록 형성할 수 있다. 은 도금층(110)은 Ag 또는 Ag 합금으로 이루어질 수 있고, Ag의 높은 내산화성에 의해 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다. 은 도금층(110)은 1㎛ 이상의 두께를 갖도록 형성하는 것이 바람직하다. 1㎛ 이상의 두께를 갖도록 형성된 은 도금층(110)은 납땜성(Solderability) 또는 와이어 본딩성(Wire Bondability)과 같이 세라믹 기판에서 요구되는 품질에 영향을 미치지 않으면서도, 전력 반도체 칩(c1)이 실장되는 제1 전극패턴(100)의 산화를 효과적으로 방지할 수 있다.
제2 전극패턴(200) 및 제3 전극패턴(300)은 금속 충진재(20)의 노출된 상하면에 접하도록 형성할 수 있다. 비아홀(13)은 제2 전극패턴(200)과 제3 전극패턴(300)이 마주하는 영역에 형성된다. 따라서, 제2 전극패턴(200) 및 제3 전극패턴(300)은 비아홀(13)에 충진된 금속 충진재(20)의 노출된 상하면에 접할 수 있다. 세라믹 기재(10)는 절연 재질로 형성되므로 상면(11)과 하면(12)에 형성된 전극패턴의 전기적 연결이 불가능한 구조이다. 따라서, 세라믹 기재(10)의 하면(12)에 형성되는 제2 전극패턴(200)과 드라이브 IC 칩(c2)이 실장되는 제3 전극패턴(300)의 전압, 전류, 신호 연결이 필요할 경우, 제2 전극패턴(200)과 제3 전극패턴(300)을 비아홀(13)에 충진된 금속 충진재(20)로 연결하여 전류의 이동 효율을 높일 수 있고, 파워모듈의 소형화가 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 세라믹 기판
10: 세라믹 기재
11: 세라믹 기재의 상면 11a: 제1 영역
11b: 제2 영역 12: 세라믹 기재의 하면
13: 복수 개의 비아홀 20: 금속 충진재
100: 제1 전극패턴 110: 은 도금층
200: 제2 전극패턴 300: 제3 전극패턴
310: 제1 패턴영역 320: 제2 패턴영역
330: 제3 패턴영역 340: 제4 패턴영역
c1: 전력 반도체 칩 c2: 드라이브 IC 칩
w1: 제1 와이어 w2: 제2 와이어
11: 세라믹 기재의 상면 11a: 제1 영역
11b: 제2 영역 12: 세라믹 기재의 하면
13: 복수 개의 비아홀 20: 금속 충진재
100: 제1 전극패턴 110: 은 도금층
200: 제2 전극패턴 300: 제3 전극패턴
310: 제1 패턴영역 320: 제2 패턴영역
330: 제3 패턴영역 340: 제4 패턴영역
c1: 전력 반도체 칩 c2: 드라이브 IC 칩
w1: 제1 와이어 w2: 제2 와이어
Claims (20)
- 세라믹 기재;
상기 세라믹 기재의 상하면에 형성된 제1 전극패턴 및 제2 전극패턴; 및
상기 세라믹 기재의 상면에 상기 제1 전극패턴과 이격되어 형성된 제3 전극패턴을 포함하고,
상기 제1 전극패턴은 외면에 은 도금층이 형성된 세라믹 기판. - 제1항에 있어서,
상기 은 도금층은 1㎛ 이상의 두께를 갖도록 형성된 세라믹 기판. - 제1항에 있어서,
상기 세라믹 기재의 상면 일부는 하방으로 요입된 형태의 단차면이 형성되고,
상기 제1 전극패턴은 상기 단차면 상에 형성된 세라믹 기판. - 제1항에 있어서,
상기 세라믹 기재는,
상하면을 관통하도록 형성된 복수 개의 비아홀; 및
상기 비아홀에 충진된 금속 충진재를 구비하며,
상기 제2 전극패턴 및 상기 제3 전극패턴은 상기 금속 충진재의 노출된 상하면에 접하도록 형성된 세라믹 기판. - 제3항에 있어서,
상기 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 상기 제1 전극패턴의 두께와 동일한 세라믹 기판. - 제1항에 있어서,
상기 제1 전극패턴의 두께는 상기 제3 전극패턴의 두께보다 두꺼운 세라믹 기판. - 제1항에 있어서,
상기 제1 전극패턴은 전력 반도체 칩이 실장되도록 구성되고,
상기 제3 전극패턴은 드라이브 IC 칩이 실장되도록 구성된 세라믹 기판. - 제1항에 있어서,
상기 제2 전극패턴은 상기 제1 전극패턴 및 상기 제3 전극패턴과 마주하도록 상기 세라믹 기재의 하면 전체에 걸쳐 형성되는 세라믹 기판. - 제3항에 있어서,
상기 세라믹 기재의 상면은 가상의 분할선을 기준으로 양측에 제1 영역 및 제2 영역으로 분할되고,
상기 제1 영역은 상기 단차면이 형성되어 상기 제1 전극패턴이 배치되며, 상기 제2 영역은 상기 제3 전극패턴이 배치된 세라믹 기판. - 제9항에 있어서,
상기 제1 영역은 상기 제2 영역보다 낮은 위치에 있는 세라믹 기판. - 제9항에 있어서,
상기 제1 영역의 면적은 상기 제2 영역의 면적보다 더 큰 세라믹 기판. - 세라믹 기재를 준비하는 단계;
상기 세라믹 기재의 상하면에 제1 전극패턴 및 제2 전극패턴을 형성하는 단계; 및
상기 세라믹 기재의 상면에 상기 제1 전극패턴과 이격된 제3 전극패턴을 형성하는 단계를 포함하고,
상기 제1 전극패턴 및 제2 전극패턴을 형성하는 단계는,
상기 제1 전극패턴의 외면에 은 도금층을 형성하는 단계를 포함하는 세라믹 기판 제조방법. - 제12항에 있어서,
상기 은 도금층을 형성하는 단계는,
상기 은 도금층을 1㎛ 이상의 두께로 형성하는 세라믹 기판 제조방법. - 제12항에 있어서,
상기 세라믹 기재를 준비하는 단계는,
상기 세라믹 기재의 상면 일부가 하방으로 요입된 형태의 단차면을 형성하는 단계를 포함하며,
상기 제1 전극패턴은 상기 단차면 상에 형성하는 세라믹 기판 제조방법. - 제12항에 있어서,
상기 세라믹 기재를 준비하는 단계는,
상기 세라믹 기재의 상하면을 관통하는 복수 개의 비아홀을 형성하는 단계;
상기 비아홀에 금속 충진재를 충진하는 단계; 및
상기 금속 충진재를 소성하는 단계를 더 포함하는 세라믹 기판 제조방법. - 제15항에 있어서,
상기 제2 전극패턴 및 제3 전극패턴은 상기 금속 충진재의 노출된 상하면에 접하도록 형성하는 세라믹 기판 제조방법. - 제14항에 있어서,
상기 단차면을 형성하는 단계에서,
상기 세라믹 기재의 상면 일부가 하방으로 요입된 깊이는 상기 제1 전극패턴의 두께와 동일한 세라믹 기판 제조방법. - 제12항에 있어서,
상기 제3 전극패턴을 형성하는 단계는,
도전성 페이스트를 스크린 인쇄하여 제3 전극패턴을 형성하는 세라믹 기판 제조방법. - 제12항에 있어서,
상기 제3 전극패턴을 형성하는 단계에서,
상기 제3 전극패턴은 박막 공정(Thin Film Process)으로 형성하는 세라믹 기판 제조방법. - 제12항에 있어서,
상기 제3 전극패턴을 형성하는 단계는,
소성하는 단계를 더 포함하는 세라믹 기판 제조방법.
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|---|---|---|---|
| KR1020220073952A KR20230173334A (ko) | 2022-06-17 | 2022-06-17 | 세라믹 기판 및 그 제조방법 |
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|---|---|---|---|
| KR1020220073952A KR20230173334A (ko) | 2022-06-17 | 2022-06-17 | 세라믹 기판 및 그 제조방법 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220073952A KR20230173334A (ko) | 2022-06-17 | 2022-06-17 | 세라믹 기판 및 그 제조방법 |
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| US20090194857A1 (en) * | 2008-02-01 | 2009-08-06 | Yong Liu | Thin Compact Semiconductor Die Packages Suitable for Smart-Power Modules, Methods of Making the Same, and Systems Using the Same |
| KR101095100B1 (ko) * | 2010-06-14 | 2011-12-16 | 삼성전기주식회사 | 방열기판 및 그 제조방법 |
| DE102012206758B3 (de) * | 2012-04-25 | 2013-05-29 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur Herstellung eines Substrats und ein Leistungshalbleitermodul mit einem Substrat für mindestens ein Leitungshalbleiterbauelement |
| KR101477359B1 (ko) * | 2012-12-27 | 2014-12-29 | 삼성전기주식회사 | 전력 반도체 모듈 |
| KR20170040657A (ko) * | 2015-10-05 | 2017-04-13 | 주식회사 아모센스 | 전력 모듈용 세라믹 기판 |
-
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-
2023
- 2023-06-14 WO PCT/KR2023/008165 patent/WO2023244003A1/ko unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200127511A (ko) | 2019-05-02 | 2020-11-11 | 주식회사 아모센스 | 세라믹 기판 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023244003A1 (ko) | 2023-12-21 |
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