DE102012206758B3 - Verfahren zur Herstellung eines Substrats und ein Leistungshalbleitermodul mit einem Substrat für mindestens ein Leitungshalbleiterbauelement - Google Patents
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- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung eines Substrats (7) für mindestens ein Leistungshalbleiterbauelement (18, 19) mit folgenden Verfahrensschritten:
a) Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers (1),
b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht (2a) auf einer ersten Seite (15a) des Isolierstoffkörpers (1), wobei die erste Metallisierungsschicht (2a) einen ersten und einen zweiten Bereich (22a, 22b) aufweist, wobei der erste Bereich (22a) schmale Leiterbahnen (21) aufweist und der zweite Bereich (22b) mindestens eine breite Leiterbahn (20a, 20b) aufweist und
c) galvanisches Abscheiden einer ersten Metallschicht (5) auf der mindestens einen breiten Leiterbahn (20a, 20b).
Die Erfindung schafft ein Substrat (7), dass mindestens eine zum Tragen von Lastströmen fähige Leiterbahn (25) als auch zur Verbindung mit integrierten Schaltkreisen fähige Leiterbahnen (21), aufweist.
a) Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers (1),
b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht (2a) auf einer ersten Seite (15a) des Isolierstoffkörpers (1), wobei die erste Metallisierungsschicht (2a) einen ersten und einen zweiten Bereich (22a, 22b) aufweist, wobei der erste Bereich (22a) schmale Leiterbahnen (21) aufweist und der zweite Bereich (22b) mindestens eine breite Leiterbahn (20a, 20b) aufweist und
c) galvanisches Abscheiden einer ersten Metallschicht (5) auf der mindestens einen breiten Leiterbahn (20a, 20b).
Die Erfindung schafft ein Substrat (7), dass mindestens eine zum Tragen von Lastströmen fähige Leiterbahn (25) als auch zur Verbindung mit integrierten Schaltkreisen fähige Leiterbahnen (21), aufweist.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement und ein diesbezügliches Substrat. Weiterhin betrifft die Erfindung ein diesbezügliches Substrat.
- Leistungshalbleiterbauelemente, wie z. B. IGBTs (Insulated Gate Bipolar Transistor), MOSFETs (Metal Oxide Semiconductor Field Effect Transistor), Thyristoren oder Dioden, werden unter anderem z. B. zum Gleichrichten und Wechselrichten von elektrischen Spannungen und Strömen verwendet, wobei in der Regel mehrere Leistungshalbleiterbauelemente, z. B. zur Realisierung eines Stromrichters, elektrisch miteinander verbunden werden. Die Leistungshalbleiterbauelemente sind dabei im Allgemeinen auf einem Substrat angeordnet, das in der Regel direkt oder indirekt mit einem Kühlkörper verbunden ist.
- Leistungshalbleiterbauelemente werden üblicherweise zur Herstellung eines Leistungshalbleitermoduls auf einem Substrat angeordnet und mit dem Substrat verbunden. Das Substrat kann dabei z. B. in Form eines DCB-Substrats vorliegen. Das Substrat weist dabei eine strukturierte elektrisch leitende Metallschicht auf, die infolge Ihrer Struktur Leiterbahnen ausbildet. Die Leistungshalbleiterbauelemente werden über die Leiterbahnen miteinander verbunden, so dass durch die Leistungshalbleiterbauelemente fließende Lastströme, welche eine hohe Stromstärke aufweisen, auch durch die Leiterbahnen der elektrisch leitenden Metallschicht fließen.
- Zur Herstellung eines DCB-Substrats werden techniküblich ein Metallblech einheitlicher Dicke auf einen Isolierstoffkörper, der üblicherweise aus einer Keramik besteht, gebondet und anschließend die Leiterbahnenstruktur aus dem Metallblech geätzt. Da durch die Leiterbahnen die Lastströme fließen müssen diese eine hohe Stromtragefähigkeit aufweisen, so dass das Metallblech dick sein muss und die Leiterbahnen zusätzlich breit sein müssen. Die Lastströme fließen dabei z. B. von dem Leistungshalbleitermodul zu einer mit den Leistungshalbleitermodul verbunden Last, wie z. B. einem Elektromotor.
- Insbesondere, z. B. zur Realisierung der Ansteuerelektronik zur Ansteuerung der Leitungshalbleiterbauelemente, werden heute integrierte Schaltkreise, welche z. B. in Form von Mikrochips vorliegen können, verwendet. Integrierte Schaltkreise benötigen infolge ihrer geringen Dimensionen schmale Leiterbahnen mit denen sie verbunden werden können. Durch die Leiterbahnen für die integrierten Schaltkreise fließen dabei in der Regel nur Ströme, die eine geringe Stromstärke aufweisen, so dass Leiterbahnen für integrierte Schaltkreise schmal und mit geringer Dicke ausgeführt sein können.
- Infolge der relativ großen Dicke des Metallblechs ist es aber z. B. bei techniküblichen DCB-Substraten nicht möglich schmale Leiterbahnen, wie sie für intergierte Schaltkreise benötigt werden, durch entsprechend feine Strukturierung des Metallblechs zu erzeugen, da infolge der relativ großen Dicke des Metallblechs, welche zur Realisierung der erforderlichen Stromtragefähigkeit für den Laststrom der Leistungshalbleiter benötigt wird, die Säuere beim Herausätzen der schmalen Leiterbahnen für die integrierten Schaltkreise, auch Material seitlich unter dem Abdecklack, der die Stellen abdeckt an denen die Leiterbahnen entstehen sollen, herausätzt und somit die schmalen Leiterbahnen zerstört werden.
- Deshalb wird beim Stand der Technik üblicherweise eine vom Substrat, auf dem die Leistungshalbleiterbauelemente angeordnet sind, getrennte Platine vorgesehen auf die die integrierten Schaltkreise, z. B. zur Realisierung der Ansteuerelektronik zur Ansteuerung der Leitungshalbleiterbauelemente, angeordnet sind. Dies hat den Nachteil, dass elektrisch leitende Verbindungen (z. B. Drahtverbindungen) zwischen dem Substrat und der Platine vorgesehen werden müssen, was sich negativ auf die Zuverlässigkeit eines Leistungshalbleitermoduls, das ein entsprechendes Substrat mit Leistungshalbleiterbauelementen und eine endsprechende Platine mit integrierten Schaltkreisen aufweist, auswirkt und die Herstellung des Leitungshalbleitermoduls aufwendig macht.
- Aus der
DE 10 2008 039 389 A1 ist ein Halbleiterbauelement bekannt, wobei zur Herstellung des Halbleiterbauelements auf einem bestehenden Substrat ein Halbleiterchip angeordnet wird und mittels einer Schichtstruktur, welche auf dem Substrat und dem Halbleiterchip aufgebracht wird, mit dem Substrat elektrisch leitend verbunden wird. - Aus der
DE 101 54 316 A1 ist ein Verfahren bekannt zur selektiven Oberflächenbehandlung eines plattenförmigen Werkstückes an wenigstens einer von zwei metallischen Oberflächenseiten bekannt, bei dem zwei gleichartige Werkstücke an einer ihrer ersten Oberflächenseiten zumindest in einem Teilbereich nach außen hin abgedichtet, lösbar miteinander verbunden werden. - Aus der
EP 1 187 521 A1 ist ein Verfahren zur Herstellung einer Trägerplatte für elektronische Bauteile bekannt, wobei eine aus Kupfer bestehende Auflage einer isolierenden Grundplatte zur Bildung von Basisleiterbahnen teilweise entfernt wird und Basisleiterbahnen mit Pasten überdruckt werden, welche anschließend gesintert werden und leitende und nichtleitende Bereiche bilden. - Es ist Aufgabe der Erfindung ein Substrat zu schaffen, das mindestens eine zum Tragen von Lastströmen fähige Leiterbahn als auch zur Verbindung mit integrierten Schaltkreisen fähige Leiterbahnen, aufweist.
- Die Aufgabe wird gelöst durch ein Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement mit folgenden Verfahrensschritten:
- a) Bereitstellen eines elektrisch nicht leitenden aus einer Keramik bestehenden Isolierstoffkörpers,
- b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht auf einer ersten Seite des Isolierstoffkörpers, wobei die erste Metallisierungsschicht einen ersten und einen zweiten Bereich aufweist, wobei der erste Bereich schmale Leiterbahnen aufweist und der zweite Bereich mindestens eine breite Leiterbahn aufweist und
- c) galvanisches Abscheiden einer ersten Metallschicht auf der mindestens einen breiten Leiterbahn.
- Weiterhin wird die Aufgabe gelöst durch ein Leistungshalbleitermodul mit einem Substrat für mindestens ein Leistungshalbleiterbauelement, wobei das Substrat einen elektrisch nicht leitenden aus einer Keramik bestehenden Isolierstoffkörper und eine auf einer ersten Seite des Isolierstoffkörpers angeordnete strukturierte erste Metallisierungsschicht aufweist, wobei die erste Metallisierungsschicht einen ersten und einen zweiten Bereich aufweist, wobei der erste Bereich schmale Leiterbahnen aufweist und der zweite Bereich mindestens eine breite Leiterbahn aufweist, wobei auf der mindestens einen breiten Leiterbahn eine galvanisch abgeschiedene erste Metallschicht angeordnet ist, wobei mindestens ein Leistungshalbleiterbauelement auf dem Substrat angeordnet und mit der ersten Metallschicht elektrisch leitend verbunden ist und mindestens ein integrierter Schaltkreis auf dem Substrat angeordnet und mit den schmalen Leiterbahnen elektrisch leitend verbunden ist.
- Durch die Erfindung wird die Verwendung eines gemeinsamen Substrats für mindestens ein Leistungshalbleiterbauelement und mindestens einen integrierten Schaltkreis ermöglicht. Die Bereitstellung einer separaten Platine für den mindestens einen integrierten Schaltkreis ist somit durch die Erfindung nicht mehr notwendig. Die Herstellung von Leitungshalbleitermodulen wird somit durch die Erfindung vereinfacht und gleichzeitig die Zuverlässigkeit der Leitungshalbleitermodule erhöht.
- Vorteilhafte Ausbildungen des Verfahrens ergeben sich analog zu vorteilhaften Ausbildungen des Substrats und umgekehrt.
- Vorteilhafte Ausbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Es erweist sich als vorteilhaft, wenn zwischen Verfahrensschritt b) und c)
- – ein Aufbringen einer elektrisch nicht leitenden Lackschicht auf die schmalen Leiterbahnen erfolgt und dass nach Verfahrensschritt c)
- – ein Entfernen der elektrisch nicht leitenden Lackschicht erfolgt.
- Durch das Aufbringen einer elektrisch nicht leitenden Lackschicht auf die schmalen Leiterbahnen kann auf einfache Art und Weise ein galvanisches Abscheiden der ersten Metallschicht auf den schmalen Leiterbahnen verhindert werden.
- Es erweist sich als vorteilhaft, wenn folgender nachfolgender Verfahrensschritt durchgeführt wird:
- – Galvanisches Abscheiden einer zweiten Metallschicht auf den schmalen Leiterbahnen und/oder auf der ersten Metallschicht.
- Die zweite Metallschicht dient vorzugsweise als Schutzschicht für die erste Metallschicht und/oder als Haftverbindungsschicht für eine stoffschlüssige Verbindung wie z. B. eine Sinter- oder Lötverbindung.
- Es erweist sich als vorteilhaft, wenn die mindestens eine breite Leiterbahn eine Breite von mindestens 3000 μm aufweist, da mit zunehmender Breite der mindestens einen breiten Leiterbahn die Stromtragefähigkeit der Leiterbahn zunimmt.
- Weiterhin erweist es sich als vorteilhaft, wenn die schmalen Leiterbahnen eine Breite von 100 μm bis 1000 μm aufweisen, da dann alle üblicherweise verwendeten Integrierten Schaltungen mit den schmalen Leiterbahnen verbunden werden können.
- Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht eine Dicke von 1 μm bis 30 μm aufweist, da dann eine gute mechanische Stabilität der ersten Metallisierungsschicht gewährleistet ist.
- Ferner erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht Silber und/oder Kupfer enthält, da hierdurch eine hohe elektrische und thermische Leitfähigkeit der ersten Metallisierungsschicht erreicht wird.
- Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallschicht eine Dicke von 100 μm bis 500 μm aufweist, da dann eine hohe Stromtragfähigkeit erzielt wird.
- Ferner erweist es sich als vorteilhaft, wenn beim Verfahrensschritt c) zusätzlich ein
- – Aufbringen einer zweiten Metallisierungsschicht auf die der ersten Seite des Isolierstoffkörpers gegenüberliegend angeordneten zweiten Seite des Isolierstoffkörpers erfolgt, und beim Verfahrensschritt d) zusätzlich ein
- – galvanisches Abscheiden einer dritten Metallschicht auf der zweiten Metallisierungsschicht erfolgt.
- Die dritte Metallschicht dient vorzugsweise zur Verbindung des Substrats mit einer Platte oder einem Kühlkörper.
- Ferner erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht eine Verbindungsleiterbahn aufweist, wobei der zweite Bereich mindestens eine erste und eine zweite breite Leiterbahn aufweist, wobei die Verbindungsleiterbahn über eine erste Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht gebildeten ersten Verbindungsstegen mit der ersten breiten Leiterbahn verbunden ist und die erste breite Leiterbahn über eine zweite Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht gebildeten zweiten Verbindungsstegen mit der zweiten breiten Leiterbahn verbunden ist, wobei die jeweilige Anzahl der Verbindungsstege und/oder die jeweilige Breite der Verbindungsstege vom Abstand der jeweiligen breiten Leiterbahn von der Verbindungsleiterbahn abhängt und mit zunehmenden Abstand zunimmt. Durch diese Maßnahme wird eine im Wesentlichen einheitliche Dicke der ersten Metallschicht auf der ersten und zweiten breiten Leiterbahn sichergestellt.
- Ferner erweist es sich als vorteilhaft, wenn die erste Metallisierungsschicht eine Verbindungsleiterbahn aufweist, wobei der zweite Bereich mindestens eine erste und eine zweite breite Leiterbahn aufweist, wobei die Verbindungsleiterbahn einen im Wesentlichen gleichen Abstand zur ersten und zweiten breiten Leiterbahn aufweist, wobei die Verbindungsbahn über einen aus der ersten Metallisierungsschicht gebildeten ersten Verbindungssteg mit der ersten breiten Leiterbahn und über einen aus der ersten Metallisierungsschicht gebildeten zweiten Verbindungssteg mit der zweiten breiten Leiterbahn verbunden ist. Durch diese Maßnahme wird eine im Wesentlichen einheitliche Dicke der ersten Metallschicht auf der ersten und zweiten breiten Leiterbahn sichergestellt.
- Weiterhin erweist es sich als vorteilhaft, wenn die erste Metallschicht aus Kupfer besteht, da Kupfer eine hohe elektrische Leitfähigkeit besitzt.
- Weiterhin erweist es sich als vorteilhaft, wenn ein Verbinden des mindestens einen Leistungshalbleiterbauelements mit der ersten Metallschicht oder falls auf der ersten Metallschicht eine zweite Metallschicht angeordnet ist mit der auf der ersten Metallschicht angeordneten zweiten Metallschicht erfolgt, und ein Verbinden mindestens eines integrierten Schaltkreises mit den schmalen Leiterbahnen oder falls auf den schmalen Leiterbahnen eine zweite Metallschicht angeordnet ist mit der auf den schmalen Leiterbahnen angeordneten zweiten Metallschicht erfolgt, da solchermaßen auf einfache Art und Weise ein Leitungshalbleitermodul hergestellt werden kann.
- Ferner erweist es sich als vorteilhaft, wenn das jeweilige Verbinden stoffschlüssig, insbesondere mittels einer Sinter- oder Lötverbindung, erfolgt, da eine stoffschlüssige Verbindung, wie z. B. eine Sinter- oder Lötverbindung, eine übliche Verbindung bei Leistungshalbleitermodulen darstellt.
- Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Dabei zeigen:
-
1 ein Substratrohling nach Durchführung eines erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Schnittdarstellung, -
2 ein Substratrohling nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung, -
3 ein Substratrohling nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung, -
4 ein erfindungsgemäßes Substrat nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung, -
5 ein Substratrohling nach Durchführung eines erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Ansicht von oben auf den Substartrohling, -
6 eine weitere Ausbildung des Substratrohlings nach Durchführung eines Verfahrensschrittes in Form einer schematisierten Ansicht von oben auf den Substartrohling, -
7 eine weitere Ausbildung des Substratrohling nach Durchführung eines Verfahrensschrittes in Form einer schematisierten Ansicht von oben auf den Substartrohling, -
8 eine weitere Ausbildung des erfindungsgemäßen Substrats nach Durchführung eines weiteren Verfahrensschrittes in Form einer schematisierten Schnittdarstellung, -
9 ein erfindungsgemäßes Leistungshalbleitermodul in Form einer schematisierten Schnittdarstellung und -
9 ein weiteres erfindungsgemäßes Leistungshalbleitermodul in Form einer schematisierten Schnittdarstellung. - In einem ersten Verfahrensschritt erfolgt ein Bereitstellen eines elektrisch nicht leitenden Isolierstoffkörpers
1 . In1 ist ein Substratrohling7a nach Durchführung eines weiteren erfindungsgemäßen Verfahrensschrittes in Form einer schematisierten Schnittdarstellung dargestellt. In5 ist eine zu1 zugehörige schematisierte Ansicht von oben auf den Substartrohling7a dargestellt. In dem Verfahrensschritt erfolgt ein Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht2a auf einer ersten Seite15a des Isolierstoffkörpers1 , wobei die erste Metallisierungsschicht2a einen ersten und einen zweiten Bereich aufweist, wobei der erste Bereich22a schmale Leiterbahnen21 aufweist und der zweite Bereich22b mindestens eine breite Leiterbahn aufweist. Im Rahmen des Ausführungsbeispiels weist der zweite Bereich22b eine erste breite Leiterbahn20a und eine zweite breite Leiterbahn20b auf. In1 und5 ist der Übersichtlichkeit halber nur eine schmale Leiterbahn mit einem Bezugszeichen versehen. Es sei an dieser Stelle angemerkt, dass die schmalen Leiterbahnen in5 nur angedeutet dargestellt sind und selbstverständlich aus dem ersten Bereich22a herausverlaufen können und z. B. in den zweiten Bereich22b hineinverlaufen können. Weiterhin sei an dieser Stelle angemerkt, dass die breiten Leiterbahnen in5 ebenfalls nur angedeutet dargestellt sind und selbstverständlich aus dem zweiten Bereich22b herausverlaufen können. - Die breiten Leiterbahnen weisen vorzugsweise eine Breite b von mindestens 3000 μm, insbesondere eine Breite von mindestens 4000 μm auf. Die schmalen Leiterbahnen weisen vorzugsweise eine Breite von 100 μm bis 1000 μm, insbesondere von 100 μm bis 300 μm auf.
- Im Rahmen des Ausführungsbeispiels erfolgt in diesem Verfahrensschritt auch ein galvanisches Aufbringen einer zweiten Metallisierungsschicht
2b auf die der ersten Seite15a des Isolierstoffkörpers1 gegenüberliegend angeordneten zweiten Seite15b des Isolierstoffkörpers1 . Der Isolierstoffkörper1 ist solchermaßen zwischen der ersten und zweiten Metallisierungsschicht2a und2b angeordnet. Der Isolierstoffkörper1 kann z. B. aus einer Keramik, wie z. B. AL2O3 oder AlN, bestehen und weist vorzugsweise eine Dicke von 300 μm bis 1000 μm auf. Die Metallisierungsschichten2a und2b können z. B. im Wesentlichen aus Kupfer und/oder Silber bzw. aus einer Kupfer- und/oder einer Silberlegierung bestehen. Die erste Metallisierungsschicht2a weist eine, entsprechend den beabsichtigten Verläufen der schmalen und breiten Leiterbahnen, ausgebildete Struktur auf. So weist die erste Metallisierungsschicht2a , im Rahmen des Ausführungsbeispiels z. B. Unterbrechungen4 und4' auf, die die Leiterbahnen voneinander abgrenzen. Die zweite Metallisierungsschicht2b ist vorzugsweise unstrukturiert, kann aber ebenfalls auch strukturiert ausgeführt sein. - Die erste und die zweite Metallisierungsschicht
2a und2b weisen vorzugsweise eine Dicke von 1 μm bis 30 μm auf, wobei die erste und die zweite Metallisierungsschicht2a und2b unterschiedliche Dicken aufweisen können. - Das Aufbringen der ersten und zweiten Metallisierungsschicht auf die erste und die zweite Seite des Isolierstoffkörpers
1 erfolgt vorzugweise, indem zunächst eine Metallisierungspaste, die z. B. kupfer- und/oder silberhaltige Partikel und ein Lösungsmittel enthält, an den Stellen an denen die Metallisierungsschicht vorhanden sein soll, auf die erste und zweite Seite15a und15b des Isolierstoffkörpers1 aufgetragen wird, anschließend die Metallisierungspaste z. B. bei 180°C getrocknet wird und anschließend in einem Ofen, vorzugsweise in einem Vakuum, vorzugsweise auf ca. 1000°C erhitzt wird und solchermaßen gebrannt wird. - Es sei an dieser Stelle angemerkt, dass es sich bei den
1 bis10 um schematisierte Darstellungen handelt und insbesondere die Schichtdicken nicht maßstabsgerecht dargestellt sind. - In
2 ist der Substratrohling7a nach Durchführung eines weiteren im Rahmen des Ausführungsbeispiels durchgeführten Verfahrensschritts in Form einer schematisierten Schnittdarstellung dargestellt. In dem Verfahrensschritt erfolgt ein Aufbringen einer elektrisch nicht leitenden Lackschicht3 auf die schmalen Leiterbahnen21 . Die Lackschicht3 weist vorzugsweise eine Dicke von 5 μm bis 300 μm auf. - In
3 ist der Substratrohling7a nach Durchführung eines weiteren Verfahrensschritts in Form einer schematisierten Schnittdarstellung dargestellt. In dem Verfahrensschritt erfolgt ein galvanisches Abscheiden einer ersten Metallschicht5 auf der mindestens einen breiten Leiterbahn, d. h. im Rahmen des Ausführungsbeispiels auf der ersten und zweiten breiten Leiterbahn20a und20b . Weiterhin erfolgt im Rahmen des Ausführungsbeispiels ein galvanisches Abscheiden einer dritten Metallschicht6 auf der zweiten Metallisierungsschicht2b . Hierzu wird der Substratrohling7a in einem mit einer Galvanisierflüssigkeit gefüllten Behälter getaucht und die erste und zweite Metallisierungsschicht2a und2b mit dem negativen Pol einer elektrischen Spannungsquelle elektrisch leitend verbunden und eine in der Galvanisierflüssigkeit angeordnete Elektrode mit dem positiven Pol der elektrischen Spannungsquelle elektrische leitend verbunden, so dass ein elektrischer Strom zu fließen beginnt und sich die erste Metallschicht5 auf den breiten Leiterbahnen20a und20b abscheidet und sich die dritte Metallschicht6 auf der zweiten Metallisierungsschicht2b abscheidet. Die Lackschicht3 verhindert ein galvanisches Abscheiden der ersten Metallschicht auf den schmalen Leiterbahnen21 . Alternativ kann auch auf das Auftragen der Lackschicht3 verzichtet werden und nur die breiten Leiterbahnen und falls vorhanden zusätzlich die zweite Metallisierungsschicht2b mit dem negativen Pol der elektrischen Spannungsquelle elektrisch leitend verbunden werden, so dass ein galvanisches Abscheiden der ersten Metallschicht auf den schmalen Leiterbahnen21 unterbleibt. Die Galvanisierflüssigkeit enthält dabei im Rahmen des Ausführungsbeispiels Kupferionen, so dass die erste und dritte Metallschicht5 und6 beim Ausführungsbeispiel aus Kupfer bestehen. - Die erste und dritte Metallschicht
5 und6 weisen vorzugsweise eine Dicke von 100 μm bis 500 μm auf. Die Dicken der ersten und dritten Metallschicht5 und6 brauchen nicht notwendigerweise gleich sein. Da beim Ausführungsbeispiel die Dicke der dritten Metallschicht6 kleiner ist als die Dicke der ersten Metallschicht5 wird beim Ausführungsbeispiels beim galvanischen Abscheiden, wenn die dritte Metallschicht6 die vorgesehene Dicke erreicht hat, die elektrische Verbindung der zweiten Metallisierungsschicht2b zur Spannungsquelle unterbrochen, so dass beim weiteren galvanischen Abscheiden nur noch die erste Metallschicht5 wächst bis diese die vorgesehene Dicke erreicht hat. - Es sind aber auch noch andere Verfahren um unterschiedliche Abscheidehöhen zu erhalten möglich, so kann z. B. auch nachdem die dritte Metallschicht
6 die vorgesehene Dicke erreicht hat, das galvanische Abscheiden unterbrochen werden und auf die dritte Metallschicht6 ein elektrisch nicht leitender Lack aufgebracht werden und anschließend das galvanische Abscheiden fortgesetzt werden bis die erste Metallschicht5 die vorgesehene Höhe h erreicht haben, wobei aufgrund des auf die dritte Metallschicht6 aufgebrachten Lacks, die dritte Metallschicht6 dabei nicht weiter wächst. - Die auf den breiten Leiterbahnen
20a und20b angeordnete erste Metallschicht5 verstärkt die Leiterbahnen20a und20b , so dass zum Tragen von Lastströmen fähige Leiterbahnen entstehen, durch die Lastströme mit entsprechend hoher Stromstärke fließen können. In3 ist eine zum Tragen von Lastströmen fähige Leiterbahn mit dem Bezugszeichen25 versehenen. Die zum Tragen von Lastströmen fähige Leiterbahn25 besteht dabei aus der Leiterbahn20a und der auf der Leiterbahn20a angeordneten ersten Metallschicht5 . - Beim galvanischen Abscheiden der ersten Metallschicht auf den breiten Leiterbahnen ist es vorteilhaft, wenn die breiten Leiterbahnen beim galvanischen Abscheiden über die erste Metallisierungsschicht miteinander verbunden sind, da dann beim galvanischen Abscheiden nicht jede breite Leiterbahn über eine jeweilig der breiten Leiterbahn zugeordnete elektrische Leitung mit dem negativen Pol der elektrischen Spannungsquelle elektrisch leitend verbunden sein muss.
- Vorzugsweise weist deshalb, wie in
6 dargestellt, die erste Metallisierungsschicht2a eine Verbindungsleiterbahn8 auf, wobei die Verbindungsleiterbahn8 in6 über eine erste Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht2a gebildeten ersten Verbindungsstegen9 mit der ersten breiten Leiterbahn20a verbunden ist und die erste breite Leiterbahn20a über eine zweite Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht2a gebildeten zweiten Verbindungsstegen9' mit der zweiten breiten Leiterbahn20b verbunden ist, wobei die jeweilige Anzahl der Verbindungsstege und/oder die jeweilige Breite c der Verbindungsstege9 vom Abstand a der jeweiligen breiten Leiterbahn von der Verbindungsleiterbahn8 abhängt und mit zunehmendem Abstand a zunimmt. Im Falle des Ausführungsbeispiels ist die erste Anzahl „1” und die zweite Anzahl „2”, wobei alle Verbindungsstege9 eine einheitliche Breite c aufweisen. - Alternativ hierzu kann, wie in
7 dargestellt, die Verbindungsleiterbahn8 einen im Wesentlichen gleichen Abstand a, insbesondere einen gleichen Abstand a, zur ersten und zweiten breiten Leiterbahn20a und20b aufweisen, wobei die Verbindungsbahn8 über einen aus der ersten Metallisierungsschicht2a gebildeten ersten Verbindungssteg9 mit der ersten breiten Leiterbahn20a und über einen aus der ersten Metallisierungsschicht2a gebildeten zweiten Verbindungssteg9' mit der zweiten breiten Leiterbahn20b verbunden ist. Der erste und zweite Verbindungssteg9 und9' weisen eine im Wesentlichen gleiche Länge, insbesondere eine gleiche Länge auf. - Die in
6 und7 dargestellten vorteilhaften Ausbildungen der Erfindung ermöglichen beim galvanischen Abscheiden eine im Wesentlichen einheitliche Dicke der ersten Metallschicht5 auf der ersten und zweiten breiten Leiterbahn20a und20b . - Die Verbindungsleiterbahn und/oder die Verbindungsstege werden vorzugsweise vor dem galvanischen Abscheiden der ersten Metallschicht mit einem elektrisch nicht leitenden Lack abgedeckt, so dass beim galvanischen Abscheiden auf der Verbindungsleiterbahn und/oder den Verbindungsstegen keine erste Metallschicht abgeschieden wird.
- Die im Rahmen des Ausführungsbeispiels auf die schmalen Leiterbahnen
21 aufgebrachte Lackschicht3 , wird beim Ausführungsbeispiel nach dem galvanischen Abscheiden der ersten Metallschicht wieder entfernt.4 zeigt das erfindungsgemäße Substrat7 nach Durchführung dieses Schrittes. - Im Rahmen des Ausführungsbeispiels erfolgt anschließend, wie in
8 dargestellt, ein galvanisches Abscheiden einer zweiten Metallschicht10 auf den schmalen Leiterbahnen21 und auf der ersten Metallschicht5 , sowie auf der dritten Metallschicht6 . Die zweite Metallschicht10 besteht vorzugsweise aus Silber. Die zweite Metallschicht10 dient vorzugsweise als Schutzschicht für die erste und dritte Metallschicht, sowie für die schmalen Leiterbahnen21 und/oder als Haftverbindungsschicht für eine Sinter- oder Lötverbindung. Die zweite Metallschicht10 weist vorzugswiese eine Dicke von 0,1 μm bis 10 μm auf. Es sei an dieser Stelle ausdrücklich angemerkt, dass die zweite Metallschicht10 nicht notwendigerweise auf die erste Metallschicht5 , auf die schmalen Leiterbahnen21 oder auf die dritte Metallschicht6 aufgebracht werden muss. - Weiterhin sei an dieser Stelle angemerkt, dass falls z. B. nur auf den schmalen Leiterbahnen
21 die zweite Metallschicht10 galvanisch abgeschieden werden soll, vor dem galvanischen Abscheiden der zweiten Metallschicht10 , die erste und dritte Metallschicht5 und6 mit einem elektrisch isolierenden Lack abgedeckt werden können, so dass ein galvanisches Abscheiden der zweiten Metallschicht10 nur auf den schmalen Leiterbahnen21 erfolgt. - Ferner sei angemerkt, dass falls z. B. nur auf der ersten Metallschicht
5 die zweite Metallschicht10 galvanisch abgeschieden werden soll, vor dem galvanischen Abscheiden der zweiten Metallschicht10 , die schmalen Leiterbahnen21 und die dritte Metallschicht6 mit einem elektrisch isolierenden Lack abgedeckt werden können, so dass ein galvanischen Abscheiden der zweiten Metallschicht10 nur auf der ersten Metallschicht5 erfolgt. - Es werden jeweils die Elemente, die nicht mit der zweiten Metallschicht
10 beschichtet werden sollen, vor dem galvanischen Abscheiden der zweiten Metallschicht10 mit einem elektrisch isolierenden Lack abgedeckt. -
8 zeigt das Substrat7 nach dem galvanischen Abscheiden der zweiten Metallschicht10 . - Anschließend erfolgt vorzugsweise ein Entfernen der Verbindungsstege, durch z. B. mechanisches Entfernen der Verbindungsstege, von dem Isolierstoffkörper
1 . Falls die Verbindungsstege vor dem galvanischen Abscheiden der ersten Metallschicht5 und einem gegebenenfalls vorgenommenen Abscheiden der zweiten Metallschicht10 nicht mit einem elektrisch isolierenden Lack abgedeckt waren, so erfolgt ein Entfernen der Verbindungsstege, durch z. B. mechanisches Entfernen der Verbindungsstege, einschließlich der auf den Verbindungsstegen angeordneten ersten Metallschicht5 und gegebenenfalls der auf der ersten Metallschicht5 der Verbindungstege angeordneten zweiten Metallschicht10 . - Zur Herstellung eines erfindungsgemäßen Leitungshalbleitermoduls
26 erfolgt anschließend in einem weiteren Verfahrensschritt, was in9 dargestellt ist, ein Verbinden mindestens eines Leistungshalbleiterbauelements mit der ersten Metallschicht5 oder falls wie im Ausführungsbeispiel gemäß9 auf der ersten Metallschicht5 die zweite Metallschicht10 angeordnet ist mit der auf der ersten Metallschicht5 angeordneten zweiten Metallschicht10 , und ein Verbinden mindestens eines integrierten Schaltkreises17 mit den schmalen Leiterbahnen oder falls wie im Ausführungsbeispiel auf den schmalen Leiterbahnen21 die zweite Metallschicht10 vorhanden ist mit der auf den schmalen Leiterbahnen10 angeordneten zweiten Metallschicht10 . Im Rahmen des Ausführungsbeispiels werden das beispielhaft als IGBT ausgebildete erste Leistungshalbleiterbauelement18 und das beispielhaft als Diode ausgebildete zweite Leistungshalbleiterbauelement19 mit der zweiten Metallschicht10 verbunden. Das Verbinden des mindestens einen Leistungshalbleiterbauelements erfolgt dabei in einem ersten Teilverfahrensschritt und das Verbinden des integrierten Schaltkreises17 in einem zweiten Teilverfahrensschritt. Der erste Teilverfahrensschritt kann dabei vor dem zweiten Teilverfahrensschritt, gleichzeitig mit dem zweiten Teilverfahrensschritt oder nach dem zweiten Teilverfahrensschritt erfolgen. - Im Rahmen des Ausführungsbeispiels werden dabei gemäß
9 das erste Leistungshalbleiterbauelement18 und das zweite Leistungshalbleiterbauelement19 mit der auf der ersten Metallschicht5 angeordneten zweiten Metallschicht10 mittels einer Sinter- oder Lötverbindung miteinander verbunden, so dass zwischen den Leistungshalbleiterbauelementen18 und19 , und der ersten Metallschicht5 eine Sinter- oder Lötschicht14 angeordnet ist. Weiterhin wird im Rahmen des Ausführungsbeispiels der integrierte Schaltkreis17 über seine Anschlusspins16 mit der auf den schmalen Leiterbahnen angeordneten zweiten Metallschicht10 mittels einer Sinter- oder Lötverbindung miteinander verbunden, so dass zwischen dem integrierten Schaltkreis17 und der zweiten Metallschicht10 eine Sinter- oder Lötschicht14' angeordnet ist. Die jeweilige Sinterschicht besteht dabei vorzugsweise zumindest im Wesentlichen aus Silber und die jeweilige Lötschicht zumindest im Wesentlichen aus Zinn. - In
10 ist ein weiteres Ausführungsbeispiel der Erfindung, das im Wesentlichen dem Ausführungsbeispiel der Erfindung gemäß9 entspricht dargestellt, wobei im Unterschied zum Ausführungsbeispiel gemäß9 beim Ausführungsbeispiel gemäß10 die erste Metallschicht5 nicht mit der zweiten Metallschicht10 beschichtet ist, so dass das erste Leistungshalbleiterbauelement18 und das zweite Leistungshalbleiterbauelement19 mit der ersten Metallschicht5 , z. B. mittels einer Löt- oder Sinterbindung, verbunden sind. - In den Ausführungsbeispielen gemäß
9 und10 sind die Leistungshalbleiterbauelemente18 und19 auf dem Substrat7 angeordnet und elektrisch leitend mit der ersten Metallschicht5 verbunden und der integrierte Schaltkreis17 ist auf dem Substrat7 angeordnet und elektrisch leitend mit den Leiterbahnen21 verbunden. Die jeweilige elektrisch leitende Verbindung erfolgt dabei über die Sinter- oder Lötschicht14 und falls vorhanden zusätzlich über die zweite Metallschicht10 und falls eventuell noch zusätzlich mindestens eine weitere Metallschicht auf der zweiten Metallschicht10 angeordnet ist, zusätzlich über diese mindestens eine weitere Metallschicht. - Es sei an dieser Stelle angemerkt, dass wie oben beschrieben, auf der zweiten Metallschicht
10 noch zusätzlich mindestens eine weitere Metallschicht angeordnet sein kann, wobei im Sinne der Erfindung unter einem Verbinden mindestens eines Leistungshalbleiterbauelements und/oder mindestens eines integrierten Schaltkreises mit der mindestens einen weiteren Metallschicht ein Verbinden des mindestens einen Leistungshalbleiterbauelements und/oder des mindestens einen integrierten Schaltkreises mit der zweiten Metallschicht verstanden wird. - Weiterhin sei an dieser Stelle angemerkt, dass insbesondere im Falle einer Sinterverbindung, als Bestandteil des Verbindens der beiden jeweilig zu verbindenden Elemente, die beiden zu verbindenden Elemente an den Seiten der Elemente, die miteinander verbunden werden sollen, mit einer jeweiligen Haftverbindungsschicht, die z. B. zumindest im Wesentlichen aus Silber bestehen kann, versehen werden können. Das jeweilige zu verbindende Element braucht dabei nicht notwendigerweise mittels galvanischen Abscheidens mit der Haftverbindungsschicht versehen worden sein.
- Es sei an dieser Stelle angemerkt, dass gleiche Elemente in den Figuren mit den gleichen Bezugszeichen versehen sind.
Claims (15)
- Verfahren zur Herstellung eines Substrats (
7 ) für mindestens ein Leistungshalbleiterbauelement (18 ,19 ) mit folgenden Verfahrensschritten: a) Bereitstellen eines elektrisch nicht leitenden aus einer Keramik bestehenden Isolierstoffkörpers (1 ), b) Aufbringen einer strukturierten elektrisch leitenden ersten Metallisierungsschicht (2a ) auf einer ersten Seite (15a ) des Isolierstoffkörpers (1 ), wobei die erste Metallisierungsschicht (2a ) einen ersten und einen zweiten Bereich (22a ,22b ) aufweist, wobei der erste Bereich (22a ) schmale Leiterbahnen (21 ) aufweist und der zweite Bereich (22b ) mindestens eine breite Leiterbahn (20a ,20b ) aufweist und c) galvanisches Abscheiden einer ersten Metallschicht (5 ) auf der mindestens einen breiten Leiterbahn (20a ,20b ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zwischen Verfahrensschritt b) und c) – ein Aufbringen einer elektrisch nicht leitenden Lackschicht (
3 ) auf die schmalen Leiterbahnen (21 ) erfolgt und dass nach Verfahrensschritt c) – ein Entfernen der elektrisch nicht leitenden Lackschicht (3 ) erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche mit folgendem nachfolgenden Verfahrensschritt: – Galvanisches Abscheiden einer zweiten Metallschicht (
10 ) auf den schmalen Leiterbahnen (21 ) und/oder auf der ersten Metallschicht (5 ). - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine breite Leiterbahn (
20a ) eine Breite (b) von mindestens 3000 μm aufweist. - Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die schmalen Leiterbahnen (
21 ) eine Breite (b') von 100 μm bis 1000 μm aufweisen. - Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die erste Metallisierungsschicht (
2a ) eine Dicke von 1 μm bis 30 μm aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (
2a ) Silber und/oder Kupfer enthält. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallschicht (
5 ) eine Dicke von 100 μm bis 500 μm aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass beim Verfahrensschritt b) zusätzlich ein – Aufbringen einer zweiten Metallisierungsschicht (
2b ) auf die der ersten Seite (15a ) des Isolierstoffkörpers (1 ) gegenüberliegend angeordneten zweiten Seite (15b ) des Isolierstoffkörpers (1 ) erfolgt, und dass beim Verfahrensschritt c) zusätzlich ein – galvanisches Abscheiden einer dritten Metallschicht (6 ) auf der zweiten Metallisierungsschicht (2b ) erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (
2a ) eine Verbindungsleiterbahn (8 ) aufweist, wobei der zweite Bereich (22b ) mindestens eine erste und eine zweite breite Leiterbahn (20a ,20b ) aufweist, wobei die Verbindungsleiterbahn (8 ) über eine erste Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht (2a ) gebildeten ersten Verbindungsstegen (9 ) mit der ersten breiten Leiterbahn (20a ) verbunden ist und die erste breite Leiterbahn (20a ) über eine zweite Anzahl von elektrisch leitenden aus der ersten Metallisierungsschicht (2a ) gebildeten zweiten Verbindungsstegen (9' ) mit der zweiten breiten Leiterbahn (20b ) verbunden ist, wobei die jeweilige Anzahl der Verbindungsstege (9 ,9' ) und/oder die jeweilige Breite (c) der Verbindungsstege (9 ,9' ) vom Abstand (a) der jeweiligen breiten Leiterbahn (20a ,20b ) von der Verbindungsleiterbahn (8 ) abhängt und mit zunehmenden Abstand (a) zunimmt. - Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (
2a ) eine Verbindungsleiterbahn (8 ) aufweist, wobei der zweite Bereich (22b ) mindestens eine erste und eine zweite breite Leiterbahn (20a ,20b ) aufweist, wobei die Verbindungsleiterbahn (8 ) einen im Wesentlichen gleichen Abstand (a) zur ersten und zweiten breiten Leiterbahn (20a ,20b ) aufweist, wobei die Verbindungsbahn (8 ) über einen aus der ersten Metallisierungsschicht (2a ) gebildeten ersten Verbindungssteg (9 ) mit der ersten breiten Leiterbahn (20a ) und über einen aus der ersten Metallisierungsschicht (2a ) gebildeten zweiten Verbindungssteg (9' ) mit der zweiten breiten Leiterbahn (20b ) verbunden ist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallschicht (
5 ) aus Kupfer besteht. - Verfahren zur Herstellung eines Leitungshalbleitermoduls (
26 ), wobei das Verfahren ein Verfahren zur Herstellung eines Substrats (7 ) für mindestens ein Leistungshalbleiterbauelement (18 ,19 ) nach einem der vorhergehenden Ansprüche beinhaltet, mit folgendem weiteren Verfahrensschritt: e) Verbinden des mindestens einen Leistungshalbleiterbauelements (18 ,19 ) mit der ersten Metallschicht (5 ) oder falls auf der ersten Metallschicht (5 ) eine zweite Metallschicht (10 ) angeordnet ist mit der auf der ersten Metallschicht (5 ) angeordneten zweiten Metallschicht (10 ), und Verbinden mindestens eines integrierten Schaltkreises (17 ) mit den schmalen Leiterbahnen (21 ) oder falls auf den schmalen Leiterbahnen (21 ) eine zweite Metallschicht (10 ) angeordnet ist mit der auf den schmalen Leiterbahnen (21 ) angeordneten zweiten Metallschicht (10 ). - Verfahren zur Herstellung eines Leitungshalbleitermoduls nach Anspruch 13, wobei das jeweilige Verbinden stoffschlüssig, insbesondere mittels einer Sinter- oder Lötverbindung, erfolgt.
- Leistungshalbleitermodul mit einem Substrat (
7 ) für mindestens ein Leistungshalbleiterbauelement (18 ,19 ), wobei das Substrat (7 ) einen elektrisch nicht leitenden aus einer Keramik bestehenden Isolierstoffkörper (1 ) und eine auf einer ersten Seite (15a ) des Isolierstoffkörpers (1 ) angeordnete strukturierte erste Metallisierungsschicht (2a ) aufweist, wobei die erste Metallisierungsschicht (2a ) einen ersten und einen zweiten Bereich (22a ,22b ) aufweist, wobei der erste Bereich (22a ) schmale Leiterbahnen (21 ) aufweist und der zweite Bereich (22b ) mindestens eine breite Leiterbahn (20a ,20b ) aufweist, wobei auf der mindestens einen breiten Leiterbahn (20a ,20b ) eine galvanisch abgeschiedene erste Metallschicht (5 ) angeordnet ist, wobei mindestens ein Leistungshalbleiterbauelement (18 ,19 ) auf dem Substrat (7 ) angeordnet und mit der ersten Metallschicht (5 ) elektrisch leitend verbunden ist und mindestens ein integrierter Schaltkreis (17 ) auf dem Substrat (7 ) angeordnet und mit den schmalen Leiterbahnen (21 ) elektrisch leitend verbunden ist.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016073068A1 (en) * | 2014-11-06 | 2016-05-12 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023234590A1 (ko) * | 2022-05-31 | 2023-12-07 | 주식회사 아모그린텍 | 세라믹 기판 및 그 제조방법 |
KR20230173334A (ko) * | 2022-06-17 | 2023-12-27 | 주식회사 아모그린텍 | 세라믹 기판 및 그 제조방법 |
KR20240020380A (ko) * | 2022-08-08 | 2024-02-15 | 주식회사 아모그린텍 | 세라믹 기판 및 그 제조방법 |
KR20240038268A (ko) * | 2022-09-16 | 2024-03-25 | 주식회사 아모그린텍 | 히트싱크 일체형 파워모듈용 기판 및 그 제조방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5160579A (en) * | 1991-06-05 | 1992-11-03 | Macdermid, Incorporated | Process for manufacturing printed circuit employing selective provision of solderable coating |
US5160578A (en) * | 1990-04-23 | 1992-11-03 | Phillips Petroleum Company | Separating of fibers from a fiber-containing solid sample |
EP1187521A1 (de) * | 2000-09-09 | 2002-03-13 | AB Mikroelektronik Gesellschaft m.b.H. | Verfahren zur Herstellung einer Trägerplatte für elektronische Bauteile |
DE10154316A1 (de) * | 2001-11-07 | 2003-05-15 | Juergen Schulz-Harder | Verfahren zur selektiven Oberflächenbehandlung von plattenförmigen Werkstücken |
DE102008039389A1 (de) * | 2007-09-19 | 2009-04-16 | Infineon Technologies Ag | Halbleiterbauelement |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2664409B2 (ja) * | 1988-04-18 | 1997-10-15 | 三洋電機株式会社 | 混成集積回路の製造方法 |
KR100232660B1 (ko) * | 1995-03-20 | 1999-12-01 | 니시무로 타이죠 | 질화규소 회로기판 |
CN1146988C (zh) * | 1997-12-08 | 2004-04-21 | 东芝株式会社 | 半导体功率器件的封装及其组装方法 |
US6319750B1 (en) * | 2000-11-14 | 2001-11-20 | Siliconware Precision Industries Co., Ltd. | Layout method for thin and fine ball grid array package substrate with plating bus |
JP4765110B2 (ja) * | 2005-03-31 | 2011-09-07 | Dowaメタルテック株式会社 | 金属−セラミックス接合基板およびその製造方法 |
JP2006310796A (ja) * | 2005-04-01 | 2006-11-09 | Ngk Spark Plug Co Ltd | 多数個取り用配線基板 |
CN100588308C (zh) * | 2007-01-24 | 2010-02-03 | 南京汉德森科技股份有限公司 | 高热导率陶瓷基印刷电路板及其制作方法 |
CN101754584B (zh) * | 2008-12-12 | 2012-01-25 | 清华大学 | 制备导电线路的方法 |
CN101593655B (zh) * | 2009-07-17 | 2011-11-23 | 威海新佳电子有限公司 | 一种pdp功率集成模块及其制作方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5160578A (en) * | 1990-04-23 | 1992-11-03 | Phillips Petroleum Company | Separating of fibers from a fiber-containing solid sample |
US5160579A (en) * | 1991-06-05 | 1992-11-03 | Macdermid, Incorporated | Process for manufacturing printed circuit employing selective provision of solderable coating |
EP1187521A1 (de) * | 2000-09-09 | 2002-03-13 | AB Mikroelektronik Gesellschaft m.b.H. | Verfahren zur Herstellung einer Trägerplatte für elektronische Bauteile |
DE10154316A1 (de) * | 2001-11-07 | 2003-05-15 | Juergen Schulz-Harder | Verfahren zur selektiven Oberflächenbehandlung von plattenförmigen Werkstücken |
DE102008039389A1 (de) * | 2007-09-19 | 2009-04-16 | Infineon Technologies Ag | Halbleiterbauelement |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016073068A1 (en) * | 2014-11-06 | 2016-05-12 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
US9397017B2 (en) | 2014-11-06 | 2016-07-19 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
US9408301B2 (en) | 2014-11-06 | 2016-08-02 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
US9883595B2 (en) | 2014-11-06 | 2018-01-30 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
US11419217B2 (en) | 2014-11-06 | 2022-08-16 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
US11437304B2 (en) | 2014-11-06 | 2022-09-06 | Semiconductor Components Industries, Llc | Substrate structures and methods of manufacture |
DE102022206295B3 (de) | 2022-06-23 | 2023-11-09 | Zf Friedrichshafen Ag | Verfahren zum bilden eines halbleitermoduls und halbleitermodul |
Also Published As
Publication number | Publication date |
---|---|
CN103377950B (zh) | 2017-03-01 |
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CN103377950A (zh) | 2013-10-30 |
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