DE102017219394A1 - Eingang/Ausgang-Stifte für Substrat mit eingebettetem Chip - Google Patents

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Eung San Cho
Danny Clavette
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Infineon Technologies North America Corp
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Abstract

Eingang/Ausgang-Stifte für ein Substrat mit eingebettetem Chip können gefertigt werden durch Aufbringen eines Auf Kontakte begrenzten Lotvolumens auf mindestens zwei innerhalb des Substrats mit eingebettetem Chip zurückgesetzte Kontakte, Durchlaufen eines Temperaturzyklus des Substrats mit eingebettetem Chip zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte und maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend von dem Substrat mit eingebettetem Chip zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken. Eine solche Technik stellt dahingehend einen Paradigmenwechsel dar, dass anstatt des unmittelbaren Kunden des Herstellers der Hersteller des Substrats mit eingebettetem Chip die Last der Qualitätskontrolle im Hinblick auf Minimieren von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den Eingang/Ausgang-Stiften übernehmen kann, wodurch bestehende Kundentreue gestärkt und potenziell neue Kunden gewonnen werden können.

Description

  • Oberflächenmontagetechnologie ist ein Produktionsverfahren für Elektronik, das Befestigen von passiven oder aktiven Komponenten, wie beispielsweise solchen, die durch Packaging-Technologien mit eingebettetem Chip realisiert werden, an einer Leiterplatte beinhaltet. Solche Komponenten können an der Leiterplatte angelötet werden, um Verbindungen mit anderen an der Leiterplatte montierten Komponenten herzustellen.
  • Die vorliegende Offenbarung bezieht sich auf Eingang/Ausgang-Stifte (E/A-Stifte oder E/A-Pins) für ein Substrat mit eingebettetem Chip (CES, chip-embedded substrate). In einem Aspekt umfasst ein Verfahren Aufbringen eines kontakt-individuellen Lotvolumens auf mindestens zwei Kontakte, die innerhalb eines CES zurückgesetzt sind, Durchlaufen eines Temperaturzyklus des CES zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines E/A-Stifts für jeden der mindestens zwei Kontakte und maschinelles Bearbeiten des E/A-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend vom CES zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken. Es wird beabsichtigt, dass die E/A-Stifte anstatt von einem unmittelbaren Kunden des Herstellers von einem Hersteller des CES definiert oder gefertigt sein können. Eine derartige Realisierung stellt dahingehend einen Paradigmenwechsel dar, dass der Hersteller des CES die Last der Qualitätskontrolle im Hinblick auf Minimieren von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den E/A-Stiften übernehmen kann, wodurch bestehende Kundentreue gestärkt und potenziell neue Kunden gewonnen werden können. Dies liegt daran, dass sowohl bestehende als auch potenzielle neue Kunden wesentliche Kosteneinsparungen erzielen können, da ihre eigenen Oberflächenmontageprozesse vereinfacht oder optimiert werden können, indem die Anzahl der Schritte, die nötig sind, um das CES per Oberflächenmontage an eine Leiterplatte (PCB) aufzubringen, um ein Elektronikprodukt oder eine Schaltung zu produzieren, die die Funktionalität des CES enthält oder nutzt, verringert wird. Darüber hinaus können sich die Kosteneinsparungen entlang der gesamten Lieferkette bis hin zum Endkunden für Verbraucherelektronik fortsetzen.
    • 1 zeigt ein schematisches Diagramm eines um ein CES herum gebauten Leistungswandlers, der selbst mehrere E/A-Stifte umfasst, die in Übereinstimmung mit der Offenbarung definiert sind.
    • 2 zeigt ein Querschnittsdiagramm des CES von 1, wobei das CES als Substrat mit einem einzelnen eingebetteten Chip realisiert ist.
    • Die 3-6 zeigen das CES von 2 bei verschiedenen Schritten während eines Prozesses zum Definieren von mehreren E/A-Stiften in Übereinstimmung mit der Offenbarung.
    • Die 7-8 zeigen das CES von 2 bei verschiedenen Schritten während eines Prozesses zur Oberflächenmontage des CES an einer PCB in Übereinstimmung mit der Offenbarung.
    • 9 zeigt ein Querschnittsdiagramm des CES von 1, wobei das CES als Substrat mit mehreren eingebetteten Chips realisiert ist.
    • 10 zeigt das CES von 9 bei einem Schritt während eines Prozesses zum Definieren von mehreren E/A-Stiften in Übereinstimmung mit der Offenbarung.
    • Die 11-12 zeigen das CES von 9 bei verschiedenen Schritten während eines Prozesses zur Oberflächenmontage des CES an einer PCB in Übereinstimmung mit der Offenbarung.
    • 13 zeigt ein beispielhaftes Verfahren zum Definieren von mehreren E/A-Stiften in Übereinstimmung mit der Offenbarung.
  • 1 zeigt ein schematisches Diagramm eines um ein CES 102 herum gebauten Leistungswandlers 100, der mehrere E/A-Stifte 104A-E (zusammen „E/A-Stifte 104“) umfasst, die in Übereinstimmung mit der vorliegenden Offenbarung definiert sind. Es wird beabsichtigt, dass die E/A-Stifte (E/A-Pins) 104 anstatt von einem unmittelbaren Kunden des Herstellers von einem Hersteller von CES 102 definiert oder gefertigt sein können. Eine derartige Realisierung stellt dahingehend einen Paradigmenwechsel dar, dass der Hersteller von CES 102 die Last der Qualitätskontrolle im Hinblick auf Minimieren von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den E/A-Stiften 104 übernehmen kann. Kurzfristig kann eine Verschlechterung der Leistungsfähigkeit des Leistungswandlers 100, die Hohlräumen in dem Lot unter den E/A-Stiften 104 zugeordnet werden kann, aufgrund eines defektbezogenen seriellen Widerstands auftreten, wenn die Hohlräume in dem Lot relativ groß und/oder signifikant im Hinblick auf Dichte sind. Durch Übernahme der Last der Qualitätssicherung im Hinblick auf Minimieren von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den E/A-Stiften 104 kann der Hersteller des CES 102 besser sicherstellen, dass Nenneigenschaften des CES 102 auf Vorrichtungsebene realisiert werden, anstatt durch den unmittelbaren Kunden während dessen eigener Prozesse zur Oberflächenmontage des CES 102 an einem Substrat, wie einer PCB, zum Produzieren von Leistungswandler 100 unbeabsichtigt beeinträchtigt zu werden. Im weiteren Sinne kann die Reputation des Herstellers für das Produzieren von Vorrichtungen mit hoher Leistungsfähigkeit (d.h. CES 102) geschützt werden und wird nicht durch eine wahrgenommene Verschlechterung der Leistungsfähigkeit, die nicht dem CES 102 zugeordnet werden kann, bedroht.
  • Mit Bezug auf den Leistungswandler 100 kann der Leistungswandler 100 einen mehrphasigen Leistungswandler umfassen, wie etwa einen Gleichstrom-zu-Gleichstrom-Halbbrücken-Abwärtswandler zum Umwandeln eines Gleichstrom-Eingangssignals in ein Gleichstrom-Ausgangssignal mit einer heruntertransformierten Spannung. Für jede Phase kann ein mehrphasiger Leistungswandler eine Halbbrückenschaltung und eine Induktivität umfassen. Als ein Gleichstrom-zu-Gleichstrom-Abwärtswandler kann der Leistungswandler 100 in einer Vielzahl von Anwendungen als ein Spannungsregler arbeiten. In einigen Beispielen kann der Leistungswandler 100 für Hochleistungsanwendungen konzipiert sein, in denen hohe Ströme und/oder Spannungen genutzt werden. Allerdings können die Techniken der vorliegenden Offenbarung auf andere Schaltungen und Auslegungen anwendbar sein, wie etwa andere Typen von Leistungswandlern und einschließlich mehrphasiger Leistungswandler.
  • In dem gezeigten Beispiel beinhaltet der Leistungswandler 100 Transistoren 106, 108 und eine Steuerschaltungsanordnung 110, die in einer bestimmten Topologie miteinander gekoppelt sind. Dennoch kann der Leistungswandler 100 mehr oder weniger Komponenten als in 1 dargestellt umfassen. Der Leistungswandler 100 beinhaltet ferner einen Eingangsknoten, der einer Instanz von E/A-Stift 104E entspricht, einen Schaltknoten, der einer Instanz von E/A-Stift 104C entspricht, und einen Referenzknoten, der einer Instanz von (nachfolgend weiter erörtert) mindestens einem der E/A-Stifte 104A, 104B, 104D entspricht, sowie andere Knoten, die in 1 nicht explizit gezeigt sind. Im Allgemeinen ist jeder der erwähnten Knoten dazu ausgelegt, sich mit einer oder mehreren externen Komponenten zu verbinden.
  • Beispielsweise kann sich der Eingangsknoten mit einer Stromversorgung verbinden, kann sich der Schaltknoten mit einer Induktivität 112 verbinden, die ihrerseits mit einem Kondensator 114 verbunden ist, wie in 1 gezeigt, und kann sich der Referenzknoten mit einer Referenzspannung verbinden, wie etwa einer Referenzmasse. Zusätzlich kann sich die Steuerschaltungsanordnung 110 mit Referenzmasse und einer Schaltung, die außerhalb des CES 102 liegt, über einen Knoten verbinden, der nicht gezeigt ist. Und während die Induktivität 112 und der Kondensator 114 in 1 jeweils als außerhalb des CES 102 liegend dargestellt sind, kann das CES 102 in einigen Beispielen so gefertigt sein, dass die Induktivität und die Kapazität, die durch die Induktivität 112 bzw. den Kondensator 114 dargestellt sind, innerhalb des oder durch den CES 102 realisiert sein können (z.B. durch parasitäre L/C, die durch das Gehäuse des CES 102 eingeführt werden usw.).
  • Obwohl jeder der Transistoren 106, 108 in 1 als ein Metall-Oxid-Halbleiter-Feldeffekttransistor (Metal-Oxide-Semiconductor Field-Effect Transistor - MOSFET) dargestellt ist, wird beabsichtigt, dass jede elektrische Vorrichtung, deren elektrische Eigenschaften spannungssteuerbar sind, verwendet werden kann. Beispielsweise können Transistoren 104, 106 Bipolartransistoren (Bipolar Junction Transistors - BJTs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated-Gate Bipolar Transistors - IGBTs), Transistoren mit hoher Elektronenbeweglichkeit (High-Electron-Mobility Transistors - HEMTs), Transistoren auf Galliumnitridbasis (GaNTs) und/oder andere Elemente, die spannungssteuerbar sind, umfassen. Ferner können die Transistoren 106, 108 n-Typ-Transistoren oder p-Typ-Transistoren umfassen. Beispielsweise kann ein n-Typ-MOSFET einen n-Kanal umfassen, damit Elektronen durch ein p-Substrat zwischen Lastanschlüssen fließen können. In einigen Beispielen können die Transistoren 106, 108 andere spannungsgesteuerte Vorrichtungen umfassen, wie etwa Dioden. Die Transistoren 106, 108 können auch Freilaufdioden umfassen, die parallel zu Transistoren verbunden sind, um einen Durchbruch der Transistoren 106, 108 in Sperrrichtung zu verhindern. In einigen Beispielen können die Transistoren 106, 108 als Schalter oder als spannungsgesteuerte Widerstandsvorrichtungen wirken.
  • In einem Beispiel können die Transistoren 106, 108 vertikale Leistungstransistoren umfassen. Bei einem vertikalen Leistungstransistor können sich der Source-Anschluss und der Drain-Anschluss auf gegenüberliegenden Seiten oder gegenüberliegenden Oberflächen des Transistors befinden. Der Drain-Source-Strom in einem vertikalen Leistungstransistor kann von oben nach unten oder von unten nach oben durch den Transistor fließen. In noch weiteren Beispielen können die Transistoren 106, 108 mehr als zwei Transistoren beinhalten, wie etwa bei mehrphasigen Leistungswandlern oder anderen komplexeren Leistungsschaltungen. Zum Beispiel kann in einem mehrphasigen Leistungswandler der Leistungswandler 100 einen High-Side-Transistor und einen Low-Side-Transistor für jede Phase besitzen. Deshalb kann ein mehrphasiger Leistungswandler eine oder mehrere Replikationen des Leistungswandlers 100 wie in 1 dargestellt beinhalten.
  • 1 stellt die Transistoren 106, 108 mit drei Anschlüssen dar: Drain (D), Source (S) und Gate (G). Der Drain und die Source können Lastanschlüsse sein, und das Gate kann ein Steueranschluss sein. Basierend auf der Spannung am Gate kann Strom zwischen dem Drain und der Source der Transistoren 106, 108 fließen. Insbesondere kann Strom vom Eingangsknoten zum Schaltknoten, wie in 1 gezeigt, über den Drain und die Source des Transistors 106 basierend auf der Spannung am Gate des Transistors 106 fließen. Strom kann vom Schaltknoten durch den Drain und die Source des Transistors 108 zum Referenzknoten, wie in 1 gezeigt, basierend auf der Spannung am Gate des Transistors 108 fließen. Der Transistor 106 kann einen High-Side-Transistor umfassen und der Transistor 108 kann einen Low-Side-Transistor umfassen.
  • Die Transistoren 106, 108 können verschiedene Materialverbindungen umfassen, wie etwa Silicium (Si), Siliziumcarbid (SiC), Galliumnitrid (GaN) oder jede andere Kombination aus einem oder mehreren Halbleitermaterialien. Um höhere Leistungsdichteanforderungen bei einigen Schaltungen vorteilhaft zu nutzen, können Leistungswandler bei höheren Frequenzen arbeiten. Verbesserungen bei Magnetik und schnelleres Schalten, wie etwa GaN-Schalter, können Wandler mit höherer Frequenz unterstützen. Diese Schaltungen mit höherer Frequenz können erfordern, dass Steuersignale zeitlich präziser gesendet werden als bei Schaltungen mit niedrigerer Frequenz.
  • Die Steuerschaltungsanordnung 110 kann Modulationssignale, wie etwa pulsbreitenmodulierte Signale (Pulse-Width Modulated Signals - PWM-Signale), Pulsdichtenmodulationssignale (Pulse Density Modulation Signals - PDM-Signale) oder andere Modulationssignale, an die Steueranschlüsse der Transistoren 106, 108 senden. 1 stellt die Steuerschaltungsanordnung 110 als eine Komponente dar, aber die Steuerschaltungsanordnung 110 kann eine Modulationssteuerschaltung und eine Treiberschaltung als separate Komponenten umfassen. Bei einer solchen Realisierung können die PWM-Steuerschaltung und/oder die Treiberschaltung außerhalb des Leistungswandlers 100 liegen. Zusammen können die Transistoren 106, 108 und die Steuerschaltungsanordnung 110, wie in 1 gezeigt, ein Halbleitervorrichtungsgehäuse, wie etwa ein Substrat mit eingebettetem Chip, eine integrierte Schaltung oder jedes andere geeignete Gehäuse, umfassen.
  • Die Induktivität 112 kann eine Spuleninduktivität oder jede geeignete Induktivität umfassen. Die Induktivität 112 kann sich mit dem Schaltknoten und einem Ausgangsknoten verbinden, wie in 1 gezeigt. Die Induktivität 112 kann den Fluss von Wechselstrom (AC) -Elektrizität hindern, während sie Gleichstrom (DC) -Elektrizität erlaubt, zwischen dem Schaltknoten und dem Ausgangsknoten zu fließen. Der Kondensator 114 kann einen Folienkondensator, einen Elektrolytkondensator, einen Keramikkondensator oder jeden geeigneten Typ von Kondensator oder Kondensatoren umfassen. Der Kondensator 114 kann sich mit dem Ausgangsknoten und dem Referenzknoten verbinden. Der Kondensator 114 kann den Fluss von Gleichstrom (DC) hindern, während er Wechselstrom (AC) erlaubt, zwischen dem Ausgangsknoten und dem Referenzknoten zu fließen. Der Kondensator 114 kann als glättender Kondensator für die Spannung am Ausgangsknoten wirken, um Schwankungen in der Spannung am Ausgangsknoten zu mäßigen.
  • Wie oben erwähnt, wird beabsichtigt, dass die E/A-Stifte 104 anstatt von einem unmittelbaren Kunden des Herstellers von einem Hersteller des CES 102 definiert oder gefertigt sein können. Darüber hinaus wird beabsichtigt, dass die Architektur des CES 102 realisierungsspezifisch sein kann und damit auf viele verschiedene Weisen realisiert werden kann. Ein Beispiel für eine distinkte (individuelle bzw. unterschiedliche) eingebettete Schaltungsarchitektur für das CES 102 ist in Verbindung mit 2 gezeigt und erörtert. Ein weiteres Beispiel für eine distinkte eingebettete Schaltungsarchitektur für den CES 102 ist in Verbindung mit 9 gezeigt und erörtert. Ein beispielhaftes Verfahren zum Definieren von E/A-Stiften 104, unabhängig von der Architektur des CES 102, ist in Verbindung mit 13 gezeigt und erörtert.
  • 2 zeigt ein Querschnittsdiagramm des CES 102 von 1, wobei das CES 102 als Substrat mit einem einzelnen eingebetteten Chip realisiert ist. Daher werden die Transistoren 106, 108 und die Steuerschaltungsanordnung 110 (siehe 1) zusammen durch oder als eine integrierte Schaltung (IC) 202, die in dem CES 102 eingebettet ist, realisiert. Wie dargestellt, ist der IC 202 über jedes von einem ersten Leiternetzwerk und einem zweiten Leiternetzwerk, das mindestens teilweise innerhalb des CES 102 eingebettet ist, elektrisch zugänglich.
  • Insbesondere, Bezug nehmend auf die obere linke Seite des IC 202 in 2, umfasst das erste Leiternetzwerk (entgegen dem Uhrzeigersinn) einen ersten IC-Kontakt 204, eine erste Via-Struktur 206, einen Passivierungskontakt 208 (z.B. Ni/Au usw.), der innerhalb einer ersten Vertiefung 210 einer Oberseite 212 des CES 102 angeordnet ist, einen Passivierungskontakt 214, der innerhalb einer ersten Vertiefung 216 einer Unterseite 218 des CES 102 angeordnet ist, einen Passivierungskontakt 219, der innerhalb einer zweiten Vertiefung 220 der Unterseite 218 des CES 102 angeordnet ist, und eine IC-Kontaktfläche 222, die sich entlang einer kompletten Seite des IC 202 befindet. Ein durch die jeweiligen Elemente des ersten Leiternetzwerks definierter Knoten entspricht dem Referenzknoten des CES 102, wie in 1 gezeigt. Daher ist die Architektur des CES 102 so, dass der Referenzknoten sowohl von der Oberseite 212 als auch von der Unterseite 218 des CES 102 zugänglich ist, wobei, wie nachfolgend erörtert, das CES 102 in einem Beispiel an einer PCB entlang der Unterseite 218 des CES 102 oberflächenmontiert sein kann.
  • Bezug nehmend auf die obere rechte Seite des IC 202 in 2 umfasst das zweite Leiternetzwerk (im Uhrzeigersinn) einen dritten IC-Kontakt 224, eine zweite Via-Struktur 226, einen Passivierungskontakt 228, der innerhalb einer zweiten Vertiefung 230 der Oberseite 212 des CES 102 angeordnet ist, und einen Passivierungskontakt 232, der innerhalb einer dritten Vertiefung 234 der Unterseite 218 des CES 102 angeordnet ist. Ein durch die jeweiligen Elemente des zweiten Leiternetzwerks definierter Knoten entspricht dem Schaltknoten, wie in 1 gezeigt. Daher ist die Architektur des CES 102 so, dass der Schaltknoten sowohl von der Oberseite 212 als auch von der Unterseite 218 des CES 102 zugänglich ist.
  • Bezug nehmend auf die Oberseite 212 des CES 102 in 2 sind die erste Vertiefung 210 und die zweite Vertiefung 230 innerhalb eines Dünnfilm-Dielektrikums 236 ausgebildet und sind der Passivierungskontakt 208 der ersten Vertiefung 210 und der Passivierungskontakt 228 der zweiten Vertiefung 230 so am Boden der ersten Vertiefung 210 bzw. der zweiten Vertiefung 230 angeordnet, dass eine Lücke 237 zwischen dem Passivierungskontakt 208 und dem Passivierungskontakt 228 sowie einer angeschrägten Oberfläche 238 des Dielektrikums 236 definiert ist. Wie nachfolgend erörtert, kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren der jeweiligen E/A-Stifte 104 so innerhalb der ersten Vertiefung 210 und der zweiten Vertiefung 230 angeordnet werden, dass der Referenzknoten des CES 102 (siehe 1) und der Schaltknoten des CES 102 von der Oberseite 212 des CES 102 elektrisch zugänglich sind, und kann die Lücke 237 sicherstellen, dass der Passivierungskontakt 208 und der Passivierungskontakt 228 während des Wiederaufschmelzen des Lots vollständig durchlegiert werden. Dennoch ist beabsichtigt, dass die Lücke 237 ein optionales Merkmal ist.
  • Bezug nehmend auf die Unterseite 218 des CES 102 in 2 sind die erste Vertiefung 216, die zweite Vertiefung 220 und die dritte Vertiefung 234 innerhalb eines Dünnfilm-Dielektrikums 240 ausgebildet und sind der Passivierungskontakt 214 der ersten Vertiefung 216, der Passivierungskontakt 219 der zweiten Vertiefung 220 und der Passivierungskontakt 232 der dritten Vertiefung 234 unmittelbar benachbart zu oder angrenzend an eine(r) angeschrägte(n) Oberfläche 242 des Dielektrikums 240 am Boden der ersten Vertiefung 216, der zweiten Vertiefung 220 bzw. der dritten Vertiefung 234 angeordnet. Wie nachfolgend erörtert, kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren der jeweiligen E/A-Stifte 104 so innerhalb der ersten Vertiefung 216, der zweiten Vertiefung 220 und der dritten Vertiefung 220 angeordnet werden, dass der Referenzknoten des CES 102 und der Schaltknoten des CES 102 von der Unterseite 218 des CES 102 elektrisch zugänglich sind. In einigen Beispielen kann eine Lücke zwischen jedem einzelnen von dem Passivierungskontakt 214, Passivierungskontakt 219 und Passivierungskontakt 232 sowie der angeschrägten Oberfläche 242 des Dielektrikums 240 definiert sein. Obwohl ein optionales Merkmal, kann eine solche Lücke so definiert sein, wie durch die Lücke 237 in 2 dargestellt.
  • Wie oben erwähnt, kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren der E/A-Stifte 104 so innerhalb der ersten Vertiefung 210 und der zweiten Vertiefung 230 der Oberseite 212 des CES 102 angeordnet werden, dass der Referenzknoten und der Schaltknoten des CES 102 von der Oberseite 212 des CES 102 elektrisch zugänglich sind. Zusätzlich kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren der E/A-Stifte 104 so innerhalb der ersten Vertiefung 216, der zweiten Vertiefung 220 und der dritten Vertiefung 220 angeordnet werden, dass der Referenzknoten und der Schaltknoten des CES 102 von der Unterseite 218 des CES 102 elektrisch zugänglich sind.
  • Als ein Beispiel kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104D innerhalb der ersten Vertiefung 210 der Oberseite 212 des CES 102 angeordnet werden (siehe 1) und kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104C innerhalb der zweiten Vertiefung 230 der Oberseite 212 des CES 102 angeordnet werden. Zusätzlich kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104A innerhalb der ersten Vertiefung 216 der Unterseite 218 des CES 102 angeordnet werden, kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104B innerhalb der zweiten Vertiefung 220 der Unterseite 218 des CES 102 angeordnet werden und kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104C innerhalb der dritten Vertiefung 234 der Unterseite 218 des CES 102 angeordnet werden. Ferner wird berücksichtigt, dass ein kontaktspezifisches Lotvolumen innerhalb einer oder mehrerer Vertiefungen entlang der Oberseite 212 und/oder der Unterseite 218 des CES 102 angeordnet sein kann, die in 2 nicht explizit gezeigt sind.
  • Als ein Beispiel kann ein kontaktspezifisches Lotvolumen innerhalb einer Vertiefung (nicht gezeigt, kann aber ähnlich jeder der Vertiefung 210, Vertiefung 216, Vertiefung 220 von 2 sein) entlang der Oberseite 212 des CES 102 während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104E angeordnet werden (siehe 1). Zusätzlich oder alternativ dazu kann ein kontaktspezifisches Lotvolumen innerhalb einer Vertiefung (nicht gezeigt, kann aber ähnlich jeder der Vertiefung 210, Vertiefung 216, Vertiefung 220 von 2 sein) entlang der Unterseite 218 des CES 102 während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104E angeordnet werden. In diesen und anderen Beispielen dient die Angabe „eine Instanz von“ dazu, anzuzeigen, dass die Architektur des CES 102 so ist, dass jeder bestimmte der E/A-Stifte 104 so definiert sein kann, dass jeder bestimmte Knoten des CES 102 von der Oberseite 212 und/oder der Unterseite 218 des CES 102 elektrisch zugänglich ist (z.B. ähnlich dem Schaltknoten, wie in 2 usw. gezeigt). Die 3-6 zeigen das CES 102 bei verschiedenen Schritten während eines Prozesses zum Definieren der E/A-Stifte 104 in Übereinstimmung mit der vorliegenden Offenbarung.
  • Insbesondere zeigen 3-6 das CES 102 von 2 bei verschiedenen Schritten während eines Prozesses zum Definieren der E/A-Stifte 104A-C, sodass der Referenzknoten und der Schaltknoten des CES 102 von der Unterseite 218 des CES 102 elektrisch zugänglich sind. Es wird beabsichtigt, dass die gleichen und andere Schritte während eines Prozesses zum Definieren der E/A-Stifte 104 so realisiert werden können, dass der Referenzknoten und der Schaltknoten des CES 102 von der Oberseite 212 des CES 102 elektrisch zugänglich sind. Im weiteren Sinne wird beabsichtigt, dass die gleichen und andere Schritte während eines Prozesses zum Definieren der E/A-Stifte 104 so realisiert werden können, dass jeder bestimmte Knoten des CES 102 von der Oberseite 212 oder von der Unterseite 218 des CES 102 oder von beiden elektrisch zugänglich ist.
  • 3 zeigt eine Maske 244, die am Dielektrikum 240 der Unterseite 218 des CES 102 angeordnet ist, und ein Substrat 246, das so an dem CES 102 ausgerichtet ist, dass jede von mehreren Lötkugeln 248A-C (zusammen „Lötkugeln 248“), wie in einem bestimmten Muster auf dem Substrat 246 angeordnet, an einer entsprechenden innerhalb der Maske 244 ausgebildeten Öffnung ausgerichtet ist. Jede der Lötkugeln 248 weist ein kontaktspezifisches Lotvolumen auf. In diesem und in anderen Beispielen dient die Angabe „kontaktspezifisches Lotvolumen“ dazu, anzuzeigen, dass während eines Prozesses zum Definieren jeweiliger Instanzen der E/A-Stifte 104 eine bestimmte Menge von Lötmaterial innerhalb der ersten Vertiefung 216, der zweiten Vertiefung 220 und der dritten Vertiefung 234 der Unterseite 218 des CES 102 abgeschieden wird. Im Beispiel von 3 zeigen die Lötkugeln 248A und 248C ein etwa gleiches Lotvolumen, das sich von dem der Lötkugel 248B unterscheidet. Dies liegt daran, dass entsprechende Abmessungen (z.B. Tiefe, Höhe, differenzielle Querschnittsfläche usw.) der ersten Vertiefung 216 und der dritten Vertiefung 234 ungefähr gleich sind, sich aber von den jeweiligen Abmessungen der zweiten Vertiefung 220 unterscheiden, sodass die Form und Gestalt der ersten Vertiefung 216 ungefähr gleich der Form und Gestalt der dritten Vertiefung 234 sind. Form und Gestalt der ersten Vertiefung 216 und der dritten Vertiefung 234 können aufgrund von Abweichungen, die während der Herstellung des CES 102 eingetragen werden, „ungefähr“, aber nicht genau gleich sein.
  • 4 zeigt jede der Lötkugeln 248, jeweils durch eine entsprechende in der Maske 244 ausgebildete Öffnung entsprechend in der ersten Vertiefung 216, der zweiten Vertiefung 220 und der dritten Vertiefung 234 der Unterseite 218 des CES 102 angeordnet. In der Praxis kann Lot in der ersten Vertiefung 216, in der zweiten Vertiefung 220 und in der dritten Vertiefung 234 mittels vieler unterschiedlicher Techniken durch eine in der Maske 244 ausgebildete entsprechende Öffnung angeordnet werden. Beispielsweise kann anstelle der substratbasierten Realisierung, wie in 3-4 gezeigt, während eines Prozesses zum Definieren der E/A-Stifte 104 eine Siebdrucktechnik verwendet werden. Andere Beispiele sind ebenfalls möglich.
  • Sobald jede der Lötkugeln 248 in einer entsprechenden der ersten Vertiefung 216, der zweiten Vertiefung 220 und der dritten Vertiefung 234 angeordnet ist, wie in 4 gezeigt, können Wiederaufschmelzen des Lots und maschinelle Stiftbearbeitungsprozesse durchgeführt werden, um die E/A-Stifte 104A-C zu definieren. 5 zeigt die E/A-Stifte 104A-C unmittelbar im Anschluss an Lot-Wiederaufschmelzprozesse (z.B. Temperaturzyklen, Wiederaufschmelzen, Trockenbacken usw.) und somit zeigt jeder der E/A-Stifte 104A-C, wenn er sich aus dem Dielektrikum 240 des CES 102 erstreckt, eine unregelmäßige oder unförmige Gestalt auf. 6 zeigt E/A-Stifte 104A-C unmittelbar im Anschluss an maschinelle Stiftbearbeitungsprozesse (z.B. Schleifen oder Ätzen, Polieren usw.), und somit zeigt jeder der E/A-Stifte 104A-C, wenn er sich aus dem Dielektrikum 240 erstreckt, eine regelmäßige oder geformte Gestalt auf. Insbesondere zeigt 6, dass jeder der E/A-Stifte 104A-C so maschinell bearbeitet ist, dass er sich von dem CES 102 zu einer gemeinsamen Höhe 250 innerhalb der Spezifikationstoleranz zu erstreckt (untere linke Seite).
  • Die Angabe „zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz“ soll anzeigen, dass sich jeder der E/A-Stifte 104 möglicherweise nicht präzise zur Höhe 250 erstreckt, wie von der Oberfläche 252 des Dielektrikums 240 bis zu einer flachen Endoberfläche 254 der E/A-Stifte 104 gemessen, wie in 6 gezeigt, dass es aber eine gewisse Varianz oder Abweichung (z.B.+/- 2 mm usw.) geben kann, sodass auf der Makroebene die Endoberfläche 254 von jedem der E/A-Stifte 104A-C Rauheit aufzeigen und/oder nicht präzise in Ebene 256 liegen kann. Allerdings kann auf der Mikroebene sowie für das bloße Auge die Endoberfläche 254 von jedem der E/A-Stifte 104A-C als präzise innerhalb von Ebene 256m, komplanar, zu liegen scheinen. Es wird beabsichtigt, dass eine solche Komplanarität Präzisionsoberflächenmontage des CES 102 an einer PCB entlang der unteren Oberfläche 218 des CES 102 erleichtern kann, und dass, zu niedrigen Kosten und ohne das Risiko von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den E/A-Stiften 104, wie in jedem der Beispiele der Offenbarung, E/A-Stifte 104 durch einen Hersteller des CES 102 (vorab) definiert sind. Die 7-8 zeigen das CES 102 bei verschiedenen Schritten während eines Prozesses zur Oberflächenmontage des CES 102 an einer PCB in Übereinstimmung mit der vorliegenden Offenbarung.
  • Insbesondere zeigt 7 eine PCB 258, die so an dem CES 102 ausgerichtet ist, dass jede von mehreren Kontaktinseln 260A-C (zusammen „Kontaktinseln 260“), wie in einem bestimmten Muster auf der PCB 258 angeordnet, an einem entsprechenden der E/A-Stifte 104A-C ausgerichtet ist. 8 zeigt das CES 102, oberflächenmontiert an der PCB 258 entlang der unteren Oberfläche 218 des CES 102 durch Kontakte 262A-C (zusammen „Kontakte 262“), die durch Verbinden der E/A-Stifte 104A-C mit entsprechenden der Kontaktinseln 260A-C ausgebildet sind.
  • 9 zeigt ein Querschnittsdiagramm des CES 102 von 1, wobei das CES 102 als Substrat mit mehreren eingebetteten Chips realisiert ist. Daher wird jeder der Transistoren 106, 108 und Steuerschaltungsanordnung 110 (siehe 1) durch oder als eine diskrete Komponente, die innerhalb des CES 102 eingebettet ist, realisiert. Insbesondere wird die Steuerschaltungsanordnung 110 im Beispiel von 9 durch oder als eine integrierte Schaltung (IC) 902 realisiert, wird der Transistor 106 im Beispiel von 9 durch einen oder als ein vertikalen/vertikaler Leistungstransistor 904 realisiert, und wird der Transistor 108 im Beispiel von 9 durch einen oder als ein vertikalen/vertikaler Leistungstransistor 906 realisiert.
  • In diesem Beispiel ist, Bezug nehmend auf die untere rechte Seite von 9, ein Passivierungskontakt 908, der innerhalb einer ersten Vertiefung 910 einer Unterseite 912 des CES 102 angeordnet ist, zusammen mit einem Passivierungskontakt 914, der innerhalb einer zweiten Vertiefung 916 der Unterseite 912 des CES 102 angeordnet ist, mit einer ersten Via-Struktur 918 verbunden, die innerhalb des CES 102 eingebettet ist. Elektrisch entspricht die erste Via-Struktur 918 dem Eingangsknoten des CES 102 (siehe 1). Weiter Bezug nehmend auf die obere linke Seite von 9 ist IC 902 mit der ersten Via-Struktur 918 durch einen ersten IC-Kontakt 920 verbunden und ist die erste Via-Struktur 918 mit dem Gate-Knoten des Transistors 904 verbunden (siehe Transistor 106 in 1). Ferner ist der IC 902 durch einen zweiten IC-Kontakt 924 mit einer ersten Leiterstruktur 922 verbunden, die innerhalb des CES 102 eingebettet ist, und ist die erste Leiterstruktur 922 mit dem Drain-Knoten des Transistors 904 verbunden. Ferner ist der IC 902 durch einen dritten IC-Kontakt 928 mit einer zweiten Leiterstruktur 926 verbunden, die innerhalb des CES 102 eingebettet ist, und ist die zweite Leiterstruktur 926 sowohl mit dem Source-Knoten des Transistors 904 als auch mit dem Drain-Knoten des Transistors 906 verbunden (siehe Transistor 108 in 1). Elektrisch entspricht die zweite Leiterstruktur 926 dem Schaltknoten des CES 102.
  • Bezug nehmend auf die untere linke Seite von 9 ist ein Passivierungskontakt 930, der innerhalb einer dritten Vertiefung 932 der Unterseite 912 des CES 102 angeordnet ist, zusammen mit einem Passivierungskontakt 934, der innerhalb einer vierten Vertiefung 936 angeordnet ist, und einem Passivierungskontakt 938, der innerhalb einer fünften Vertiefung 940 der Unterseite 912 des CES 102 angeordnet ist, mit einer zweiten Via-Struktur 942 verbunden, die innerhalb des CES 102 eingebettet ist. Der IC 902 ist über einen vierten IC-Kontakt 944 mit der zweiten Via-Struktur 942 und über einen rückseitigen Kontakt 946 mit dem IC 902 verbunden, der seinerseits mit dem Source-Knoten des Transistors 906 verbunden ist (siehe 1). Elektrisch entspricht die zweite Via-Struktur 942 dem Referenzknoten des CES 102. Ferner ist der IC 902 durch einen fünften IC-Kontakt 950 mit einer dritten Leiterstruktur 948 verbunden, die innerhalb des CES 102 eingebettet ist, und ist die dritte Leiterstruktur 948 mit dem Gate-Knoten des Transistors 906 verbunden.
  • Ähnlich dem Beispiel von 2 kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren der jeweiligen E/A-Stifte 104 innerhalb der ersten Vertiefung 910, der zweiten Vertiefung 916, der dritten Vertiefung 932, der vierten Vertiefung 936 und der fünften Vertiefung 940 der Unterseite 912 des CES 102 angeordnet werden. Als ein Beispiel kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104E innerhalb der ersten Vertiefung 910 und innerhalb der zweiten Vertiefung 916 der Unterseite 912 des CES 102 angeordnet werden (siehe 1) und kann ein kontaktspezifisches Lotvolumen während eines Prozesses zum Definieren einer Instanz der E/A-Stifte 104D, 104B und 104A innerhalb der dritten Vertiefung 932, innerhalb der vierten Vertiefung 936 bzw. innerhalb der fünften Vertiefung 940 der Unterseite 912 des CES 102 angeordnet werden. Zusätzlich wird beabsichtigt, dass ein kontaktspezifisches Lotvolumen innerhalb einer oder mehrerer Vertiefungen entlang einer Oberseite 952 und/oder Unterseite 912 des CES 102 angeordnet werden kann, die in 9 nicht explizit gezeigt sind.
  • Als ein Beispiel kann ein kontaktspezifisches Lotvolumen innerhalb einer Vertiefung (nicht gezeigt, kann aber ähnlich jeder der Vertiefung 910, Vertiefung 916, Vertiefung 932, Vertiefung 936, Vertiefung 940 von 2 sein) entlang der Oberseite 952 und/oder Unterseite 912 des CES 102 während eines Prozesses zum Definieren einer Instanz des E/A-Stifts 104C angeordnet werden (siehe 1). In diesen und anderen Beispielen dient die Angabe „eine Instanz von“ dazu, anzuzeigen, dass die Architektur des CES 102 so sein kann, dass jeder bestimmte der E/A-Stifte 104 so definiert oder gefertigt sein kann, dass jeder bestimmte Knoten des CES 102 von der Oberseite 952 und/oder der Unterseite 912 des CES 102 elektrisch zugänglich ist. Die 10-11 zeigen das CES 102 bei verschiedenen Schritten während eines Prozesses zum Definieren der E/A-Stifte 104 in Übereinstimmung mit der vorliegenden Offenbarung.
  • Insbesondere zeigen 10-11 das CES 102 von 9 bei verschiedenen Schritten während eines Prozesses zum Definieren der E/A-Stifte 104A, 104B, 104D, 104E, sodass der Referenzknoten des CES 102 und der Eingangsknoten des CES 102 von der Unterseite 912 des CES 102 elektrisch zugänglich sind. Es wird beabsichtigt, dass die gleichen oder andere Schritte während eines Prozesses zum Definieren der E/A-Stifte 104 so realisiert werden können, dass der Referenzknoten des CES 102 und der Eingangsknoten des CES 102 von der Oberseite 952 des CES 102 elektrisch zugänglich sind. Im weiteren Sinne wird beabsichtigt, dass die gleichen oder andere Schritte während eines Prozesses zum Definieren der E/A-Stifte 104 so realisiert werden können, dass jeder bestimmte Knoten des CES 102 von der Oberseite 952 oder von der Unterseite 912 des CES 102 oder von beiden elektrisch zugänglich ist.
  • 10 zeigt eine Maske 954, die an einem Dielektrikum 956 der Unterseite 912 des CES 102 angeordnet ist, und ein Substrat 958, das so an dem CES 102 ausgerichtet ist, dass jede von mehreren Lötkugeln 960A-C (zusammen „Lötkugeln 960“), wie in einem bestimmten Muster auf dem Substrat 958 angeordnet, an einer entsprechenden innerhalb der Maske 954 ausgebildeten Öffnung ausgerichtet ist. In diesem Beispiel zeigen Lötkugeln 960A und 960E sowie, separat, Lötkugeln 960C und 960D ein etwa gleiches Lotvolumen auf, das sich von Lötkugel 960B unterscheidet. Dies liegt daran, dass die jeweiliger Abmessungen der dritten Vertiefung 932 und der ersten Vertiefung 910 sowie, separat, der fünften Vertiefung 940 und der zweiten Vertiefung 916 ungefähr gleich sind, sich aber von den jeweiligen Abmessungen der vierten Vertiefung 940 unterscheiden.
  • Form und Gestalt von bestimmten Vertiefungen von 9 können aufgrund von Abweichungen, die während der Herstellung des CES 102 eingetragen werden, „ungefähr“, aber nicht genau gleich sein.
  • Sobald jede der Lötkugeln 960 jeweils in einer zugehörigen der ersten Vertiefung 910, zweiten Vertiefung 916, dritten Vertiefung 932, vierten Vertiefung 936 und fünften Vertiefung 940 der Unterseite 912 des CES 102 angeordnet ist, können Wiederaufschmelzen des Lots und maschinelles Stiftbearbeitungsprozesse durchgeführt werden, um jeweilige Instanzen der E/A-Stifte 104 zu definieren. 11 zeigt die E/A-Stifte 104A, 104B, 104D und 104E (siehe 1) im Anschluss an Wiederaufschmelzen des Lots und maschinelle Stiftbearbeitungsprozesse, und daher zeigt jeder der E/A-Stifte 104A, 104B, 104D und 104E eine regelmäßige oder geformte Gestalt. Insbesondere zeigt 11, dass jeder der E/A-Stifte 104A, 104B, 104D und 104E so maschinell bearbeitet ist, um sich von dem CES 102 zu einer gemeinsamen Höhe 962 innerhalb der Spezifikationstoleranz zu erstrecken (untere linke Seite).
  • Die Angabe „zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz“ soll anzeigen, dass sich jeder der E/A-Stifte 104 möglicherweise nicht präzise zu der Höhe 962 erstreckt, wie von einer Oberfläche 964 des Dielektrikums 956 bis zu einer flachen Endoberfläche 966 der E/A-Stifte 104 gemessen, wie in 11 gezeigt, dass es aber eine gewisse Varianz oder Abweichung geben kann, sodass auf der Makroebene die Endoberfläche 966 von jedem der E/A-Stifte 104 Rauheit aufzeigen und/oder nicht präzise in einer Ebene 938 liegen kann. Allerdings kann auf der Mikroebene sowie für das bloße Auge die Endoberfläche 966 von jedem der E/A-Stifte 104 als präzise innerhalb der Ebene 968, d.h. „komplanar“, zu liegen scheinen. Es wird in beabsichtigt, dass eine solche Komplanarität Präzisionsoberflächenmontage des CES 102 an einer PCB entlang der unteren Oberfläche 912 des CES 102 erleichtern kann, und dass, zu niedrigen Kosten und ohne das Risiko von unbeabsichtigtem Einschluss von Hohlräumer im Lot unter den E/A-Stiften 104, wie in jedem der Beispiele der Offenbarung, die E/A-Stifte 104 durch einen Hersteller des CES 102 (vorab) definiert sind.
  • 11 zeigt ferner eine PCB 970, die so an dem CES 102 ausgerichtet ist, dass jede von mehreren Kontaktinseln 972A-E (zusammen „Kontaktinseln 972“), wie in einem bestimmten Muster auf der PCB 970 angeordnet, an einem entsprechenden der E/A-Stifte 104A, 104B, 104D und 104E ausgerichtet ist. 12 zeigt das CES 102, oberflächenmontiert an der PCB 970 entlang der unteren Oberfläche 912 des CES 102 durch Kontakte 974A-E (zusammen „Kontakte 974“), die durch Verbinden der E/A-Stifte 104A, 104B, 104D und 104E mit entsprechenden der Kontaktinseln 972A-E ausgebildet sind.
  • 13 zeigt ein beispielhaftes Verfahren 1300 zum Definieren von mehreren E/A-Stiften in Übereinstimmung mit der Offenbarung. Das beispielhafte Verfahren 1300 umfasst den Schritt des Auswählens (1302) eines Substrats, das ein Lötkugelmuster aufweist, das spezifisch für einen Typ von CES ist. Ein Beispiel für ein solches Substrat ist in 3 als das Substrat 246 gezeigt. Ein weiteres Beispiel eines solchen Substrats ist in 10 als das Substrat 958 gezeigt. Das beispielhafte Verfahren 1300 umfasst ferner den Schritt des Ineingriffbringens (1304) des Substrats, das das Lötkugelarray aufweist, mit dem CES, um Lotpaste auf jeden der mehreren Kontakte des CES abzuscheiden, die innerhalb des CES zurückgesetzt sind. Ein weiteres Beispiel eines solchen Schritts ist in 4 gezeigt. Das beispielhafte Verfahren 1300 umfasst ferner den Schritt des Durchführens von Temperaturzyklen (1306) am CES zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines E/A-Stifts für jeden der Kontakte des CES, die innerhalb des CES zurückgesetzt sind. Ein weiteres Beispiel eines solchen Schritts ist in 5 gezeigt. Das beispielhafte Verfahren 1300 umfasst ferner den Schritt des maschinellen Bearbeitens (108) des E/A-Stifts für jeden der Kontakte des CES, die innerhalb des CES zurückgesetzt sind, um sich freiliegend vom CES zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken. Ein Beispiel für einen solchen Schritt ist in 6 gezeigt. Ein weiteres Beispiel für einen solchen Schritt ist in 11 gezeigt. Das beispielhafte Verfahren 1300 umfasst ferner den Schritt der Oberflächenmontage (1310) des CES an einer Leiterplatte (PCB) zum Herstellen von E/A-Verbindungen durch Leiterbahnen zu anderen Komponenten und Vorrichtungen, die per Oberflächenmontage an der PCB befestigt sind. Ein Beispiel für einen solchen Schritt ist in 8 gezeigt. Ein weiteres Beispiel für einen solchen Schritt ist in 12 gezeigt.
  • Das beispielhafte Verfahren 1300 stellt dahingehend einen Paradigmenwechsel dar, dass der Hersteller des CES die Last der Qualitätskontrolle im Hinblick auf Minimieren von unbeabsichtigtem Einschluss von Hohlräumen in dem Lot unter den E/A-Stiften übernehmen kann, wodurch bestehende Kundentreue gestärkt und potenziell neue Kunden gewonnen werden können. Dies liegt daran, dass sowohl bestehende als auch potenzielle neue Kunden wesentliche Kosteneinsparungen erzielen können, da ihre eigenen Oberflächenmontageprozesse vereinfacht oder optimiert werden können, indem die Anzahl der Schritte, die nötig sind, um das CES per Oberflächenmontage an eine PCB aufzubringen, um ein Elektronikprodukt oder eine Schaltung zu produzieren, die die Funktionalität des CES enthält oder nutzt, verringert wird. Ferner können sich die Kosteneinsparungen entlang der gesamten Lieferkette bis hin zum Endkunden für Verbraucherelektronik fortsetzen. Ferner kann der Hersteller des CES besser sicherstellen, dass Nenneigenschaften des CES auf Vorrichtungsebene realisiert werden, anstatt durch den unmittelbaren Kunden während dessen eigener Prozesse für Oberflächenmontage des CES an einem Substrat wie einer PCB zum Produzieren eines Elektronikprodukts oder einer Schaltung, die die Funktionalität des CES enthält oder nutzt, unbeabsichtigt beeinträchtigt zu werden. Im weiteren Sinne kann die Reputation des Herstellers für das Produzieren von Vorrichtungen mit hoher Leistungsfähigkeit geschützt werden und wird nicht durch eine wahrgenommene Verschlechterung der Leistungsfähigkeit, die nicht dem CES zugeordnet werden kann, bedroht.
  • Zusätzlich demonstrieren die folgenden nummerierten Beispiele einen oder mehrere Aspekte der Offenbarung.
  • Beispiel 1: Ein Verfahren, das Folgendes umfasst: Aufbringen eines Auf Kontakte begrenzten Lotvolumens auf mindestens zwei innerhalb eines Substrats mit eingebettetem Chip zurückgesetzte Kontakte; Durchlaufen eines Temperaturzyklus des Substrats mit eingebettetem Chip zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte und Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend vom Substrat mit eingebettetem Chip zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken.
  • Beispiel 2: Das Verfahren nach Beispiel 1, wobei Aufbringen des kontakt-individuellen Lotvolumens umfasst: Aufbringen eines ersten Lotvolumens auf einen ersten der mindestens zwei Kontakte und eines zweiten Lotvolumens, das sich von dem ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte.
  • Beispiel 3: Das Verfahren nach einem der Beispiele 1-2, wobei Aufbringen des kontakt-individuellen Lotvolumens umfasst: Anordnen einer Maske auf dem Substrat mit eingebettetem Chip, sodass eine erste Öffnung der Maske an einem ersten der mindestens zwei Kontakte ausgerichtet ist und eine zweite Öffnung der Maske, die anders dimensioniert ist als die erste Öffnung, an einem zweiten der mindestens zwei Kontakte ausgerichtet ist.
  • Beispiel 4: Das Verfahren nach einem der Beispiele 1-3, wobei Aufbringen des kontakt-individuellen Lotvolumens umfasst: Ausrichten eines Substrats mit einem bestimmten Lötkugelmuster an dem Substrat mit eingebettetem Chip und Ineingriffbringen des Substrats mit dem bestimmten Lötkugelmuster mit dem Substrat mit eingebettetem Chip, sodass ein erstes Lotvolumen auf einen ersten der mindestens zwei Kontakte aufgebracht wird und ein zweites Lotvolumen, das sich vom ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte aufgebracht wird.
  • Beispiel 5: Das Verfahren nach einem der Beispiele 1-4, wobei Aufbringen des kontakt-individuellen Lotvolumens umfasst: Auswählen eines Substrats aus mehreren Substraten, von denen jedes ein Lötkugelmuster aufweist, das spezifisch für einen Typ von Substrat mit eingebettetem Chip ist; Ausrichten des Substrats an dem Substrat mit eingebettetem Chip und Ineingriffbringen des Substrats mit dem bestimmten Lötkugelmuster mit dem Substrat mit eingebettetem Chip, sodass ein erstes Lotvolumen auf einen ersten der mindestens zwei Kontakte aufgebracht wird und ein zweites Lotvolumen, das sich vom ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte aufgebracht wird.
  • Beispiel 6: Das Verfahren nach einem der Beispiele 1-5, das ferner Folgendes umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist.
  • Beispiel 7: Das Verfahren nach einem der Beispiele 1-6, das ferner Folgendes umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und einem bestimmten der mindestens zwei innerhalb des Substrats mit eingebettetem Chip zurückgesetzten Kontakte gekoppelt ist.
  • Beispiel 8: Das Verfahren nach einem der Beispiele 1-7, das ferner Folgendes umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung, mindestens zwei diskrete Transistoren und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung, einem bestimmten der mindestens zwei innerhalb des Substrats mit eingebettetem Chip zurückgesetzten Kontakte und einem bestimmten der mindestens zwei diskreten Transistoren gekoppelt ist.
  • Beispiel 9: Das Verfahren nach einem der Beispiele 1-8, wobei maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte Folgendes umfasst: Formen des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, sodass eine freiliegende Kontaktoberfläche eines ersten Eingang/Ausgang-Stifts ungefähr komplanar mit einer freiliegenden Kontaktoberfläche eines zweiten Eingang/Ausgang-Stifts ist.
  • Beispiel 10: Das Verfahren nach einem der Beispiele 1-9, das ferner Folgendes umfasst: Montieren des Substrats mit eingebettetem Chip auf einer Leiterplatte, wobei der Eingang/Ausgang-Stift für jeden der mindestens zwei Kontakte mit einer bestimmten Kontaktinsel der Leiterplatte gekoppelt ist.
  • Beispiel 11: Ein Halbleitervorrichtungsgehäuse, das Folgendes umfasst: ein Substrat mit eingebettetem Chip, das mindestens zwei freiliegende Eingang/Ausgang-Stifte beinhaltet, von denen jeder eine Querschnittsfläche aufweist, die sich von mindestens einem anderen der mindestens zwei freiliegenden Eingang/Ausgang-Stifte unterscheidet und der sich vom Substrat mit eingebettetem Chip zu einer Höhe erstreckt, die allen der mindestens zwei freiliegenden Eingang/Ausgang-Stifte innerhalb der Spezifikationstoleranz gemeinsam ist.
  • Beispiel 12: Das Halbleitervorrichtungsgehäuse nach Beispiel 11, wobei sich ein erster der mindestens zwei freiliegenden Eingang/Ausgang-Stifte von einem ersten Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, erstreckt und sich ein zweiter der mindestens zwei freiliegenden Eingang/Ausgang-Stifte von einem zweiten Kontakt, der in einer Tiefe, die sich von der des ersten Kontakts unterscheidet, innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, erstreckt.
  • Beispiel 13: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-12, wobei eine freiliegende Oberfläche von einem ersten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte ungefähr komplanar mit einer freiliegenden Oberfläche eines zweiten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte ist.
  • Beispiel 14: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-13, wobei eine nicht freiliegende Fläche von mindestens einem der mindestens zwei freiliegenden Eingang/Ausgang-Stifte in Kontakt mit einer angeschrägten Oberfläche eines dielektrischen Materials des Substrats mit eingebettetem Chip ist.
  • Beispiel 15: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-14, wobei das Substrat mit eingebettetem Chip eine Leistungswandlerschaltungsanordnung umfasst und jeder der mindestens zwei freiliegenden Eingang/Ausgang-Stifte elektrisch mit einem Knoten der Leistungswandlerschaltungsanordnung über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  • Beispiel 16: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-15, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und mit einem bestimmten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  • Beispiel 17: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-16, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung, mindestens zwei diskrete Transistoren und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und mit einem bestimmten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte und einem bestimmten der mindestens zwei diskreten Transistoren über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  • Beispiel 18: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-17, wobei die mindestens zwei freiliegenden Eingang/Ausgang-Stifte jeweils elektrisch mit einer integrierten Schaltung, die innerhalb des Substrats mit eingebettetem Chip eingebettet ist, über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt sind.
  • Beispiel 19: Das Halbleitervorrichtungsgehäuse nach einem der Beispiele 11-18, wobei die mindestens zwei freiliegenden Eingang/Ausgang-Stifte jeweils elektrisch mit einer integrierten Schaltung und einem Transistor, die innerhalb des Substrats mit eingebettetem Chip eingebettet sind, über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt sind.
  • Beispiel 20: Ein Verfahren, das Folgendes umfasst: Abscheiden von Lot auf jedem von mehreren unterschiedlich dimensionierten Kontakten, die in unterschiedlichen Tiefen innerhalb eines Substrats mit eingebettetem Chip zurückgesetzt sind, das eine Leistungswandlerschaltungsanordnung umfasst; Durchlaufen eines Temperaturzyklus des Substrats mit eingebettetem Chip zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines Eingang/Ausgang-Stifts für jeden der mehreren Kontakte, der elektrisch mit der Leistungswandlerschaltungsanordnung über einen entsprechenden der mehreren Kontakte gekoppelt ist und maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend von dem Substrat mit eingebettetem Chip zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken.
  • Verschiedene Beispiele der Offenbarung wurden beschrieben. Jede Kombination der beschriebenen Systeme, Operationen oder Funktionen wird beabsichtigt. Diese und andere Beispiele befinden sich innerhalb des Schutzumfangs der folgenden Ansprüche.

Claims (20)

  1. Verfahren, das umfasst: Aufbringen eines kontakt-individuellen Lotvolumens auf mindestens zwei innerhalb eines Substrats mit eingebettetem Chip zurückgesetzte Kontakte; Durchlaufen eines Temperaturzyklus des Substrats mit eingebettetem Chip zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte und maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend von dem Substrat mit eingebettetem Chip zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken.
  2. Verfahren nach Anspruch 1, wobei das Aufbringen des kontakt-individuellen Lotvolumens umfasst: Aufbringen eines ersten Lotvolumens auf einen ersten der mindestens zwei Kontakte und eines zweiten Lotvolumens, das sich von dem ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Aufbringen des kontakt-individuellen Lotvolumens umfasst: Anordnen einer Maske auf dem Substrat mit eingebettetem Chip, sodass eine erste Öffnung der Maske an einem ersten der mindestens zwei Kontakte ausgerichtet ist und eine zweite Öffnung der Maske, die anders dimensioniert ist als die erste Öffnung, an einem zweiten der mindestens zwei Kontakte ausgerichtet ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen des kontakt-individuellen Lotvolumens umfasst: Ausrichten eines Substrats mit einem bestimmten Lötkugelmuster an dem Substrat mit eingebettetem Chip und Ineingriffbringen des Substrats mit dem bestimmten Lötkugelmuster mit dem Substrat mit eingebettetem Chip, sodass ein erstes Lotvolumen auf einen ersten der mindestens zwei Kontakte aufgebracht wird und ein zweites Lotvolumen, das sich von dem ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte aufgebracht wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen des kontakt-individuellen Lotvolumens umfasst: Auswählen eines Substrats aus mehreren Substraten, von denen jedes ein Lötkugelmuster aufweist, das spezifisch für einen Typ von Substrat mit eingebettetem Chip ist; Ausrichten des Substrats an dem Substrat mit eingebettetem Chip und Ineingriffbringen des Substrats mit dem bestimmten Lötkugelmuster mit dem Substrat mit eingebettetem Chip, sodass ein erstes Lotvolumen auf einen ersten der mindestens zwei Kontakte aufgebracht wird und ein zweites Lotvolumen, das sich von dem ersten Lotvolumen unterscheidet, auf einen zweiten der mindestens zwei Kontakte aufgebracht wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung und mehrere Durch-Via-Leiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und mit einem bestimmten der mindestens zwei innerhalb des Substrats mit eingebettetem Chip zurückgesetzten Kontakte gekoppelt ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst: Auswählen des Substrats mit eingebettetem Chip aus mehreren Substraten mit eingebettetem Chip, von denen jedes eine distinkte Architektur der eingebetteten Schaltung aufweist, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung, mindestens zwei diskrete Transistoren und mehrere Durch-Via-Leiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung, mit einem bestimmten der mindestens zwei innerhalb des Substrats mit eingebettetem Chip zurückgesetzten Kontakte und mit einem bestimmten der mindestens zwei diskreten Transistoren gekoppelt ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte umfasst: Formen des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, sodass eine freiliegende Kontaktoberfläche eines ersten Eingang/Ausgang-Stifts ungefähr komplanar mit einer freiliegenden Kontaktoberfläche eines zweiten Eingang/Ausgang-Stifts ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst: Montieren des Substrats mit eingebettetem Chip auf einer Leiterplatte, wobei der Eingang/Ausgang-Stift für jeden der mindestens zwei Kontakte mit einer bestimmten Kontaktinsel der Leiterplatte gekoppelt ist.
  11. Halbleitervorrichtungsgehäuse, das umfasst: ein Substrat mit eingebettetem Chip, das mindestens zwei freiliegende Eingang/Ausgang-Stifte beinhaltet, von denen jeder eine Querschnittsfläche aufweist, die sich von mindestens einem anderen der mindestens zwei freiliegenden Eingang/Ausgang-Stifte unterscheidet, und der sich vom Substrat mit eingebettetem Chip zu einer Höhe erstreckt, die allen der mindestens zwei freiliegenden Eingang/Ausgang-Stifte innerhalb der Spezifikationstoleranz gemeinsam ist.
  12. Halbleitervorrichtungsgehäuse nach Anspruch 11, wobei sich ein erster der mindestens zwei freiliegenden Eingang/Ausgang-Stifte von einem ersten Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, erstreckt, und sich ein zweiter der mindestens zwei freiliegenden Eingang/Ausgang-Stifte von einem zweiten Kontakt, der innerhalb des Substrats mit eingebettetem Chip in einer Tiefe, die sich von der des ersten Kontakts unterscheidet, zurückgesetzt ist, erstreckt.
  13. Halbleitervorrichtungsgehäuse nach Anspruch 11 oder 12, wobei eine freiliegende Oberfläche von einem ersten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte ungefähr komplanar mit einer freiliegenden Oberfläche eines zweiten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte ist.
  14. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 13, wobei eine nicht freiliegende Oberfläche von mindestens einem der mindestens zwei freiliegenden Eingang/Ausgang-Stifte in Kontakt mit einer angeschrägten Oberfläche eines dielektrischen Materials des Substrats mit eingebettetem Chip ist.
  15. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 14, wobei das Substrat mit eingebettetem Chip eine Leistungswandlerschaltungsanordnung umfasst und jeder der mindestens zwei freiliegenden Eingang/Ausgang-Stifte elektrisch mit einem Knoten der Leistungswandlerschaltungsanordnung über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  16. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 15, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und mit einem bestimmten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  17. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 16, wobei das Substrat mit eingebettetem Chip eine integrierte Schaltung, mindestens zwei diskrete Transistoren und mehrere Durchgangsleiter umfasst, von denen jeder elektrisch mit der integrierten Schaltung und mit einem bestimmten der mindestens zwei freiliegenden Eingang/Ausgang-Stifte und einem bestimmten der mindestens zwei diskreten Transistoren über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt ist.
  18. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 17, wobei die mindestens zwei freiliegenden Eingang/Ausgang-Stifte jeweils elektrisch mit einer integrierten Schaltung, die innerhalb des Substrats mit eingebettetem Chip eingebettet ist, über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt sind.
  19. Halbleitervorrichtungsgehäuse nach einem der Ansprüche 11 bis 17, wobei die mindestens zwei freiliegenden Eingang/Ausgang-Stifte jeweils elektrisch mit einer integrierten Schaltung und einem Transistor, die innerhalb des Substrats mit eingebettetem Chip eingebettet sind, über einen entsprechenden Kontakt, der innerhalb des Substrats mit eingebettetem Chip zurückgesetzt ist, gekoppelt sind.
  20. Verfahren, das umfasst: Abscheiden von Lot auf jedem von mehreren unterschiedlich dimensionierten Kontakten, die in unterschiedlichen Tiefen innerhalb eines Substrats mit eingebettetem Chip zurückgesetzt sind, das eine Leistungswandlerschaltungsanordnung umfasst; Durchlaufen eines Temperaturzyklus des Substrats mit eingebettetem Chip zum Induzieren eines Wiederaufschmelzens des Lots und Definieren eines Eingang/Ausgang-Stifts für jeden der mehreren Kontakte, der elektrisch mit der Leistungswandlerschaltungsanordnung über einen entsprechenden der mehreren Kontakte gekoppelt ist und maschinelles Bearbeiten des Eingang/Ausgang-Stifts für jeden der mindestens zwei Kontakte, um sich freiliegend von dem Substrat mit eingebettetem Chip zu einer gemeinsamen Höhe innerhalb der Spezifikationstoleranz zu erstrecken.
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