CN108010885A - 用于芯片嵌入式衬底的输入/输出引脚 - Google Patents

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Abstract

用于芯片嵌入式衬底的输入/输出引脚可以通过以下步骤制作：将不同接触体积的焊料施加到凹陷在所述芯片嵌入式衬底内的至少两个接触部，温度循环所述芯片嵌入式衬底以引起焊料回流并为所述至少两个接触部中的每一个限定输入/输出引脚，以及为所述至少两个接触部中的每一个加工所述输入/输出引脚，以便从所述芯片嵌入式衬底暴露并延伸到规定公差内的共同高度。这种技术代表了一种范式转移，其中，芯片嵌入式衬底的制造商而不是制造商的直接客户可能承担最小化所述输入/输出引脚下方的非期望的焊料空隙捕获方面的质量控制的责任，从而增强现有客户的忠诚度并潜在地吸引新客户。

Description

用于芯片嵌入式衬底的输入/输出引脚
技术领域
本发明涉及制作用于芯片嵌入式衬底的输入/输出引脚的方法和一种半导体装置封装体。
背景技术
表面贴装技术是一种用于电子器件的生产方法，其涉及将无源或有源器件(例如通过芯片嵌入式封装技术实现的器件)附接到印刷电路板。这样的器件可以被焊接到印刷电路板，以与安装到印刷电路板的其它器件建立连接。
发明内容
本公开涉及用于芯片嵌入式衬底(CES：Chip-Embedded Substrate)的输入/输出(I/O：Input/Output)引脚。在一个方面，一种方法包括：将不同接触体积的焊料施加到凹陷在CES内的至少两个接触部；温度循环CES，以引起焊料回流并为所述至少两个接触部中的每一个限定I/O引脚；以及为所述至少两个接触部中的每一个加工所述I/O引脚，以便从CES暴露并延伸到规定定公差内的共同高度。可以想到，I/O引脚可以由CES的制造商而不是制造商的直接客户限定或制作。这样的实施方式代表了一种范式转移，其中，CES的制造商可承担最小化I/O引脚下方的非期望的焊料空隙捕获方面的质量控制的责任，从而增强现有客户的忠诚度并潜在地吸引新客户。这是因为现有的客户和潜在的新客户都可以实现显著的成本节省，这是因为通过减少将CES表面贴装到印刷电路板(PCB：Printed CircuitBoard)所需的步骤的数量，他们自己为了生产包含或利用CES的功能的电子产品或电路的表面贴装装配过程可以简化或精简。此外，成本节约可以通过供应链一直传导到最终的消费电子产品客户。
附图说明
图1示出了围绕CES构建的功率转换器的示意图，所述CES本身包括根据本公开限定的多个I/O引脚。
图2示出了图1中的CES的横截面图，其中，CES被实现为单芯片嵌入式衬底。
图3-6示出了在根据本公开限定多个I/O引脚的过程中的各个步骤时的图2中的CES。
图7-8示出了在根据本公开将CES表面贴装到PCB的过程中的各个步骤时的图2中的CES。
图9示出了图1中的CES的横截面图，其中，CES被实现为多芯片嵌入式衬底。
图10示出了在根据本公开限定多个I/O引脚的过程中的一个步骤时的图9中的CES。
图11-12示出了在根据本公开将CES表面贴装到PCB的过程中的各个步骤时的图9中的CES。
图13示出了根据本公开的用于限定多个I/O引脚的示例性方法。
具体实施方式
图1示出了围绕CES 102构建的功率转换器100的示意图，所述CES 102包括根据本公开限定的多个I/O引脚104A-E(统称为“I/O引脚104”)。可以想到，I/O引脚104可以由CES102的制造商而不是制造商的直接客户限定或制作。这种实施方式代表了一种范式转移，其中，CES 102的制造商可承担最小化I/O引脚104下方的非期望的焊料空隙捕获方面的质量控制的责任。简言之，如果焊料空隙相对较大和/或在密度方面是显著的，则可能由于与缺陷相关的串联电阻而导致可归因于I/O引脚104下方的焊料空隙的功率转换器100的性能降级。通过承担最小化I/O引脚104下方的非预期的焊料空隙捕获方面的质量控制的责任，CES102的制造商可以更好地确保实现CES 102的额定装置级特性，而不会被直接客户在他们自己的用于将CES 102表面贴装到诸如PCB的衬底以生产功率转换器100的工艺中意外地降低。通过扩展，用于生产高性能装置(即CES 102)的制造商的声誉可以得到保护并且不受威胁，因为性能的能察觉到的下降不能归因于CES 102。
对于功率转换器100，功率转换器100可以包括多相功率转换器，例如用于将输入DC信号转换成具有降低的电压的输出DC信号的半桥DC-DC降压转换器。对于每相，多相功率转换器可以包括半桥电路和电感器。作为DC-DC降压转换器，功率转换器100可以用作各种应用场合中的电压调节器。在一些示例中，功率转换器100可以被设计用于利用高电流和/或电压的大功率应用场合。然而，本公开的技术也可以应用于其它电路和配置、例如其它类型的功率转换器，包括多相功率转换器。
在所示的示例中，功率转换器100包括以特定拓扑耦合在一起的晶体管106、108和控制电路110。尽管如此，功率转换器100也可以包括比图1所示更多或更少的器件。功率转换器100还包括对应于例如I/O引脚104E的输入节点、对应于例如I/O引脚104C的开关节点和对应于(下面进一步讨论)例如I/O引脚104A、104B、104D中的至少一个的参考节点以及图1中未明确示出的其它节点。通常，所提到的每个节点被配置为连接到一个或多个外部器件。
例如，如图1所示，输入节点可以连接到电源，开关节点可以连接到电感器112，电感器112又连接到电容器114，参考节点可以连接到诸如参考地的参考电压。此外，控制电路110可以连接到参考地和通过未示出的节点连接到位于CES 102外的电路。并且，尽管在图1中电感器112和电容器114均被示为位于CES 102外，但CES 102可以在一些示例中制作成使得分别由电感器112和电容器114呈现的电感和电容可以在CES 102内或通过CES 102实现(例如，经由由CES 102的封装体引入的寄生L/C等)。
尽管在图1中晶体管106、108中的每一个均被示为金属氧化物半导体场效应晶体管(MOSFET：Metal-Oxide-Semiconductor Field-Effect Transistor)，但可以想到，也可利用电性能为电压可控的任何电装置。例如，晶体管106、108可以包括双极结型晶体管(BJT：Bipolar Junction Transistor)、绝缘栅双极晶体管(IGBT：Insulated-Gate BiplorTransistor)、高电子迁移率晶体管(HEMT：High-Electron-Mobility Transistor)、氮化镓基晶体管(GaNT:Gallium-Nitride-based Transistor)和/或电压可控的其它元件。此外，晶体管106、108可以包括n型晶体管或p型晶体管。例如，n型MOSFET可以包括用于使电子流过负载端子之间的p-衬底的n沟道。在一些示例中，晶体管106、108可以包括诸如二极管的其它电压控制装置。晶体管106、108还可以包括与晶体管并联连接的续流二极管，以防止晶体管106、108的反向击穿。在一些示例中，晶体管106、108可以作为开关或压控电阻器装置工作。
在一个示例中，晶体管106、108可以包括垂直功率晶体管。对于垂直功率晶体管，源极端子和漏极端子可以位于晶体管的相反侧或相反表面上。垂直功率晶体管中的漏级-源极电流可以从顶部到底部或从底部到顶部流过晶体管。在另外的示例中，晶体管106、108可以包括多于两个的晶体管，例如在多相功率转换器或其它更复杂的功率电路中。例如，在多相功率转换器中，功率转换器100可以具有用于每相的一个高侧晶体管和一个低侧晶体管。因此，多相功率转换器可以包括如图1所示的功率转换器100的一个或多个复制。
图1示出了具有三个端子的晶体管106、108：漏极(D)、源极(S)和栅极(G)。漏极和源极可以是负载端子，栅极可以是控制端子。电流可以基于栅极处的电压在晶体管106、108的漏极和源极之间流动。更具体地，如图1所示，电流可以基于晶体管106的栅极处的电压从输入节点经由晶体管106的漏极和源极流到开关节点。如图1所示，电流可以基于晶体管108的栅极处的电压从开关节点流过晶体管108的漏极和源极到参考节点。晶体管106可以包括高侧晶体管，晶体管108可以包括低侧晶体管。
晶体管106、108可以包括各种材料化合物，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或一种或两种以上半导体材料的任何其它组合。为了在一些电路中利用较高功率密度要求，功率转换器可以在较高频率下工作。改进的磁性元件和更快的开关，如GaN开关，可支持更高频率的转换器。这些较高频率电路可能需要以比较低频率电路更精确的定时发送控制信号。
控制电路110可以向晶体管106、108的控制端子传送诸如脉冲宽度调制(PWM：Pulse Width Modulation)信号、脉冲密度调制(PDM：Pulse Density Modulation)信号或其它调制信号的调制信号。图1将控制电路110描绘为一个器件，但是控制电路110可以包括作为分离的器件的调制控制电路和驱动器电路。在这种实施方式中，PWM控制电路和驱动器电路中的一个或两者可以位于功率转换器100的外部。如图1所示的晶体管106、108和控制电路110可以一起包括在半导体装置封装体、例如芯片嵌入式衬底、集成电路或任何其它合适的封装体。
电感器112可以包括线圈电感器或任何合适的电感器。如图1所示，电感器112可以连接到开关节点和输出节点。电感器112可阻止交流(AC：Alternating-Current)电流的流动，而允许DC电流在开关节点和输出节点之间流动。电容器114可以包括薄膜电容器、电解电容器、陶瓷电容器或任何适合类型的电容器。电容器114可以连接到输出节点和参考节点。电容器114可以阻止DC电流的流动，同时允许AC电流在输出节点和参考节点之间流动。电容器114可以用作输出节点处的电压的平滑电容器，以减轻输出节点处的电压的波动。
如上所述，可以想到，I/O引脚104可以由CES 102的制造商而不是制造商的直接客户限定或制作。另外，可以想到，CES 102的架构可以是特定的实施方式，因此可以以许多不同的方式实现。结合图2示出和讨论了CES 102的一个独特的嵌入式电路架构的示例。结合图9示出和讨论了CES 102的一个独特的嵌入式电路架构的另一个示例。结合图13示出和讨论了用于限定I/O引脚104的示例性方法，而不考虑CES 102的架构。
图2示出了图1中的CES 102的横截面图，其中，CES 102被实现为单芯片嵌入式衬底。因此，晶体管106、108和控制电路110(参见图1)总体上由嵌入在CES 102内的集成电路(IC)202实施或被实施为该集成电路(IC)202。如图所示，IC 202可经由至少部分地嵌入在CES 102内的第一导体网络和第二导体网络中的每一个电接触。
具体地，参照图2中的IC 202的左上侧，第一导体网络包括(逆时针)第一IC接触部204、第一过孔结构206、位于CES 102的顶侧212的第一凹部210内的钝化接触部208(例如，Ni/Au等)、位于CES 102的底侧218的第一凹部216内的钝化接触部214、位于CES 102的底侧218的第二凹部220内的钝化接触部219和沿着IC 202的整个侧部的IC接触区域222。由第一导体网络的相应元件限定的节点对应于如图1所示的CES 102的参考节点。因此，CES 102的架构使得参考节点可从CES 102的顶侧212和底侧218接触到，其中，如下所讨论的，CES 102可以在一个示例中沿着CES 102的底侧218表面贴装到PCB上。
参考图2中的IC 202的右上侧，第二导体网络包括(顺时针)第三IC接触部224、第二过孔结构226、位于CES 102的顶侧212的第二凹部230内的钝化接触部228和位于CES 102的底侧218的第三凹部234内的钝化接触部232。由第二导体网络的相应元件限定的节点对应于如图1所示的开关节点。因此，CES 102的架构使得开关节点可以从CES 102的顶侧212和底侧218接触到。
参考图2中的CES 102的顶侧212，第一凹部210和第二凹部230中的每一个形成在薄膜电介质236内，并且第一凹部210的钝化接触部208和第二凹部230的钝化接触部228中的每一个相应地位于第一凹部210和第二凹部230的底部处，使得间隙237限定在钝化接触部208和钝化接触部228中的每一个与相应的电介质236的倾斜表面238之间。如下面所讨论的，特定接触体积的焊料可以在限定相应的I/O引脚104的过程中位于第一凹部210和第二凹部230中的每一个内，使得CES 102(参见图1)的参考节点和CES 102的开关节点可以从CES 102的顶侧212电接触，并且间隙237可以确保在焊料回流期间钝化接触部208和钝化接触部228中的每一个都是完全合金化的。尽管如此，也可以想到，间隙237是可选特征。
参考图2中的CES 102的底侧218，第一凹部216、第二凹部220和第三凹部234中的每一个形成在薄膜电介质240内，并且第一凹部216的钝化接触部214、第二凹部220的钝化接触部219和第三凹部234的钝化接触部232中的每一个相应地在第一凹部216、第二凹部220和第三凹部234的底部处紧邻或邻接电介质240的倾斜表面242定位。如下面所讨论的，在限定相应的I/O引脚104的过程中，可以将特定接触体积的焊料定位在第一凹部216、第二凹部220和第三凹部220中的每一个内，使得CES 102的参考节点和CES 102的开关节点可以从CES 102的底侧218电接触。在一些示例中，间隙可以限定在钝化接触部214、钝化接触部219和钝化接触部232中的任何特定的一个与电介质240的相应的倾斜表面242之间。虽然是可选特征，但是这样的间隙可以如图2中的间隙237所示地来限定。
如上所述，在限定I/O引脚104的过程中，可以将特定接触体积的焊料定位在CES102的顶侧212的第一凹部210和第二凹部230中的每一个内，使得CES 102的参考节点和开关节点可从CES 102的顶侧212电接触。另外，在限定I/O引脚104的过程中，可以将特定接触体积的焊料定位在第一凹部216、第二凹部220和第三凹部234中的每一个内，使得CES 102的参考节点和开关节点可从CES 102的底侧218电接触。
作为一个示例，在限定例如I/O引脚104D(参见图1)的过程中，可以将特定接触体积的焊料定位在CES 102的顶侧212的第一凹部210内，并且在限定例如I/O引脚104C的过程中，可以将特定接触体积的焊料定位在CES 102的顶侧212的第二凹槽230内。附加性地，在限定例如I/O引脚104A的过程中，可以将特定接触体积的焊料定位在CES 102的底侧218的第一凹部216内，在限定例如I/O引脚104B的过程中，可以将特定接触体积的焊料定位在CES102的底侧218的第二凹部220内，并且在限定例如I/O引脚104C的过程中，可以将特定接触体积的焊料定位在CES 102的底侧218的第三凹部234内。此外，可以想到，特定接触体积的焊料可以定位在沿着CES 102的顶侧212和/或底侧218的图2中未明确示出的一个或两个以上凹部内。
作为一个示例，在限定例如I/O引脚104E(参见图1)的过程中，可以将特定接触体积的焊料定位在沿着CES 102的顶侧212的一个凹部内(未示出，但可以类似于图2的凹部210、凹部216、凹部220中的任何一个)。附加性地或替代性地，在限定例如I/O引脚104E的过程中，可以将特定接触体积的焊料定位在沿着CES 102的底侧218的一个凹部内(未示出，但可以类似于图2的凹部210、凹部216、凹部220中的任何一个)。在这些和其它示例中，短语“例如”旨在表示CES 102的架构使得I/O引脚104中的任何特定的一个均可被限定为使CES102的任何特定节点均可从CES 102的顶侧212和/或底侧218电接触(例如，类似于图2所示的开关节点等)。图3-6示出了根据本公开在限定I/O引脚104的过程中的各个步骤时的CES102。
具体地，图3-6示出了在限定I/O引脚104A-C使得CES 102的参考节点和开关节点可以从CES 102的底侧218电接触的过程中的各个步骤时的图2中的CES 102。可以想到，在限定I/O引脚104的过程中可以实施相同步骤和其它步骤，使得CES 102的参考节点和开关节点可以从CES 102的顶侧212电接触。通过扩展，可以想到，在限定I/O引脚104的过程中可以实施相同步骤和其它步骤，使得CES 102的任何特定节点可以从CES 102的顶侧212和底侧218中的一个或两者电接触。
图3示出了定位到CES 102的底侧218的电介质240的掩模244和与CES 102对正的衬底246，使得在衬底246上以特定图案布置的多个焊球248A-C(统称为“焊球248”)中的每一个与形成在掩模244内的相应孔洞对正。焊球248中的每一个具有特定接触体积的焊料。在这些和其它示例中，短语“特定接触体积的焊料”旨在表示，在限定相应的I/O引脚104的过程中特定量的焊料材料沉积在CES 102的底侧218的第一凹部216、第二凹部220和第三凹部234中的每一个内。在图3的示例中，焊球248A和248C具有近似相同体积的焊料，但与焊球248B不同。这是因为第一凹部216和第三凹部234中的每一个的相应的尺寸(例如，深度、高度、微分横截面积等)近似相同，但是与第二凹部220的相应的尺寸不同，使得第一凹部216的形状和形式与第三凹部234的形状和形式近似相同。因为在CES 102制造过程中引入的变化，第一凹部216和第三凹部234的形状和形式可以是“近似”相同，而不是精确地相同。
图4示出了焊球248中的每一个通过形成在掩模244内的对应孔洞定位到CES 102的底侧218的第一凹部216、第二凹部220和第三凹部234中的相应的一个。在实践中，可以通过许多不同的技术经由形成在掩模244内的相应的孔洞将焊料定位到第一凹部216、第二凹部220和第三凹部234。例如，代替如图3-4所示的基于衬底的实施方式，在限定I/O引脚104的过程中可以使用丝网印刷技术。其它示例也是可能的。
如图4所示，一旦焊球248中的每一个被定位到第一凹部216、第二凹部220和第三凹部234中的相应的一个，可以执行焊料回流和引脚加工工艺以限定I/O引脚104A-C。图5示出了紧跟在焊料回流工艺(例如，温度循环、反流、干燥烘烤等)之后的I/O引脚104A-C，因此，从CES 102的电介质240延伸的I/O引脚104A-C中的每一个呈现不规则或未成形的形式。图6示出了紧跟在引脚加工工艺(例如，研磨或蚀刻、抛光等)之后的I/O引脚104A-C，因此，从电介质240延伸的I/O引脚104A-C中的每一个呈现规则或成形的形式。特别地，图6示出了被加工成从CES 102延伸到规定公差内的共同高度250(左下侧)的I/O引脚104A-C中的每一个。
短语“规定公差内的共同高度”旨在表示，I/O引脚104中的每一个可能不会精确地延伸到高度250(如图6所示，该高度从电介质240的表面252测量到I/O引脚104的平坦的端面254)，而是可能存在一些变化或偏差(例如，+/-2μm等)，使得每个I/O引脚104的宏观端面254上成粗糙状或不是精确地位于平面256上。然而，在微观尺度上，对肉眼而言，每个I/O引脚104A-C的端面254可能表现为正好位于平面256内，与其共面。可以想到，这种共面性可以有助于将CES 102沿着CES 102的底表面218精确地表面贴装到PCB，并且成本低，而且没有在I/O引脚104下方产生非预期的焊料空隙捕获的风险，这是因为在本公开的每个示例中，I/O引脚104由CES 102的制造商(预)限定。图7-8示出了根据本公开在将CES 102表面贴装到PCB的过程中的各个步骤时的CES 102。
具体地，图7示出了与CES 102对正的PCB 258，使得以特定图案布置在PCB 258上的多个接触焊盘260A-C(统称为“接触焊盘260”)中的每一个与I/O引脚104A-C中的相应的一个对正。图8示出了通过将I/O引脚104A-C与接触焊盘260A-C中的相应的一个接合形成的接触部262A-C(统称为“接触部262”)而沿着CES 102的底表面218表面贴装到PCB 258的CES102。
图9示出了图1的CES 102的横截面图，其中，CES 102实现为多芯片嵌入式衬底。因此，晶体管106、108和控制电路110(参见图1)中的每一个由嵌入在CES 102内的分立器件实施或被实施为嵌入在CES 102内的分立器件。具体地，控制电路110在图9的示例中通过或作为集成电路(IC)902实施，晶体管106在图9的示例中通过或作为垂直功率晶体管904实施，晶体管108在图9的示例中通过或作为垂直功率晶体管906实施。
在所述示例中，参考图9的右下侧，位于CES 102的底侧912的第一凹部910内的钝化接触部908与位于CES 102的底侧912的第二凹部916内的钝化接触部914一起连接到嵌入在CES 102内的第一过孔结构918。第一过孔结构918电方面对应于CES 102的输入节点(见图1)。另外参考图9的左上侧，IC 902通过第一IC接触部920连接到第一过孔结构918，并且第一过孔结构918连接到晶体管904的栅极节点(参见图1中的晶体管106)。此外，IC 902通过第二IC接触部924连接到嵌入在CES 102内的第一导体结构922，并且第一导体结构922连接到晶体管904的漏极节点。此外，IC 902通过第三IC接触部928连接到嵌入在CES 102内的第二导体结构926，并且第二导体结构926连接到晶体管904的源极节点和晶体管906的漏极节点(参见图1中的晶体管108)。第二导体结构926电方面对应于CES 102的开关节点。
参考图9的左下侧，位于CES 102的底侧912的第三凹部932内的钝化接触部930与位于第四凹部936内的钝化接触部934以及位于CES 102的底侧912的第五凹部940内的钝化接触部938一起连接到嵌入在CES 102内的第二过孔结构942。IC 902通过第四IC接触部944和背侧接触部946连接到第二通孔结构942，第二通孔结构942又连接到晶体管906的源极节点(参见图1)。第二过孔结构942电方面对应于CES 102的参考节点。此外，IC 902通过第五IC接触部950连接到嵌入在CES 102内的第三导体结构948，并且第三导体结构948连接到晶体管906的栅极节点。
类似于图2的示例，在限定相应的I/O引脚104的过程中，可以将特定接触体积的焊料定位在CES 102的底侧912的第一凹部910、第二凹部916、第三凹部932、第四凹部936和第五凹部940中的每一个内。作为一个示例，在限定例如I/O引脚104E(参见图1)的过程中，可以将特定接触体积的焊料定位在CES 102的底侧912的第一凹部910内和第二凹部916内，并且在限定例如I/O引脚104D、104B和104A的过程中，可以将特定接触体积的焊料相应地定位在CES 102的底侧912的第三凹部932内、第四凹部936内和第五凹部940内。附加性地，可以想到，特定接触体积的焊料可以定位在沿着CES 102的顶侧952和/或底侧912的图9中未明确示出的一个或两个以上凹部内。
作为一个示例，在限定例如I/O引脚104C(参见图1)的过程中，可以将特定接触体积的焊料定位在沿着CES 102的顶侧952和/或底侧912的一个凹部(未示出，但可以类似于图2的凹部910、凹部916、凹部932、凹部936、凹部940中的任何一个)内。在这些和其它示例中，短语“例如”旨在表示，CES 102的架构可以使得I/O引脚104中的任何特定的一个可以限定或制作成使CES 102的任何特定节点可以从CES 102的顶侧952和/或底侧912电接触。图10-11示出了在根据本公开限定I/O引脚104的过程中的各个步骤时的CES 102。
具体地，图10-11示出了在限定I/O引脚104A、104B、104D、104E使得CES 102的参考节点和CES 102的输入节点可以从CES 102的底侧912电接触的过程中的各个步骤时的图9中的CES 102。可以想到，在限定I/O引脚104的过程中可以实施相同的步骤和其它步骤，使得CES 102的参考节点和CES 102的输入节点可从CES 102的顶侧952电接触。通过扩展，可以想到，在限定I/O引脚104的过程中可以实施相同的步骤和其它步骤，使得CES 102的任何特定节点可以从CES 102的顶侧952和底侧912中的一个或两者电接触。
图10示出了定位到CES 102的底侧912的电介质956的掩模954和与CES 102对正的衬底958，使得以特定图案布置在衬底958上的多个焊球960A-C(统称为“焊球960”)中的每一个与形成在掩模954内的相应孔洞对正。在所述示例中，焊球960A和960E具有近似相同体积的焊料，焊球960C和960D具有近似相同体积的焊料，但均不同于焊球960B。这是因为第三凹部932和第一凹部910中的每一个的相应尺寸近似相同，第五凹部940和第二凹部916中的每一个的相应尺寸近似相同，但与第四凹部940的相应尺寸不同。由于在CES 102的制造期间引入的变化，图9的特殊凹部的形状和形式可以是“近似”相同，而不是精确地相同。
一旦焊球960中的每一个被定位到CES 102的底侧912的第一凹部910、第二凹部916、第三凹部932、第四凹部936和第五凹部940中的相应的一个，可以执行焊料回流和引脚加工工艺以限定相应的I/O引脚104。图11示出了在焊料回流和引脚加工工艺之后的I/O引脚104A、104B、104D和104E(参见图1)，因此，I/O引脚104A、104B、104D和104E中的每一个都呈现规则或成形的形式。特别地，图11示出了被加工成从CES 102延伸到规定公差内的共同高度962(左下侧)的I/O引脚104A、104B、104D和104E中的每一个。
短语“规定公差内的共同高度”旨在表示，I/O引脚104中的每一个可能不会精确地延伸到高度962(如图11所示，该高度从电介质956的表面964测量到I/O引脚104的平坦的端面966)，而是可能存在一些变化或偏差，使得每个I/O引脚104的宏观端面966上可成粗糙状或不是精确地位于平面968上。然而，在微观尺度上，对肉眼而言，每个I/O引脚104的端面966可能表现为正好位于平面968内，即共面。可以想到，这种共面性可以有助于将CES 102沿着CES 102的底表面912精确地表面贴装到PCB，并且成本低，而且没有在I/O引脚104下方产生非预期的焊料空隙捕获的风险，这是因为在本公开的每个示例中，I/O引脚104由CES102的制造商(预)限定。
图11进一步示出了与CES 102对正的PCB 970，使得在PCB 970上以特定图案布置的多个接触焊盘972A-E(统称为“接触焊盘972”)中的每一个与I/O引脚104A、104B、104D和104E中的相应的一个对正。图12示出了通过I/O引脚104A、104B、104D和104E与接触焊盘972A-E中的相应的一个接合形成的接触部974A-E(统称为“接触部974”)而沿着CES 102的底表面912表面贴装到PCB 970的CES 102。
图13示出了根据本公开的用于限定多个I/O引脚的示例性方法1300。示例性方法1300包括选择(1302)具有特定于CES的类型的焊球图案的衬底的步骤。这种衬底的一个例子在图3中被示为衬底246。这种衬底的另一个例子在图10中被示为衬底958。示例性方法1300还包括将具有焊球阵列的衬底接合(1304)到CES以将焊料沉积到CES的凹陷在CES内的多个接触部中的每一个的步骤。这种步骤的另一个例子如图4所示。示例性方法1300还包括对CES进行温度循环(1306)以引起焊料回流并为CES的凹陷在CES内的所述接触部中的每一个限定I/O引脚的步骤。这种步骤的另一个例子如图5所示。示例性方法1300还包括为CES的凹陷在CES内的所述接触部中的每一个加工(108)I/O引脚以使其从CES暴露并延伸到规定公差内的共同高度的步骤。这种步骤的一个例子如图6所示。这种步骤的另一个例子如图11所示。示例性方法1300还包括将CES表面贴装(1310)到印刷电路板(PCB)以通过迹线建立到表面贴装到PCB的其它器件和装置的I/O连接的步骤。这种步骤的一个例子如图8所示。这种步骤的另一个例子如图12所示。
示例性方法1300代表了一种范式转移，其中，CES的制造商可承担最小化I/O引脚下方的非期望的焊料空隙捕获方面的质量控制的责任，从而增强现有客户的忠诚度并潜在地吸引新客户。这是因为现有的客户和潜在的新客户都可以实现显著的成本节省，这是因为通过减少将CES表面贴装到PCB所需的步骤的数量，他们自己为了生产包含或利用CES的功能的电子产品或电路的表面贴装装配过程可以简化或精简。此外，成本节约可以通过供应链一直传导到最终消费电子产品客户。此外，CES的制造商可以更好地确保实现CES的额定装置级特性，而不会被直接客户在他们自己将CES表面贴装到诸如PCB的衬底上以产生包含或利用CES的功能的电子产品或电路的过程中意外地降低。通过扩展，用于生产高性能装置的制造商的声誉可以得到保护并且不受威胁，因为性能的能察觉到的下降不能归因于CES 102。
附加性地，以下编号的示例示出了本公开的一个或多个方面。
示例1：一种方法包括：将不同接触体积的焊料施加到凹陷在芯片嵌入式衬底内的至少两个接触部；温度循环芯片嵌入式衬底，以引起焊料回流并为所述至少两个接触部中的每一个限定输入/输出引脚；以及为所述至少两个接触部中的每一个加工所述输入/输出引脚，以便从所述芯片嵌入式衬底暴露并延伸到规定定公差内的共同高度。
示例2：示例1所述的方法，其中，施加不同接触体积的焊料包括：将第一体积的焊料施加到所述至少两个接触部中的第一个，以及将不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
示例3：示例1-2中任一项所述的方法，其中，施加不同接触体积的焊料包括：将掩模定位到所述芯片嵌入式衬底，使得所述掩模的第一孔洞与所述至少两个接触部中的第一个对正，所述掩模的尺寸上不同于所述第一孔洞的第二孔洞与所述至少两个接触部中的第二个对正。
示例4：示例1-3中任一项所述的方法，其中，施加不同接触体积的焊料包括：将具有特定焊球图案的衬底与芯片嵌入式衬底对正；以及将具有特定焊球图案的衬底接合到芯片嵌入式衬底，使得第一体积的焊料施加到所述至少两个接触部中的第一个，不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
示例5：示例1-4中任一项所述的方法，其中，施加不同接触体积的焊料包括：从多个衬底中选择一个衬底，所述多个衬底中的每一个具有特定于一种类型的芯片嵌入式衬底的焊球图案；将所述衬底与所述芯片嵌入式衬底对正；以及将具有特定焊球图案的衬底接合到芯片嵌入式衬底，使得第一体积的焊料施加到所述至少两个接触部中的第一个，不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
示例6：示例1-5中任一项所述的方法，还包括：从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构。
示例7：示例1-6中任一项所述的方法，还包括：从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构，其中，所述芯片嵌入式衬底包括集成电路和多个过孔导体，每个过孔导体电耦合到集成电路和电耦合到凹陷在芯片嵌入式衬底内的所述至少两个接触部中的特定的一个。
示例8：示例1-7中任一项所述的方法，还包括：从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构，其中，所述芯片嵌入式衬底包括集成电路、至少两个分立晶体管和多个过孔导体，每个过孔导体电耦合到集成电路，电耦合到凹陷在芯片嵌入式衬底内的所述至少两个接触部中的特定的一个，以及电耦合到所述至少两个分立晶体管中的特定的一个。
示例9：根据示例1-8中任一项所述的方法，为所述至少两个接触部中的每一个加工所述输入/输出引脚包括：为所述至少两个接触部中的每一个成形所述输入/输出引脚，使得第一输入/输出引脚的暴露的接触表面与第二输入/输出引脚的暴露的接触表面大致共面。
示例10：示例1-9中任一项所述的方法，还包括：将所述芯片嵌入式衬底安装到印刷电路板，其中，用于所述至少两个接触部中的每一个的所述输入/输出引脚被耦合到所述印刷电路板的特定的接触焊盘。
示例11：一种半导体装置封装体，包括：芯片嵌入式衬底，所述芯片嵌入式衬底包括至少两个暴露的输入/输出引脚，每个暴露的输入/输出引脚与所述至少两个暴露的输入/输出引脚中的至少另一个具有不同的横截面积，并且从所述芯片嵌入式衬底延伸到所述至少两个暴露的输入/输出引脚中的每一个所共同的在规定公差内的高度。
示例12：示例11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的第一个从凹陷在芯片嵌入式衬底内的第一接触部延伸，所述至少两个暴露的输入/输出引脚中的第二个从以与第一接触部不同的深度凹陷在芯片嵌入式衬底内的第二接触部延伸。
示例13：示例11-12中任一项所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的第一个的暴露表面与所述至少两个暴露的输入/输出引脚中的第二个的暴露表面大致共面。
示例14：示例11-13中任一项所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的至少一个中的每一个的未曝露表面与所述芯片嵌入式衬底的电介质材料的倾斜表面接触。
示例15：示例11-14中任一项所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括功率转换器电路，并且所述至少两个暴露的输入/输出引脚中的每一个经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述功率转换器电路的节点。
示例16：示例11-15中任一项所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括集成电路和多个过孔导体，每个过孔导体经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述集成电路和电耦合到所述至少两个暴露的输入/输出引脚中的特定的一个。
示例17：示例11-16中任一项所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括集成电路、至少两个分立晶体管和多个过孔导体，每个过孔导体经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述集成电路以及电耦合到所述至少两个暴露的输入/输出引脚中的特定的一个和所述至少两个分立的晶体管中的特定的一个。
示例18：示例11-17中任一项所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚经由凹陷在所述芯片嵌入式衬底内的相应接触部均电耦合到嵌入在所述芯片嵌入式衬底内的集成电路。
示例19：示例11-18中任一项所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚经由凹陷在所述芯片嵌入式衬底内的相应接触部均电耦合到集成电路和均电耦合到嵌入在所述芯片嵌入式衬底内的晶体管。
示例20：一种方法包括：将焊料沉积到凹陷在包括功率转换器电路的芯片嵌入式衬底内的不同深度处的多个不同大小的接触部中的每一个上；温度循环所述芯片嵌入式衬底，以引起焊料回流并且为所述多个接触部中的每一个限定经由所述多个接触部中的相应的一个电耦合到所述功率转换器电路的输入/输出引脚；以及为所述至少两个接触部中的每一个加工所述输入/输出引脚，以便从所述芯片嵌入式衬底暴露并延伸到规定公差内的共同高度。
已经描述了本公开的各种示例。所描述的系统、操作或功能的任何组合是可想到的。这些和其它示例在所附权利要求的范围内。

Claims (20)

1.一种方法，包括：
将不同接触体积的焊料施加到凹陷在芯片嵌入式衬底内的至少两个接触部；
温度循环芯片嵌入式衬底，以引起焊料回流并为所述至少两个接触部中的每一个限定输入/输出引脚；以及
为所述至少两个接触部中的每一个加工所述输入/输出引脚，以便从所述芯片嵌入式衬底暴露并延伸到规定定公差内的共同高度。
2.根据权利要求1所述的方法，其中，施加不同接触体积的焊料包括：
将第一体积的焊料施加到所述至少两个接触部中的第一个，以及将不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
3.根据权利要求1所述的方法，其中，施加不同接触体积的焊料包括：
将掩模定位到所述芯片嵌入式衬底，使得所述掩模的第一孔洞与所述至少两个接触部中的第一个对正，所述掩模的尺寸上不同于所述第一孔洞的第二孔洞与所述至少两个接触部中的第二个对正。
4.根据权利要求1所述的方法，其中，施加不同接触体积的焊料包括：
将具有特定焊球图案的衬底与芯片嵌入式衬底对正；以及
将具有特定焊球图案的衬底接合到芯片嵌入式衬底，使得第一体积的焊料施加到所述至少两个接触部中的第一个，不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
5.根据权利要求1所述的方法，其中，施加不同接触体积的焊料包括：
从多个衬底中选择一个衬底，所述多个衬底中的每一个具有特定于一种类型的芯片嵌入式衬底的焊球图案；
将所述衬底与所述芯片嵌入式衬底对正；以及
将具有特定焊球图案的衬底接合到芯片嵌入式衬底，使得第一体积的焊料施加到所述至少两个接触部中的第一个，不同于第一体积的焊料的第二体积的焊料施加到所述至少两个接触部中的第二个。
6.根据权利要求1所述的方法，其中，所述方法还包括：
从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构。
7.根据权利要求1所述的方法，其中，所述方法还包括：
从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构，
其中，所述芯片嵌入式衬底包括集成电路和多个过孔导体，每个过孔导体电耦合到集成电路和电耦合到凹陷在芯片嵌入式衬底内的所述至少两个接触部中的特定的一个。
8.根据权利要求1所述的方法，其中，所述方法还包括：
从多个芯片嵌入式衬底中选择所述芯片嵌入式衬底，所述多个芯片嵌入式衬底中的每一个具有不同的嵌入式电路架构，
其中，所述芯片嵌入式衬底包括集成电路、至少两个分立晶体管和多个过孔导体，每个过孔导体电耦合到集成电路，电耦合到凹陷在芯片嵌入式衬底内的所述至少两个接触部中的特定的一个，以及电耦合到所述至少两个分立晶体管中的特定的一个。
9.根据权利要求1所述的方法，其中，为所述至少两个接触部中的每一个加工所述输入/输出引脚包括：
为所述至少两个接触部中的每一个成形所述输入/输出引脚，使得第一输入/输出引脚的暴露的接触表面与第二输入/输出引脚的暴露的接触表面大致共面。
10.根据权利要求1所述的方法，其中，所述方法还包括：
将所述芯片嵌入式衬底安装到印刷电路板，其中，用于所述至少两个接触部中的每一个的所述输入/输出引脚被耦合到所述印刷电路板的特定的接触焊盘。
11.一种半导体装置封装体，包括：
芯片嵌入式衬底，所述芯片嵌入式衬底包括至少两个暴露的输入/输出引脚，每个暴露的输入/输出引脚与所述至少两个暴露的输入/输出引脚中的至少另一个具有不同的横截面积，并且从所述芯片嵌入式衬底延伸到所述至少两个暴露的输入/输出引脚中的每一个所共同的在规定公差内的高度。
12.根据权利要求11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的第一个从凹陷在芯片嵌入式衬底内的第一接触部延伸，所述至少两个暴露的输入/输出引脚中的第二个从以与第一接触部不同的深度凹陷在芯片嵌入式衬底内的第二接触部延伸。
13.根据权利要求11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的第一个的暴露表面与所述至少两个暴露的输入/输出引脚中的第二个的暴露表面大致共面。
14.根据权利要求11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚中的至少一个中的每一个的未曝露表面与所述芯片嵌入式衬底的电介质材料的倾斜表面接触。
15.根据权利要求11所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括功率转换器电路，并且所述至少两个暴露的输入/输出引脚中的每一个经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述功率转换器电路的节点。
16.根据权利要求11所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括集成电路和多个过孔导体，每个过孔导体经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述集成电路和电耦合到所述至少两个暴露的输入/输出引脚中的特定的一个。
17.根据权利要求11所述的半导体装置封装体，其中，所述芯片嵌入式衬底包括集成电路、至少两个分立晶体管和多个过孔导体，每个过孔导体经由凹陷在所述芯片嵌入式衬底内的相应接触部电耦合到所述集成电路以及电耦合到所述至少两个暴露的输入/输出引脚中的特定的一个和所述至少两个分立的晶体管中的特定的一个。
18.根据权利要求11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚经由凹陷在所述芯片嵌入式衬底内的相应接触部均电耦合到嵌入在所述芯片嵌入式衬底内的集成电路。
19.根据权利要求11所述的半导体装置封装体，其中，所述至少两个暴露的输入/输出引脚经由凹陷在所述芯片嵌入式衬底内的相应接触部均电耦合到集成电路和均电耦合到嵌入在所述芯片嵌入式衬底内的晶体管。
20.一种方法，包括：
将焊料沉积到凹陷在包括功率转换器电路的芯片嵌入式衬底内的不同深度处的多个不同大小的接触部中的每一个上；
温度循环所述芯片嵌入式衬底，以引起焊料回流并且为所述多个接触部中的每一个限定经由所述多个接触部中的相应的一个电耦合到所述功率转换器电路的输入/输出引脚；以及
为所述至少两个接触部中的每一个加工所述输入/输出引脚，以便从所述芯片嵌入式衬底暴露并延伸到规定公差内的共同高度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729273A (zh) * 2019-09-24 2020-01-24 杭州臻镭微波技术有限公司 一种芯片嵌入式三维异构互联结构及其制作方法
CN111564956A (zh) * 2019-02-13 2020-08-21 英飞凌科技股份有限公司 用于功率级模块和集成电感器的具有载体框架的功率级设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289791A (zh) * 2019-06-28 2019-09-27 贵州航天林泉电机有限公司 一种直流无刷电机驱动控制板结构
DE102020119611A1 (de) * 2020-07-24 2022-01-27 Infineon Technologies Ag Schaltungsanordnung und verfahren zum bilden einer schaltungsanordnung
EP3975225A1 (en) 2020-09-24 2022-03-30 Infineon Technologies Austria AG Semiconductor module
EP3982404A1 (en) * 2020-10-07 2022-04-13 Infineon Technologies Austria AG Semiconductor module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008310A1 (en) * 1999-12-27 2001-07-19 Fujitsu Limited Method for forming bumps, semiconductor device, and solder paste
US20030234442A1 (en) * 2002-06-24 2003-12-25 Huan-Ping Su Semiconductor package and method for fabricating the same
US20100006994A1 (en) * 2008-07-14 2010-01-14 Stats Chippac, Ltd. Embedded Semiconductor Die Package and Method of Making the Same Using Metal Frame Carrier
CN103000619A (zh) * 2011-09-07 2013-03-27 辉达公司 具有低的互连寄生的有高功率芯片和低功率芯片的系统
US8432022B1 (en) * 2009-09-29 2013-04-30 Amkor Technology, Inc. Shielded embedded electronic component substrate fabrication method and structure
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种扇出PoP封装结构及其制造方法
US20160174379A1 (en) * 2014-12-10 2016-06-16 Shinko Electric Industries Co., Ltd. Wiring board, electronic component device, and method for manufacturing those

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5717252A (en) 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JP3056192B1 (ja) * 1999-01-18 2000-06-26 富山日本電気株式会社 電極パッド上にバンプを形成したソルダーレジスト層付実装基板の製造方法
JP2000312075A (ja) 1999-04-27 2000-11-07 Nec Corp プリント配線板への接続方法および構造
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
JP2003012075A (ja) 2001-07-03 2003-01-15 Sekisui Plastics Co Ltd 果実用パックとそれを用いた梱包体
JP2003188508A (ja) 2001-12-18 2003-07-04 Toshiba Corp プリント配線板、面実装形回路部品および回路モジュール
TW575931B (en) * 2002-10-07 2004-02-11 Advanced Semiconductor Eng Bridge connection type of chip package and process thereof
US7043830B2 (en) 2003-02-20 2006-05-16 Micron Technology, Inc. Method of forming conductive bumps
US7315081B2 (en) 2003-10-24 2008-01-01 International Rectifier Corporation Semiconductor device package utilizing proud interconnect material
TWI234209B (en) 2003-10-31 2005-06-11 Advanced Semiconductor Eng BGA semiconductor device with protection of component on ball-planting surface
US7410824B2 (en) 2004-12-09 2008-08-12 Stats Chippac Ltd. Method for solder bumping, and solder-bumping structures produced thereby
US20070215997A1 (en) 2006-03-17 2007-09-20 Martin Standing Chip-scale package
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지
JP5058714B2 (ja) * 2007-08-21 2012-10-24 スパンション エルエルシー 半導体装置及びその製造方法
TW201011878A (en) * 2008-09-03 2010-03-16 Phoenix Prec Technology Corp Package structure having substrate and fabrication thereof
JP2010093109A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US9679836B2 (en) * 2011-11-16 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
CN104160499B (zh) 2011-12-19 2017-03-01 英特尔公司 针栅插入物
JP6075825B2 (ja) * 2012-04-26 2017-02-08 新光電気工業株式会社 パッド形成方法
US9960105B2 (en) 2012-09-29 2018-05-01 Intel Corporation Controlled solder height packages and assembly processes
US9941240B2 (en) * 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
US9978667B2 (en) 2013-08-07 2018-05-22 Texas Instruments Incorporated Semiconductor package with lead frame and recessed solder terminals
DE112016007304T5 (de) * 2016-09-30 2019-06-19 Intel Corporation Eingebetteter die in interposer-gehäusen

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008310A1 (en) * 1999-12-27 2001-07-19 Fujitsu Limited Method for forming bumps, semiconductor device, and solder paste
US20030234442A1 (en) * 2002-06-24 2003-12-25 Huan-Ping Su Semiconductor package and method for fabricating the same
US20100006994A1 (en) * 2008-07-14 2010-01-14 Stats Chippac, Ltd. Embedded Semiconductor Die Package and Method of Making the Same Using Metal Frame Carrier
US8432022B1 (en) * 2009-09-29 2013-04-30 Amkor Technology, Inc. Shielded embedded electronic component substrate fabrication method and structure
CN103000619A (zh) * 2011-09-07 2013-03-27 辉达公司 具有低的互连寄生的有高功率芯片和低功率芯片的系统
US20160174379A1 (en) * 2014-12-10 2016-06-16 Shinko Electric Industries Co., Ltd. Wiring board, electronic component device, and method for manufacturing those
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种扇出PoP封装结构及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564956A (zh) * 2019-02-13 2020-08-21 英飞凌科技股份有限公司 用于功率级模块和集成电感器的具有载体框架的功率级设备
CN111564956B (zh) * 2019-02-13 2023-10-27 英飞凌科技股份有限公司 用于功率级模块和集成电感器的具有载体框架的功率级设备
CN110729273A (zh) * 2019-09-24 2020-01-24 杭州臻镭微波技术有限公司 一种芯片嵌入式三维异构互联结构及其制作方法
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