DE102017217588A1 - Mehrphasen-leistungswandler mit gemeinsamen verbindungen - Google Patents

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Eung San Cho
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Infineon Technologies North America Corp
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    • H01L2224/73201—Location after the connecting process on the same surface
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Abstract

Bei einigen Beispielen umfasst ein Bauelement mindestens zwei Halbleiter-Dies, wobei jeder jeweilige Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die. Das Bauelement umfasst weiterhin ein erstes leitfähiges Element, das elektrisch mit den jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies verbunden ist. Das Bauelement umfasst weiterhin ein zweites leitfähiges Element, das elektrisch mit den jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies verbunden ist.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Offenbarung betrifft das Halbleiter-Packaging.
  • ALLGEMEINER STAND DER TECHNIK
  • Eine Halbbrückenschaltung kann zwei analoge Bauelemente oder Schalter enthalten. Halbbrückenschaltungen können in Stromversorgungen für Motoren, in Gleichrichtern und für die Leistungsumwandlung verwendet werden. Jedes Halbbrücken-Package besitzt mehrere Kontakte und kann mehrere leitfähige Pfade zum Verbinden der Kontakte miteinander und mit externen Komponenten enthalten.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Die vorliegende Offenbarung beschreibt Techniken für ein Bauelement, umfassend: mindestens zwei Halbleiter-Dies, wobei jeder jeweilige Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die. Das Bauelement umfasst weiterhin ein erstes leitfähiges Element, das elektrisch mit den jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies verbunden ist. Das Bauelement umfasst weiterhin ein zweites leitfähiges Element, das elektrisch mit den jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies verbunden ist.
  • Bei einigen Beispielen umfasst ein Verfahren: elektrisches Anschließen eines ersten leitfähigen Elements an mindestens zwei Eingangsknoten auf jeweiligen ersten Seiten von mindestens zwei Halbleiter-Dies und elektrisches Anschließen eines zweiten leitfähigen Elements an mindestens zwei Referenzknoten auf jeweiligen ersten Seiten der mindestens zwei Halbleiter-Dies. Jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die.
  • Bei einigen Beispielen umfasst ein Leistungswandler mindestens zwei Halbleiter-Dies, wobei jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: einen Leistungstransistor, einen Eingangsknoten oder einen Referenzknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Steuerknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die. Der Leistungswandler umfasst weiterhin ein erstes leitfähiges Element, das elektrisch an die jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies angeschlossen ist. Der Leistungswandler umfasst weiterhin ein zweites leitfähiges Element, das elektrisch an die jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies angeschlossen ist. Der Leistungswandler umfasst weiterhin mindestens zwei Die-Paddle, wobei jeder Schaltknoten jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies elektrisch an ein jeweiliges Die-Paddle der mindestens zwei Die-Paddle angeschlossen ist, und jedes Die-Paddle der mindestens zwei Die-Paddle elektrisch von anderen Die-Paddle der mindestens zwei Die-Paddle getrennt ist.
  • Die Details eines oder mehrerer Beispiele werden in den beiliegenden Zeichnungen und der folgenden Beschreibung dargelegt. Andere Merkmale, Aufgaben und Vorteile ergeben sich aus der Beschreibung und den Zeichnungen und aus den Ansprüchen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Schaltplan eines Mehrphasen-Leistungswandlers gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 2 ist ein Draufsichtsdiagramm eines Halbleiter-Die, umfassend zwei Leistungstransistoren, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 3 ist ein Perspektivansichtsdiagramm einer ersten Seite eines Halbleiter-Die, umfassend zwei Leistungstransistoren, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 4 ist ein Perspektivansichtsdiagramm einer zweiten Seite eines Halbleiter-Die, umfassend zwei Leistungstransistoren, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 5 ist ein Seitenansichtsdiagramm eines Halbleiter-Die, umfassend zwei Leistungstransistoren, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 6 ist ein Draufsichtsdiagramm auf einen Mehrphasen-Leistungswandler, umfassend drei Halbleiter-Dies, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 7 ist ein Seitenansichtsdiagramm eines Mehrphasen-Leistungswandlers gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 8 ist ein Draufsichtsdiagramm auf einen Mehrphasen-Leistungswandler, umfassend drei Halbleiter-Dies, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 9 ist ein Seitenansichtsdiagramm eines Mehrphasen-Leistungswandlers gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 10 ist ein Draufsichtsdiagramm auf ein Bauelement, umfassend kontinuierliche Die-Paddle, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 11 ist ein Draufsichtsdiagramm auf ein Bauelement, umfassend unterteilte Die-Paddle, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 12 ist ein Draufsichtsdiagramm auf ein Bauelement, das eine Flip-Chip-Technologie implementiert, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 13 ist ein Draufsichtsdiagramm auf ein Bauelement, das eine Flip-Chip-Technologie implementiert, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 14 ist ein Draufsichtsdiagramm auf ein Bauelement, das eine Flip-Chip-Technologie und Drahtbond-Technologie implementiert, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 15 ist ein Draufsichtsdiagramm auf ein Bauelement, das eine Flip-Chip-Technologie und Drahtbond-Technologie implementiert, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 16 ist ein Draufsichtsdiagramm auf ein Bauelement, das eine Flip-Chip-Technologie und Drahtbond-Technologie implementiert, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • 17 ist ein Flussdiagramm, das eine Beispieltechnik zum Konstruieren eines Mehrphasen-Leistungswandlers darstellt, gemäß einigen Beispielen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist ein Schaltplan eines Mehrphasen-Leistungswandlers gemäß einigen Beispielen der vorliegenden Offenbarung. Bei einigen Beispielen kann das Bauelement 2 einen Mehrphasen-Leistungswandler wie etwa einen Halbbrücken-Gleichstrom-Gleichstrom(DC/DC)-Tiefsetzsteller umfassen zum Umwandeln eines eingegebenen DC-Signals in ein ausgegebenes DC-Signal mit einer niedrigeren Spannung. Für jede Phase kann ein Mehrphasen-Leistungswandler eine Halbbrückenschaltung umfassen. Als ein DC-DC-Tiefsetzsteller kann das Bauelement 2 als ein Spannungsregler in einer Vielzahl von Anwendungen arbeiten. Bei einigen Beispielen kann das Bauelement 2 für Hochleistungsanwendungen für große Mengen an Strom und hohe Spannungen ausgelegt sein. Die Techniken dieser Offenbarung können jedoch für andere Schaltungen und Konfigurationen wie etwa Leistungswandler gelten, einschließlich Mehrphasen-Leistungswandler und Wechselstrom-DC(AC/DC)-Leistungswandler.
  • Das Bauelement 2 kann Transistoren 4A, 4B, 6A, 6B, 8A, 8B und eine Treiberschaltung 10 enthalten. Bei einigen Beispielen kann das Bauelement 2 mehr oder weniger Komponenten als in 1 dargestellt enthalten. Das Bauelement 2 kann einen Eingangsknoten 12, einen Referenzknoten 14 und Ausgangsknoten 16A–16C enthalten sowie andere, nicht in 1 gezeigte Knoten. Die Knoten 12, 14 und 16A–16C können konfiguriert sein zum Anschließen an externe Komponenten. Beispielsweise kann der Eingangsknoten 12 an eine Eingangsspannung wie etwa eine Stromversorgung angeschlossen sein, der Referenzknoten 14 kann an eine Referenzspannung wie etwa eine Referenzmasse angeschlossen sein und die Ausgangsknoten 16A–16C können an eine Last wie etwa eine Elektronikeinrichtung angeschlossen sein. Alle Ausgangsknoten 16A–16C können eine Phase einer Ausgangsspannung an ein anderes Bauelement oder eine andere Schaltung liefern. Bei einigen Beispielen kann die Treiberschaltung 10 durch einen in 1 nicht gezeigten Knoten an eine externe Schaltung angeschlossen sein.
  • Die Transistoren 4A, 4B, 6A, 6B, 8A, 8B können Metalloxidhalbleiter(MOS)-Feldeffekttransistoren (FETs), BJTs (Bipolar Junction Transistors) und/oder IGBTs (Insulated-Gate Bipolar Transistors) umfassen. Die Transistoren 4A, 4B, 6A, 6B, 8A, 8B können Transistoren vom n-Typ oder Transistoren vom p-Typ umfassen. Bei einigen Beispielen können die Transistoren 4A, 4B, 6A, 6B, 8A, 8B andere analoge Bauelemente wie etwa Dioden umfassen. Die Transistoren 4A, 4B, 6A, 6B, 8A, 8B können auch Freilaufdioden beinhalten, die parallel zu Transistoren geschaltet sind, um einen Rückwärtsdurchschlag der Transistoren 4A, 4B, 6A, 6B, 8A, 8B zu verhindern. Bei einigen Beispielen können die Transistoren 4A, 4B, 6A, 6B, 8A, 8B als Schalter, als analoge Bauelemente und/oder Leistungstransistoren arbeiten.
  • Wenngleich die Transistoren 4A, 4B, 6A, 6B, 8A, 8B in 1 als MOSFET-Symbole gezeigt werden, wird in Betracht gezogen, dass jedes elektrische Bauelement, das durch eine Spannung gesteuert wird, anstelle der MOSFET wie gezeigt verwendet werden kann. Beispielsweise können die Transistoren 4A, 4B, 6A, 6B, 8A, 8B unter anderem einen beliebigen Typ von Feldeffekttransistor (FET), einen BJT (Bipolar Junction Transistor), einen IGBT (Insulated-Gate Bipolar Transistor), einen HEMT (High-Electron-Mobility Transistor), einen Transistor auf Galliumnitridbasis (GaN) oder irgendein anderes Element, das eine Spannung für seine Steuerung verwendet, beinhalten.
  • Die Transistoren 4A, 4B, 6A, 6B, 8A, 8B können verschiedene Materialverbindungen wie etwa Silizium (Si), Siliziumcarbid (SiC), Galliumnitrid (GaN) oder eine beliebige andere Kombination aus einem oder mehreren Halbleitermaterialien umfassen. Um die höheren Leistungsdichteanforderungen bei einigen Schaltungen zu nutzen, können Leistungswandler bei höheren Frequenzen arbeiten. Verbesserungen bei der Magnetik und schnelleres Schalten, wie etwa Galliumnitrid(GaN)-Schalter, können höherfrequente Wandler unterstützen. Diese höherfrequenten Schaltungen erfordern möglicherweise das Schicken von Steuersignalen mit einer präziseren Zeitsteuerung als bei niedrigerfrequenten Schaltungen.
  • Die Treiberschaltung 10 kann Signale und/oder Spannungen an die Steueranschlüsse der Transistoren 4A, 4B, 6A, 6B, 8A, 8B liefern. Die Treiberschaltung 10 kann andere Funktionen ausführen. Die Transistoren 4A, 4B, 6A, 6B, 8A, 8B und die Treiberschaltung 10 können zusammen ein oder mehrere Halbleiter-Packages wie etwa einen Halbleiter-Die, ein Chip-eingebettetes Substrat, eine integrierte Schaltung (IC) oder irgendein anderes geeignetes Package umfassen. Bei einigen Beispielen kann die Treiberschaltung 10 mit einem oder mehreren Transistoren 4A, 4B, 6A, 6B, 8A, 8B in das Package integriert sein, oder die Treiberschaltung 10 kann ein separater IC sein.
  • Die Halbbrückenschaltung 18 kann die Transistoren 4A, 4B umfassen. Die Transistoren 4A, 4B können aneinander und an den Ausgangsknoten 16A gekoppelt sein. Die Halbbrückenschaltung 18 kann eine Phase einer Ausgangsspannung für das Bauelement 2 erzeugen. Die Transistoren 6A, 6B und die Transistoren 8A, 8B können jeweils andere Phasen der Ausgangsspannung für das Bauelement 2 erzeugen.
  • 2 ist ein Draufsichtsdiagramm auf einen Halbleiter-Die 20, der zwei Leistungstransistoren umfasst, gemäß einigen Beispielen dieser Offenbarung. Der Hochspannungstransistor kann einen elektrisch an den Eingangsknoten 22 angeschlossenen Drain-Anschluss, einen Steueranschluss 26A und einen in 2 nicht gezeigten Source-Anschluss umfassen. Der Niederspannungstransistor kann einen elektrisch an den Referenzknoten 24 angeschlossenen Source-Anschluss, einen Steueranschluss 26B und einen in 2 nicht gezeigten Drain-Anschluss umfassen.
  • Der Hochspannungstransistor kann einen FinFET umfassen, und der Niederspannungstransistor kann einen Smart-FET (SFET) umfassen. Bei einigen Beispielen, wo die Transistoren BJTs oder IGBTs sind, können die Drain-Anschlüsse der Transistoren Kollektoranschlüsse umfassen, die Source-Anschluss können Emitter-Anschlüsse umfassen und die Gate-Anschlüsse (oder Steueranschlüsse) können Basisanschlüsse umfassen.
  • 3 ist ein Perspektivansichtsdiagramm einer ersten Seite eines Halbleiter-Die 20, der zwei Leistungstransistoren umfasst, gemäß einigen Beispielen dieser Offenbarung. Der Hochspannungstransistor und der Niederspannungstransistor im Halbleiter-Die 20 können die gleichen oder ähnliche Anschlüsse und Knoten wie bezüglich 2 beschrieben umfassen.
  • 4 ist ein Perspektivansichtsdiagramm einer zweiten Seite eines Halbleiter-Die 20, der zwei Leistungstransistoren umfasst, gemäß einigen Beispielen dieser Offenbarung. Der Schaltknoten 28 kann elektrisch mit einem Source-Anschluss des Hochspannungstransistors und einem Drain-Anschluss des Niederspannungstransistors verbunden sein. Der Schaltknoten 28 kann einen Ausgangsknoten wie etwa den Ausgangsknoten 16A in 1 umfassen.
  • 5 ist ein Seitenansichtsdiagramm eines Halbleiter-Die 20, der zwei Leistungstransistoren umfasst, gemäß einigen Beispielen dieser Offenbarung. Der Hochspannungstransistor und der Niederspannungstransistor im Halbleiter-Die 20 können die gleichen oder ähnliche Anschlüsse und Knoten wie bezüglich der 2–4 beschrieben umfassen. 5 kann der gestrichelten Linie A-A' in 2 entsprechen.
  • 6 ist ein Draufsichtsdiagramm auf einen Mehrphasen-Leistungswandler 30, der drei Halbleiter-Dies 32A–32C umfasst, gemäß einigen Beispielen dieser Offenbarung. Ein jeweiliger Schaltknoten jedes Halbleiter-Die 32A–32C kann elektrisch mit einem jeweiligen Die-Paddle der Die-Paddle 34A–34C verbunden sein. Jedes der Die-Paddle 34A–34C kann elektrisch von den anderen Die-Paddle der Die-Paddle 34A–34C isoliert sein. Zudem kann jedes der Die-Paddle 34A–34C einen Ausgangsknoten des Bauelements 30 umfassen. Jedes der Die-Paddle 34A–34C ist so dargestellt, dass es eine größere Grundfläche als jeder der Halbleiter-Dies 32A–32C besitzt, doch können die Halbleiter-Dies 32A–32C und die Die-Paddle 34A–34C eine beliebige geeignete Größe und Form besitzen.
  • Die Halbleiter-Dies 32A–32C können Steueranschlüsse 40A–40C und 42A–42C für jeden Transistor in den Halbleiter-Dies 32A–32C umfassen. Jeder der Steueranschlüsse 40A–40C und 42A–42C kann durch Drahtverbindungen 44A–44C und 46A–46C elektrisch an eine oder mehrere Treiberschaltungen 48A–48C und 50A–50C angeschlossen sein. Der Mehrphasen-Leistungswandler 30 kann ganz oder teilweise gekapselt sein, um die Drahtverbindungen 44A–44C und 46A–46C gegenüber externen Komponenten elektrisch zu isolieren. Bei einigen Beispielen wie etwa dem in 8–15 dargestellten Bauelement können die Steueranschlüsse 40A–40C und 42A–42C durch Systemträger und/oder Metallschichten elektrisch an die Treiberschaltungen 48A–48C und 50A–50C angeschlossen sein.
  • Gemäß den Techniken dieser Offenbarung kann das erste leitfähige Element 36 elektrisch an jeden jeweiligen Eingangsknoten der Halbleiter-Dies 32A–32C angeschlossen sein. Das zweite leitfähige Element 38 kann elektrisch an jeden jeweiligen Referenzknoten der Halbleiter-Dies 32A–32C angeschlossen sein. Das Verwenden eines einzelnen leitfähigen Elements für die Eingangsknoten und die Referenzknoten der Halbleiter-Dies 32A–32C kann signifikante Vorzüge bereitstellen, einschließlich reduzierter parasitärer Kapazitäten in dem Mehrphasen-Leistungswandler 30. Ein einzelnes leitfähiges Element kann die Anzahl an Komponenten in dem Mehrphasen-Leistungswandler 30 reduzieren, wodurch der Design-/Fabrikationsprozess vereinfacht und die Kosten reduziert werden. Ein einzelnes leitfähiges Element kann auch den leitfähigen Pfad zwischen den Halbleiter-Dies 32A–32C verkürzen.
  • 7 ist ein Seitenansichtsdiagramm eines Mehrphasen-Leistungswandlers 30 gemäß einigen Beispielen dieser Offenbarung. 7 zeigt den auf dem Die-Paddle 34A sitzenden Halbleiter-Die 32A. Die Steueranschlüsse 40A, 42A, können durch Drahtverbindungen 44A, 46A elektrisch an Treiberschaltungen 48A, 50A angeschlossen sein, die eine einzelne Treiberschaltung umfassen können. Der Mehrphasen-Leistungswandler 30 kann ganz oder teilweise gekapselt sein, um die Drahtverbindungen 44A, 46A elektrisch gegenüber externen Komponenten zu isolieren.
  • Der Hochspannungstransistor im Halbleiter-Die 32A kann einen vertikalen Source-Down-Leistungs-FET umfassen, und der Niederspannungstransistor im Halbleiter-Die 32A kann einen vertikalen Drain-Down-Leistungs-FET umfassen. Bei einem vertikalen Leistungs-FET können sich der Source-Anschluss und der Drain-Anschluss auf gegenüberliegenden Seiten oder gegenüberliegenden Oberflächen des FET befinden. Der Strom in einem vertikalen Leistungs-FET kann von der Oberseite zur Unterseite oder von der Unterseite zur Oberseite durch den FET fließen. Somit können der Source-Anschluss des Hochspannungstransistors und der Drain-Anschluss des Niederspannungstransistors elektrisch an das Die-Paddle 34A angeschlossen sein, das einen Schaltknoten umfassen kann.
  • Das erste leitfähige Element 36 und das zweite leitfähige Element 38 können auf dem Halbleiter-Die 32A sitzen. Das erste leitfähige Element 36 kann den Drain-Anschluss des Hochspannungstransistors im Halbleiter-Die 32A elektrisch an eine Eingangsspannung wie etwa eine Stromversorgung anschließen.
  • Das zweite leitfähige Element 38 kann den Source-Anschluss des Niederspannungstransistors im Halbleiter-Die 32A elektrisch an eine Referenzspannung wie etwa eine Referenzmasse anschließen.
  • 8 ist ein Draufsichtsdiagramm eines Mehrphasen-Leistungswandlers 60, der drei Halbleiter-Dies 62A–62C umfasst, gemäß einigen Beispielen dieser Offenbarung. Jeder der Halbleiter-Dies 62A–62C kann einen Flip-Chip umfassen im Gegensatz zu dem in 6–7 dargestellten Drahtbonden. Für Flip-Chips ist jeder der Halbleiter-Dies 62A–62C durch Löthöcker oder Kupfersäulen anstatt durch Drähte elektrisch mit Clips 64A–64C und leitfähigen Elementen 66, 68 verbunden. Jeder der Steueranschlüsse 70A–70C, 72A–72C kann elektrisch an die Treiberschaltungen 74A–74C, 76A–76C angeschlossen sein, die eine einzelne Treiberschaltung umfassen können.
  • Jeder der Clips 64A–64C kann einen Schaltknoten für eine Phase des Mehrphasen-Leistungswandlers 60 umfassen. Jeder Schaltknoten kann elektrisch an eine Ausgangsphase des Mehrphasen-Leistungswandlers 60 gekoppelt sein. Jeder der Clips 64A–64C kann ein Aluminiumband, einen Kupferclip, eine Kupferschicht oder irgendein anderes geeignetes leitfähiges Material umfassen.
  • 9 ist ein Seitenansichtsdiagramm eines Mehrphasen-Leistungswandlers 60 gemäß einigen Beispielen dieser Offenbarung. 9 zeigt den durch leitfähige Pads 82A, 84A elektrisch an leitfähige Elemente 66, 68 angeschlossenen Halbleiter-Die 62A. Der Clip 64A kann den Source-Anschluss eines Hochspannungstransistors im Halbleiter-Die 62A elektrisch an einen Drain-Anschluss eines Niederspannungstransistors im Halbleiter-Die 62A anschließen. Der Clip 64A kann durch das leitfähige Pad 80A und das leitfähige Element 78A elektrisch an einen Ausgangsknoten angeschlossen sein.
  • Der Hochspannungstransistor im Halbleiter-Die 62A kann einen vertikalen Drain-Down-Leistungs-FET umfassen, und der Niederspannungstransistor im Halbleiter-Die 62A kann einen vertikalen Source-Down-Leistungs-FET umfassen. Somit können der Source-Anschluss des Hochspannungstransistors und der Drain-Anschluss des Niederspannungstransistors elektrisch an den Clip 64A angeschlossen sein, der einen Schaltknoten umfassen kann.
  • 10 ist ein Draufsichtsdiagramm eines Bauelements 90, das zusammenhängende oder kontinuierliche Die-Paddle 92, 94 umfasst, gemäß einigen Beispielen dieser Offenbarung. Jedes der Die-Paddle 92, 94 kann einen Schaltknoten des Bauelements 90 umfassen. Die leitfähigen Elemente 100, 102 können elektrisch an einen Eingangsknoten und einen Referenzknoten an jedem der Transistoren 96A, 96B, 98A, 98B angeschlossen sein. Die Transistoren 96A, 96B, 98A, 98B können diskrete Transistoren sein, die eine Drahtbondtechnologie implementieren, wie in den 6–7 dargestellt. Jeder Halbleiter-Die in den 10 und 11 kann einen einzelnen Transistor der Transistoren 96A, 96B, 98A, 98B umfassen.
  • Bei einigen Beispielen kann das Bauelement 90 durch eine Formmasse oder irgendein anderes geeignetes Isoliermaterial gekapselt sein, um die Komponenten des Bauelements 90 zu tragen und elektrisch zu isolieren. Die Formmasse kann die Transistoren 96A, 96B, 98A, 98B vollständig kapseln und bedecken. Die Formmasse kann die leitfähigen Elemente 100, 102 ganz oder teilweise kapseln und bedecken. Das teilweise Kapseln der leitfähigen Elemente 100, 102 kann eine bessere Wärmeableitung der Wärme innerhalb des Bauelements 90 gestatten. Das Bauelement 90 kann in Formmasse ganz oder teilweise gekapselt oder übergossen sein, um ein PQFN(Power Quad Flat No-Lead)-Package auszubilden. Das PQFN-Package kann die Transistoren 96A, 96B, 98A, 98B und die leitfähigen Elemente 100, 102 umfassen.
  • 11 ist ein Draufsichtsdiagramm auf ein Bauelement, das unterteilte Die-Paddle 112A, 112B, 114A, 114B umfasst, gemäß einigen Beispielen dieser Offenbarung. Die Die-Paddle 112A, 112B können durch Verbinden durch eine Leiterplatte (PCB) anstatt durch direktes Verbinden, wie in 10 dargestellt, einen ersten Schaltknoten bilden. Die Die-Paddle 114A, 114B können durch Verbinden durch eine PCB anstatt durch direktes Verbinden einen zweiten Schaltknoten bilden. Die leitfähigen Elemente 120, 122 können elektrisch an einen Eingangsknoten und einen Referenzknoten an jedem der Transistoren 116A, 116B, 118A, 118B angeschlossen sein. Die Transistoren 116A, 116B, 118A, 118B können eine Drahtbondtechnologie implementierende diskrete Transistoren sein, wie in 6–7 dargestellt.
  • 12 ist ein Draufsichtsdiagramm auf ein Bauelement 130, das eine Flip-Chip-Technologie implementiert, gemäß einigen Beispielen dieser Offenbarung. Beispielsweise kann ein erster Anschluss des Transistors 136A elektrisch an das leitfähige Element 148 angeschlossen sein, und ein zweiter Anschluss des Transistors 136A kann elektrisch an das zusammenhängende oder kontinuierliche Die-Paddle 132 angeschlossen sein. Der Steueranschluss des Transistors 136A kann elektrisch an das Die-Paddle 144A angeschlossen sein, der mit einer in 12 nicht gezeigten Treiberschaltung verbunden sein kann. Die Transistoren 136A, 136B, 138A, 138B können eine Flip-Chip-Technologie implementieren, wie in den 8–9 dargestellt.
  • 13 ist ein Draufsichtsdiagramm auf ein Bauelement 160, das eine Flip-Chip-Technologie implementiert, gemäß einigen Beispielen dieser Offenbarung. Das Bauelement 160 ist ein Dreiphasenbauelement, das die kontinuierlichen oder zusammenhängenden Die-Paddle 162, 164, 166 umfasst.
  • 14 ist ein Draufsichtsdiagramm auf ein Bauelement 170, das eine Flip-Chip-Technologie und Drahtbondtechnologie implementiert, gemäß einigen Beispielen dieser Offenbarung. Die Transistoren 176A, 178A können eine Drahtbondtechnologie implementieren. Die Transistoren 176B, 178B können eine Flip-Chip-Technologie implementieren, wie durch die gestrichelten Linien um die Transistoren 176B, 178B herum gezeigt.
  • Bei allen Transistoren 176A, 176B, 178A, 178B kann es sich um Source-Up-, Drain-Down-Transistoren handeln. Die Transistoren 176A, 178A können auf den Die-Paddle 172, 174 und unter dem leitfähigen Element 184 sitzen. Die Transistoren 176B, 178B können auf dem leitfähigen Element 186 und unter den Die-Paddle 172, 174 sitzen. Die Steueranschlüsse 168, 170 können elektrisch an separate Die-Paddle oder Clips für eine Verbindung zu einer oder mehreren Treiberschaltungen angeschlossen sein.
  • 15 ist ein Draufsichtsdiagramm auf ein Bauelement 190, das eine Flip-Chip-Technologie und Drahtbondtechnologie implementiert, gemäß einigen Beispielen dieser Offenbarung. Die Transistoren 196B, 198B können eine Flip-Chip-Technologie implementieren, wie durch die gestrichelten Linien um die Transistoren 196B, 198B herum gezeigt. Die Transistoren 196B, 198B können eine Drahtbondtechnologie implementieren.
  • Bei allen Transistoren 196A, 196B, 198A, 198B kann es sich um Source-Down-, Drain-Up-Transistoren handeln. Die Transistoren 196A, 198A können auf dem leitfähigen Element 206 und unter den Die-Paddle 192, 194 sitzen. Die Transistoren 196B, 198B können auf den Die-Paddle 192, 194 und unter dem leitfähigen Element 206 sitzen.
  • 16 ist ein Seitenansichtsdiagramm eines Bauelements 170, das eine Flip-Chip-Technologie und Drahtbondtechnologie implementiert, gemäß einigen Beispielen dieser Offenbarung. Der Transistor 176A kann eine Drahtbondtechnologie für den Steueranschluss 173 implementieren. Der Steueranschluss 173 des Transistors 176A kann durch eine Drahtverbindung 171 elektrisch an die Treiberschaltung 169 angeschlossen sein. Der Transistor 176A kann auf dem Die-Paddle 172 und unter dem leitfähigen Element 184 sitzen.
  • Der Transistor 176B kann eine Flip-Chip-Technologie implementieren. Der Transistor 176B kann auf dem Die-Paddle 172 und der Treiberschaltung 168 sitzen, was ein Die-Paddle sein kann, das elektrisch an eine externe Treiberschaltung und/oder die gleiche Treiberschaltung wie die Treiberschaltung 169 angeschlossen ist. Der Transistor 176B kann unter dem leitfähigen Element 186 sitzen. 16 kann der gestrichelten Linie B-B' in 14 entsprechen.
  • 17 ist ein Flussdiagramm, das eine Beispieltechnik 210 zum Konstruieren eines Mehrphasen-Leistungswandlers gemäß einigen Beispielen dieser Offenbarung darstellt. Die Technik 210 wird unter Bezugnahme auf den Mehrphasen-Leistungswandler 30 in 6–7 beschrieben, wenngleich andere Komponenten, wie etwa der Mehrphasen-Leistungswandler 60 in 8–9, ähnliche Techniken exemplifizieren können.
  • Die Technik von 17 beinhaltet das elektrische Anschließen eines ersten leitfähigen Elements 36 an mindestens zwei Eingangsknoten auf jeweiligen ersten Seiten von mindestens zwei Halbleiter-Dies 32A–32C (212). Das erste leitfähige Element 36 kann elektrisch an eine Eingangsspannung des Bauelements 30 angeschlossen sein. Durch die Eingangsknoten kann das erste leitfähige Element 36 elektrisch an die Drain-Anschlüsse jedes der Hochspannungstransistoren in den Halbleiter-Dies 32A–32C angeschlossen sein.
  • Die Technik von 17 beinhaltet das elektrische Anschließen eines zweiten leitfähigen Elements an mindestens zwei Referenzknoten auf jeweiligen ersten Seiten der mindestens zwei Halbleiter-Dies (214). Das zweite leitfähige Element 38 kann elektrisch an eine Referenzspannung des Bauelements 30, wie etwa Referenzmasse, angeschlossen sein. Durch die Referenzknoten kann das zweite leitfähige Element 38 elektrisch an die Source-Anschlüsse jedes der Niederspannungstransistoren in den Halbleiter-Dies 32A–32C angeschlossen sein.
  • Die folgenden nummerierten Beispiele demonstrieren einen oder mehrere Aspekte der Offenbarung.
  • Beispiel 1. Ein Bauelement umfasst mindestens zwei Halbleiter-Dies, wobei jeder jeweilige Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die. Das Bauelement umfasst weiterhin ein erstes leitfähiges Element, das elektrisch an den jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies angeschlossen ist. Das Bauelement umfasst weiterhin ein zweites leitfähiges Element, das elektrisch an die jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies angeschlossen ist.
  • Beispiel 2. Das Bauelement nach Beispiel 1, wobei das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
  • Beispiel 3. Das Bauelement nach Beispiel 1 oder 2, wobei jeder Schaltknoten jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies elektrisch mit einem jeweiligen Die-Paddle der mindestens zwei Die-Paddle verbunden ist. Jedes Die-Paddle der mindestens zwei Die-Paddle ist elektrisch von anderen Die-Paddle der mindestens zwei Die-Paddle isoliert. Jedes Die-Paddle der mindestens zwei Die-Paddle umfasst einen Systemträger oder eine Metallisierungsschicht.
  • Beispiel 4. Das Bauelement nach einem der Beispiele 1 bis 3, wobei jedes Die-Paddle einen Ausgangsknoten aus mindestens zwei Ausgangsknoten umfasst; und jeder Ausgangsknoten der mindestens zwei Ausgangsknoten eine Ausgangsphase eines Leistungswandlers umfasst.
  • Beispiel 5. Das Bauelement nach einem der Beispiele 1 bis 4, wobei die mindestens zwei Leistungstransistoren einen Hochspannungs-Leistungstransistor und einen Niederspannungs-Leistungstransistor umfassen; ein erster Lastanschluss jedes jeweiligen Hochspannungs-Leistungstransistors elektrisch mit dem jeweiligen Eingangsknoten verbunden ist; ein zweiter Lastanschluss jedes jeweiligen Hochspannungs-Leistungstransistors elektrisch mit dem jeweiligen Schaltknoten verbunden ist; ein erster Lastanschluss jedes jeweiligen Niederspannungs-Leistungstransistors elektrisch mit dem jeweiligen Schaltknoten verbunden ist; und ein zweiter Lastanschluss jedes jeweiligen Niederspannungs-Leistungstransistors elektrisch mit den jeweiligen Referenzknoten verbunden ist.
  • Beispiel 6. Das Bauelement nach einem der Beispiele 1–5, weiterhin umfassend eine Treiberschaltung, die konfiguriert ist zum Liefern von Signalen an mindestens zwei Steueranschlüsse der jeweiligen Hochspannungs-Leistungstransistoren und mindestens zwei Steueranschlüsse der jeweiligen Niederspannungs-Leistungstransistoren.
  • Beispiel 7. Das Bauelement nach einem der Beispiele 1–6, wobei jeder jeweilige Hochspannungs-Leistungstransistor einen vertikalen Source-Down-Leistungstransistor umfasst; und jeder jeweilige Niederspannungs-Leistungstransistor einen vertikalen Drain-Down-Leistungstransistor umfasst.
  • Beispiel 8. Das Bauelement nach einem der Beispiele 1–7, wobei der Hochspannungs-Leistungstransistor ausgewählt ist aus einer Gruppe bestehend aus einem Feldeffekttransistor (FET), einem HEMT (High-Electron-Mobility Transistor) und einem IGBT (Insulated Gate Bipolar Transistor); und der Niederspannungs-Leistungstransistor ausgewählt ist aus einer Gruppe bestehend aus einem FET, einem HEMT und einem IGBT.
  • Beispiel 9. Das Bauelement nach einem der Beispiele 1–8, weiterhin umfassend ein überspritztes PQFN-Package, wobei das überspritzte PQFN-Package die mindestens zwei Halbleiter-Dies, das erste leitfähige Element und das zweite leitfähige Element umfasst.
  • Beispiel 10. Ein Verfahren umfasst: elektrisches Anschließen eines ersten leitfähigen Elements an mindestens zwei Eingangsknoten auf jeweiligen ersten Seiten von mindestens zwei Halbleiter-Dies; und elektrisches Anschließen eines zweiten leitfähigen Elements an mindestens zwei Referenzknoten auf jeweiligen ersten Seiten der mindestens zwei Halbleiter-Dies. Jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies umfasst mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die.
  • Beispiel 11. Das Verfahren nach Beispiel 10, wobei das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
  • Beispiel 12. Das Verfahren nach Beispiel 10 oder 11, weiterhin umfassend: elektrisches Anschließen jedes Schaltknotens jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies an ein jeweiliges Die-Paddle der mindestens zwei Die-Paddle; und elektrisches Trennen jedes Die-Paddle von anderen Die-Paddle der mindestens zwei Die-Paddle.
  • Beispiel 13. Das Verfahren nach einem der Beispiele 10 bis 12, wobei jedes Die-Paddle einen Ausgangsknoten aus mindestens zwei Ausgangsknoten umfasst; und jeder Ausgangsknoten der mindestens zwei Ausgangsknoten eine Ausgangsphase eines Leistungswandlers umfasst.
  • Beispiel 14. Das Verfahren nach einem der Beispiele 10 bis 13, wobei die mindestens zwei Leistungstransistoren einen Hochspannungs-Leistungstransistor und einen Niederspannungs-Leistungstransistor umfassen, wobei das Verfahren weiterhin Folgendes umfasst: elektrisches Anschließen eines ersten Lastanschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an den jeweiligen Eingangsknoten; elektrisches Anschließen eines zweiten Lastanschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an den jeweiligen Schaltknoten; elektrisches Anschließen eines ersten Lastanschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an den jeweiligen Schaltknoten; und elektrisches Anschließen eines zweiten Lastanschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an den jeweiligen Referenzknoten.
  • Beispiel 15. Das Verfahren nach einem der Beispiele 10 bis 14, wobei: elektrisches Anschließen eines Steueranschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an eine Treiberschaltung; und elektrisches Anschließen eines Steueranschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an die Treiberschaltung.
  • Beispiel 16. Das Verfahren nach einem der Beispiele 10 bis 15, wobei jeder jeweilige Hochspannungs-Leistungstransistor einen vertikalen Source-Down-Leistungstransistor umfasst; und jeder jeweilige Niederspannungs-Leistungstransistor einen vertikalen Drain-Down-Leistungstransistor umfasst.
  • Beispiel 17. Das Verfahren nach einem der Beispiele 10 bis 16, wobei der Hochspannungs-Leistungstransistor einen Fin-Feldeffekttransistor umfasst; und der Niederspannungs-Leistungstransistor einen Smart-Feldeffekttransistor umfasst.
  • Beispiel 18. Das Verfahren nach einem der Beispiele 10 bis 17, weiterhin umfassend: Bedecken der mindestens zwei Halbleiter-Dies mit einer Formmasse; und teilweises Bedecken des ersten leitfähigen Elements und des zweiten leitfähigen Elements mit der Formmasse.
  • Beispiel 19. Ein Leistungswandler umfasst mindestens zwei Halbleiter-Dies, wobei jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: einen Leistungstransistor, einen Eingangsknoten oder einen Referenzknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Steuerknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die. Der Leistungswandler umfasst weiterhin ein erstes leitfähiges Element, das elektrisch an die jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies angeschlossen ist. Der Leistungswandler umfasst weiterhin ein zweites leitfähiges Element, das elektrisch an die jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies angeschlossen ist. Der Leistungswandler umfasst weiterhin mindestens zwei Die-Paddle, wobei jeder Schaltknoten jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies elektrisch an ein jeweiliges Die-Paddle der mindestens zwei Die-Paddle angeschlossen ist, und jedes Die-Paddle der mindestens zwei Die-Paddle elektrisch von anderen Die-Paddle der mindestens zwei Die-Paddle getrennt ist.
  • Beispiel 20. Der Leistungswandler nach Beispiel 19, weiterhin umfassend eine Treiberschaltung, die konfiguriert ist zum Liefern von Signalen an den Hochspannungs-Steuerknoten und den Niederspannungs-Steuerknoten, wobei das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
  • Es wurden verschiedene Beispiele der Offenbarung beschrieben. Eine beliebige Kombination aus den beschriebenen Systemen, Operationen oder Funktionen wird in Betracht gezogen. Diese und weitere Beispiele liegen innerhalb des Schutzbereichs der folgenden Ansprüche.

Claims (20)

  1. Bauelement, umfassend: mindestens zwei Halbleiter-Dies, wobei jeder jeweilige Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die; ein erstes leitfähiges Element, das elektrisch mit den jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies verbunden ist; und ein zweites leitfähiges Element, das elektrisch mit den jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies verbunden ist.
  2. Bauelement nach Anspruch 1, wobei: das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
  3. Bauelement nach Anspruch 1 oder 2, weiterhin umfassend mindestens zwei Die-Paddle, wobei: jeder Schaltknoten jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies elektrisch mit einem jeweiligen Die-Paddle der mindestens zwei Die-Paddle verbunden ist; jedes Die-Paddle der mindestens zwei Die-Paddle elektrisch von anderen Die-Paddle der mindestens zwei Die-Paddle isoliert ist; und jedes Die-Paddle der mindestens zwei Die-Paddle einen Systemträger oder eine Metallisierungsschicht umfasst.
  4. Bauelement nach Anspruch 3, wobei: jedes Die-Paddle einen Ausgangsknoten aus mindestens zwei Ausgangsknoten umfasst; und jeder Ausgangsknoten der mindestens zwei Ausgangsknoten eine Ausgangsphase eines Leistungswandlers umfasst.
  5. Bauelement nach einem der vorhergehenden Ansprüche, wobei: die mindestens zwei Leistungstransistoren einen Hochspannungs-Leistungstransistor und einen Niederspannungs-Leistungstransistor umfassen; ein erster Lastanschluss jedes jeweiligen Hochspannungs-Leistungstransistors elektrisch mit dem jeweiligen Eingangsknoten verbunden ist; ein zweiter Lastanschluss jedes jeweiligen Hochspannungs-Leistungstransistors elektrisch mit dem jeweiligen Schaltknoten verbunden ist; ein erster Lastanschluss jedes jeweiligen Niederspannungs-Leistungstransistors elektrisch mit dem jeweiligen Schaltknoten verbunden ist; und ein zweiter Lastanschluss jedes jeweiligen Niederspannungs-Leistungstransistors elektrisch mit den jeweiligen Referenzknoten verbunden ist.
  6. Bauelement nach Anspruch 5, weiterhin umfassend eine Treiberschaltung, die konfiguriert ist zum Liefern von Signalen an mindestens zwei Steueranschlüsse der jeweiligen Hochspannungs-Leistungstransistoren und mindestens zwei Steueranschlüsse der jeweiligen Niederspannungs-Leistungstransistoren.
  7. Bauelement nach Anspruch 5 oder 6, wobei: jeder jeweilige Hochspannungs-Leistungstransistor einen vertikalen Source-Down-Leistungstransistor umfasst; und jeder jeweilige Niederspannungs-Leistungstransistor einen vertikalen Drain-Down-Leistungstransistor umfasst.
  8. Bauelement nach Anspruch 7, wobei: der Hochspannungs-Leistungstransistor ausgewählt ist aus einer Gruppe bestehend aus einem Feldeffekttransistor (FET), einem HEMT (High-Electron-Mobility Transistor) und einem IGBT (Insulated Gate Bipolar Transistor); und der Niederspannungs-Leistungstransistor ausgewählt ist aus einer Gruppe bestehend aus einem FET, einem HEMT und einem IGBT.
  9. Bauelement nach einem der vorhergehenden Ansprüche, weiterhin umfassend ein überspritztes PQFN(Power-Quad Flat No-Lead)-Package, wobei das überspritzte PQFN-Package die mindestens zwei Halbleiter-Dies, das erste leitfähige Element und das zweite leitfähige Element umfasst.
  10. Verfahren, umfassend: elektrisches Anschließen eines ersten leitfähigen Elements an mindestens zwei Eingangsknoten auf jeweiligen ersten Seiten von mindestens zwei Halbleiter-Dies; und elektrisches Anschließen eines zweiten leitfähigen Elements an mindestens zwei Referenzknoten auf jeweiligen ersten Seiten der mindestens zwei Halbleiter-Dies, wobei jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: mindestens zwei Leistungstransistoren, einen Eingangsknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Referenzknoten auf der ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die.
  11. Verfahren nach Anspruch 10, wobei: das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
  12. Verfahren nach Anspruch 10 oder 11, weiterhin umfassend: elektrisches Anschließen jedes Schaltknotens jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies an ein jeweiliges Die-Paddle der mindestens zwei Die-Paddle; und elektrisches Trennen jedes Die-Paddle von anderen Die-Paddle der mindestens zwei Die-Paddle.
  13. Verfahren nach Anspruch 12, wobei: jedes Die-Paddle einen Ausgangsknoten aus mindestens zwei Ausgangsknoten umfasst; und jeder Ausgangsknoten der mindestens zwei Ausgangsknoten eine Ausgangsphase eines Leistungswandlers umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei die mindestens zwei Leistungstransistoren einen Hochspannungs-Leistungstransistor und einen Niederspannungs-Leistungstransistor umfassen, wobei das Verfahren weiterhin Folgendes umfasst: elektrisches Anschließen eines ersten Lastanschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an den jeweiligen Eingangsknoten; elektrisches Anschließen eines zweiten Lastanschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an den jeweiligen Schaltknoten; elektrisches Anschließen eines ersten Lastanschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an den jeweiligen Schaltknoten; und elektrisches Anschließen eines zweiten Lastanschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an den jeweiligen Referenzknoten.
  15. Verfahren nach Anspruch 14, wobei: elektrisches Anschließen eines Steueranschlusses jedes jeweiligen Hochspannungs-Leistungstransistors an eine Treiberschaltung; und elektrisches Anschließen eines Steueranschlusses jedes jeweiligen Niederspannungs-Leistungstransistors an die Treiberschaltung.
  16. Verfahren nach Anspruch 14 oder 15, wobei: jeder jeweilige Hochspannungs-Leistungstransistor einen vertikalen Source-Down-Leistungstransistor umfasst; und jeder jeweilige Niederspannungs-Leistungstransistor einen vertikalen Drain-Down-Leistungstransistor umfasst.
  17. Verfahren nach Anspruch 16, wobei: der Hochspannungs-Leistungstransistor einen Fin-Feldeffekttransistor umfasst; und der Niederspannungs-Leistungstransistor einen Smart-Feldeffekttransistor umfasst.
  18. Verfahren nach einem der Ansprüche 10 bis 17, weiterhin umfassend: Bedecken der mindestens zwei Halbleiter-Dies mit einer Formmasse; und teilweises Bedecken des ersten leitfähigen Elements und des zweiten leitfähigen Elements mit der Formmasse.
  19. Leistungswandler, umfassend: mindestens zwei Halbleiter-Dies, wobei jeder Halbleiter-Die der mindestens zwei Halbleiter-Dies Folgendes umfasst: einen Leistungstransistor, einen Eingangsknoten oder einen Referenzknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, einen Steuerknoten auf einer ersten Seite des jeweiligen Halbleiter-Die, und einen Schaltknoten auf einer zweiten Seite des jeweiligen Halbleiter-Die; ein erstes leitfähiges Element, das elektrisch an die jeweiligen Eingangsknoten der mindestens zwei Halbleiter-Dies angeschlossen ist; und ein zweites leitfähiges Element, das elektrisch an die jeweiligen Referenzknoten der mindestens zwei Halbleiter-Dies angeschlossen ist; und mindestens zwei Die-Paddle, wobei: jeder Schaltknoten jedes jeweiligen Halbleiter-Die der mindestens zwei Halbleiter-Dies elektrisch an ein jeweiliges Die-Paddle der mindestens zwei Die-Paddle angeschlossen ist, und jedes Die-Paddle der mindestens zwei Die-Paddle elektrisch von anderen Die-Paddle der mindestens zwei Die-Paddle getrennt ist.
  20. Leistungswandler nach Anspruch 19, weiterhin umfassend eine Treiberschaltung, die konfiguriert ist zum Liefern von Signalen an den Hochspannungs-Steuerknoten und den Niederspannungs-Steuerknoten, wobei: das erste leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst; und das zweite leitfähige Element einen Draht, ein Aluminiumband, einen Kupferclip oder eine Kupferschicht umfasst.
DE102017217588.5A 2016-10-06 2017-10-04 Mehrphasen-leistungswandler mit gemeinsamen verbindungen Pending DE102017217588A1 (de)

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US15/287,280 US10056362B2 (en) 2016-10-06 2016-10-06 Multi-phase power converter with common connections

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056362B2 (en) 2016-10-06 2018-08-21 Infineon Technologies Americas Corp. Multi-phase power converter with common connections
US11901113B2 (en) 2019-01-07 2024-02-13 Delta Electronics (Shanghai) Co., Ltd. Inversely coupled inductor and power supply module
CN111415908B (zh) 2019-01-07 2022-02-22 台达电子企业管理（上海）有限公司 电源模块、芯片嵌入式封装模块及制备方法
US11316438B2 (en) 2019-01-07 2022-04-26 Delta Eletronics (Shanghai) Co., Ltd. Power supply module and manufacture method for same
CN111415909B (zh) * 2019-01-07 2022-08-05 台达电子企业管理（上海）有限公司 多芯片封装功率模块

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10344841B4 (de) 2003-09-26 2010-02-25 Infineon Technologies Ag Ansteuerschaltung für ein Zündelement eines Insassenschutzsystems
JP4244318B2 (ja) 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置
CN1929851B (zh) 2004-01-12 2012-06-27 综合植物科技有限责任公司 得自山茶科植物的生物活性组合物及其生产方法和用途
JP4566678B2 (ja) 2004-10-04 2010-10-20 日立オートモティブシステムズ株式会社 パワーモジュール
DE102005047055A1 (de) 2005-09-30 2007-04-05 Infineon Technologies Austria Ag Ansteuerschaltung mit einem Transformator für ein Halbleiterschaltelement
DE102006020243B3 (de) 2006-04-27 2008-01-17 Infineon Technologies Austria Ag Leistungshalbleitermodul als H-Brückenschaltung und Verfahren zur Herstellung desselben
US7880280B2 (en) 2007-02-16 2011-02-01 Infineon Technologies Ag Electronic component and method for manufacturing an electronic component
US8138585B2 (en) 2008-05-28 2012-03-20 Fairchild Semiconductor Corporation Four mosfet full bridge module
US7943955B2 (en) 2009-01-27 2011-05-17 Infineon Technologies Austria Ag Monolithic semiconductor switches and method for manufacturing
US8378655B2 (en) 2009-11-10 2013-02-19 Maxim Integrated Products, Inc. Determining initial pre-bias in a switch-mode controller for a buck converter device
CN102340233B (zh) 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
US8704269B2 (en) * 2010-12-22 2014-04-22 Infineon Technologies Ag Die package
US9087829B2 (en) 2011-08-05 2015-07-21 Infineon Technologies Ag Semiconductor arrangement
JP5755533B2 (ja) 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6161889B2 (ja) 2012-10-23 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置
US20150380353A1 (en) * 2013-02-12 2015-12-31 Freescale Semiconductor, Inc. Method of fabricating an integrated circuit device, and an integrated circuit device therefrom
US9368434B2 (en) 2013-11-27 2016-06-14 Infineon Technologies Ag Electronic component
DE102014203899B4 (de) 2014-03-04 2024-03-14 Volkswagen Aktiengesellschaft Vorrichtung und elektrische Baugruppe zum Wandeln einer Gleichspannung in eine Wechselspannung
US9954499B2 (en) 2014-08-04 2018-04-24 Nec Corporation Switching amplifier and radio transmitter
CN107006123A (zh) 2014-12-10 2017-08-01 德克萨斯仪器股份有限公司 功率场效应晶体管(fet)、预驱动器、控制器和感测电阻器的集成
US10056362B2 (en) 2016-10-06 2018-08-21 Infineon Technologies Americas Corp. Multi-phase power converter with common connections

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