JP4663981B2 - モノリシックフリップチップ内の複数の半導体素子 - Google Patents

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Description

本発明は、半導体素子に関し、より詳細には複数の相互接続された半導体素子を有する単一の半導体チップに関する。
本出願は、２００１年１０月３日出願の米国特許仮出願第６０／３２６，６６７号明細書の特典を請求する。
ＤＣ−ＤＣコンバータ、半ブリッジ装置など複数の半導体チップを必要とする多数の回路は周知である。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードなどを含むことができるこれらの回路向けの個々の半導体素子は、フリップチップ構成で形成して、プリント回路板内に実装し他の回路構成要素と相互接続することができる。フリップチップ素子は、２００１年２月９日出願の、Ｎａｒｅｓｈ Ｔｈａｐａｒ（ＩＲ−１６９６）名義の「VERTICAL CONDUCTION FLIP-CHIP DEVICE WITH BUMP CONTACTS ON A SINGLE SURFACE」という名称の同時係属の特許文献１に示されている。この開示内容は、参照により本明細書に組み込まれている。
米国特許出願第０９／７８００８０号明細書
支持面上に構成要素を個別に実装するには、基板上に横方向の空間または領域が必要である。これらの構成要素は支持基板上で可能なかぎり最小の「実装面積（ｆｏｏｔｐｒｉｎｔ）」を有するように製作することが望まれる。
本発明によれば、複数の半導体フリップチップ素子は、１つの共通の半導体チップ内に形成され、１つのチップ内では互いに横方向に離隔され、チップの表面中に形成された分離トレンチによって互いに物理的に絶縁される。
次いで、チップの上面（分離トレンチを受ける表面）にボール接点または所望に応じて他の接点が形成される。このボールまたは接点は、素子の共通端子上に密集されており、それによってチップ内でまたはチップを受ける実装面上で素子端子の所望の相互接続が、実装されるときに所望の回路を形成することが可能となる。
これにより、素子および回路は支持基板上の実装面積が低減され、個別の複数のフリップチップ素子よりこの集積フリップチップの方が低コストとなる。
本発明に従って実装することができる１つの回路は、図１に示すＤＣ−ＤＣコンバータである。
当業者には後で明らかになるように、他の回路も実装することができる。一般に同期バックコンバータと呼ばれる図１の回路は、１対の入力直流端子１０、１１、しばしば制御ＭＯＳＦＥＴと呼ばれるＭＯＳＦＥＴ１２、しばしば同期ＭＯＳＦＥＴと呼ばれ、ダイオードとして機能するように動作する第２のＭＯＳＦＥＴ１３、インダクタ１４、制御集積回路またはＩＣ１５、および１対の出力直流端子１６、１７を含む。ＩＣ１５は、端子１６、１７における固定出力電圧を保持するように選択され制御されるデューティサイクルで、制御ＭＯＳＦＥＴ１２をオン／オフするように動作する。制御ＭＯＳＦＥＴ１２がオフのとき、同期ＭＯＳＦＥＴ１３はオンになり、それによってＭＯＳＦＥＴ１２がオフのときの電流経路がインダクタ１４を介して提供される。
ＭＯＳＦＥＴ１２、１３は、分離した素子として常に実装され、フリップチップ素子として実装されることもある。ＭＯＳＦＥＴ１２、１３がフリップチップ素子であるとき、それらは通常図１に示すように、ＭＯＳＦＥＴ１２のソース、ドレイン、ゲート端子のそれぞれに対するボール接点Ｓ１、Ｄ１、Ｇ１およびＭＯＳＦＥＴ１３のソース、ドレイン、ゲート端子のそれぞれに対するボール接点Ｓ２、Ｄ２、Ｇ２を有する。ボール接点は、必要に応じてプレーナ接点と置き換えることができる。
本発明によれば、ＭＯＳＦＥＴ１２、１３は、図２、３、４に示すモノリシックフリップチップ構造体内に実装される。すべてのＭＯＳＦＥＴ以外の部品を含め、例えばダイオードを含めて、半ブリッジおよび回路などの他の同様の回路も、本発明に従って実装できることに留意されたい。
図２を参照すると、高抵抗のＰ-基板３１を有し、その上にエピタキシアル成長させるシリコンＮ-層３２を成長させたモノリシックシリコンチップ３０が示されている。基板３１は、任意の所望のタイプの絶縁基板とすることもできる。さらに、基板３１がシリコンである場合は、Ｐチャネル素子用にＮ-シリコンが選択される。
ウェハの形成のとき、複数の同一のモノリシックチップまたはダイが同時に形成される。したがって、基板の上面中に複数のＰ型のベース領域３３が拡散され、Ｐ型のベース領域３３中にＮ+ソース領域３４が拡散される。次いで図３に示すように、図２の「セル」の１つに対し、各Ｐ型のベース領域３３中に複数の離隔されたゲートトレンチ４１がエッチングされる。トレンチ４１内では、酸化物４０を成長させて、垂直ゲート酸化物領域および底部酸化物層が画定される。次いで導電性多結晶ゲート体４２で各トレンチが充填される。それぞれ絶縁ゲートＧ１、Ｇ２を画定する、各ＭＯＳＦＥＴ１２、１３内のゲート体領域４２が、それぞれ相互接続される（図２）。
次いで図２に示すようにコンタクトトレンチ４５が形成され、トレンチ４５中にかつシリコンの上にソース接点５０、５１が形成され、コンタクトトレンチ４５内でソース領域３４およびベース領域３３が接続される。後で説明するように、２つの素子を分離するために絶縁酸化物６０も設けられることに留意されたい。さらに、ドレイン接点６３、６４を受けるＮ+接点のドレイン領域６１、６２が設けられる。
モノリシック素子を完成させるためには、本発明によれば、ＭＯＳＦＥＴ１３の周囲に深い分離トレンチ７０が形成され、酸化物６０で充填される。ＭＯＳＦＥＴ１２の周囲にトレンチを形成しておくこともできることに留意されたい。次いで図２、４、５に示すように、素子表面上にボール接点を形成することができる。図２、４、５では、ソース接点５０、５１上に離隔されたボール接点Ｓ１、Ｓ２が形成され、ドレイン接点６３、６４上にドレインのボール接点Ｄ１、Ｄ２がそれぞれ形成され、望み通りに素子ゲートにゲートのボール接点Ｇ１、Ｇ２が接続されている。
本発明によれば、ソース接点５１は、ＭＯＳＦＥＴ１２のソース領域３４（ボール接点Ｓ１）とＭＯＳＦＥＴ１３のドレイン領域６１（ボール接点Ｄ２）の両方に接続され、したがってＭＯＳＦＥＴ１３のドレインにＭＯＳＦＥＴ１２のソースが接続される。
ボールＳ１、Ｄ２は、素子を受ける回路基板上のトラックによって互いに接続することができる。あるいはシリコン上に金属層を堆積させて、ソースおよびドレイン領域に接続されたボール接点Ｓ１、Ｄ２を互いに接続することができる。このメタライゼーションは、Ｓ１からＤ２まで配線するときに分離トレンチ領域を橋絡し、ドレイン領域に接続されたボール接点Ｄ１から適切に分離されなければならない。
したがって、ＭＯＳＦＥＴ１２、１３を含むモノリシックフリップチップが形成される。他の素子を実装しておくこともできることに留意されたい。例えば、ＭＯＳＦＥＴ１２、１３をプレーナ素子とし、または１つのプレーナおよび１つのトレンチ素子とすることもでき、図２、３、４の素子を集積半ブリッジ回路として形成することもできる。接合分離を使用しておくこともできる。
図５は、図２、４のモノリシックチップの上部の自由表面７０が、ヒートシンクとして動作することができる銅層７１を、クランピングまたは接着によって、あるいは堆積によって、表面７０に形成し、複数の離隔された平行スロットをその中に有するようにパターン形成した新規のヒートシンク構造（任意のフリップチップ構造に使用することができる）を有すことができる本発明の他の特徴を示す。次いでパターン形成された銅は、素子の放射冷却を改善するために、その上に形成された黒色酸化物などの高熱放射率層８０を有する。中心部の銅ストライプ８５は、ダイ装着装置と協働する広い中心領域を画定するように拡張することができる。
銅ヒートシンク７１は、１００から４００ミクロンの厚さ（１００から３００ミクロンの厚さの基板上にある）とすることができる。したがって、この厚い金属７１は、シリコンダイを補強する働きもしている。
黒色酸化物は、アンモニア炭酸銅溶液から３０秒から５分の間銅７１と接触させて、またはめっきを施すことによって形成することができる。
図６は、プリント回路基板または他の基板などの支持基板上の導電性トレースによって、ドレイン、ソース、ゲート接点がすべて望み通りに相互接続される図４の代替実施形態を示す。点線２００、２０１は、下層の基板またはドリフト領域へのボール接点Ｄ１、Ｄ２の接続部を示す。
図７では、導電性ブリッジ２１０によってボール接点Ｓ１はボール接点Ｄ２に接続されている。ブリッジ２１０は、シリコン表面から適切に絶縁されていることに留意されたい。
以上本発明をその特定の実施形態に照らして説明してきたが、他の多くの変形形態および変更形態ならびに他の使用法が、当業者には明らかになるであろう。したがって、本発明は、本明細書における特定の開示によって限定されないことが好ましい。
本発明に従って半導体構成要素を実装することができる典型的な同期バックコンバータ回路の回路図である。 図１の半導体素子を含むモノリシックチップの断面図である。 図２の素子からなるＭＯＳＦＥＴセルの１つの拡大図である。 支持面への接続を容易にするために、共通のボール端子を密集させた図２のチップの上面図である。 冷却を向上させるためにパターン形成され、高熱放射率コーティングを有する図２の素子の底面を示す図である。 図４の素子のはんだボールのレイアウトに関する第２の実施形態を示す図である。 図４の素子のはんだボールのレイアウトに関する第３の実施形態を示す図である。

Claims (9)

  1. 集積フリップチップ構造体であって、
    １つの共通の半導体チップと、
    前記半導体チップの基板片面の表面上に形成され、互いに横方向に離隔されると共に電気的に絶縁された、ソース領域、ドレイン領域、ゲート領域をそれぞれ有する第１および第２半導体素子と
    前記第１半導体素子の前記ドレイン領域上に形成された、所定のパターン形状を有するドレイン接点と、
    前記第２半導体素子の前記ソース領域上に形成された、所定のパターン形状を有するソース接点と、
    前記第１半導体素子の前記ソース領域と前記第２半導体素子の前記ドレイン領域との両方に接続された、所定のパターン形状を有する接点と
    を具え、
    前記第１および第２半導体素子は、相互接続によって、少なくとも、
    前記第１半導体素子の前記ドレイン接点上に形成された第１の端子と、
    前記第２半導体素子の前記ソース接点上に形成された第２の端子と、
    前記第１半導体素子と前記第２半導体素子との両方に接続された接点上に形成された第３の端子と
    を有し、
    前記第１の端子、前記第２の端子、および前記第３の端子は、前記半導体チップの基板
    片面上で配線された
    ことを特徴とする集積フリップチップ構造体。
  2. 前記第１および第２半導体素子は、前記半導体チップの基板表面に形成された分離トレンチによって、互いに横方向に離隔されると共に互いに電気的に絶縁されたことを特徴とする請求項１記載の集積フリップチップ構造体。
  3. 前記第１および第２半導体素子は、それぞれ、ソース、ドレイン、ゲート領域を有するＭＯＳＦＥＴ素子であり、
    前記第１半導体素子の前記ドレイン領域に接続された第１の端子と、
    前記第２半導体素子の前記ソース領域に接続された第２の端子と、
    前記第１半導体素子のソース領域と前記第２半導体素子のドレイン領域との両方に接続された第３の端子と
    前記第１および第２半導体素子のゲート領域にそれぞれ接続された第４および第５の端子と
    の５つの端子を有することを特徴とする請求項１又は２記載の集積フリップチップ構造体。
  4. 前記各端子は、ボール接点を含むことを特徴とする請求項３記載の集積フリップチップ構造体。
  5. 前記各半導体素子は、同期バックコンバータ回路内で直接に接続できることを特徴とする請求項１記載の集積フリップチップ構造体。
  6. 前記各接続端子は、集積構造を受ける支持基板上に離隔されたメタライズパターンを含むことを特徴とする請求項１記載の集積フリップチップ構造体。
  7. 前記チップの表面とは反対側の面は、銅ヒートシンク層を有し、該ヒートシンク層は、
    該チップが支持基板上に実装されるとき、該チップの冷却を改善するためのヒートシンクフィンを画定するようにパターン形成されていることを特徴とする請求項１記載の集積フリップチップ構造体。
  8. 前記チップの表面とは反対側の面は、銅ヒートシンク層を有し、該銅ヒートシンク層の外面上に高熱放射率層を有することを特徴とする請求項１記載の集積フリップチップ構造体。
  9. 前記高放射率層は、黒色酸化物であることを特徴とする請求項８記載の集積フリップチップ構造体。
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