JP3604843B2 - Dc−dcコンバータ装置 - Google Patents
Dc−dcコンバータ装置 Download PDFInfo
- Publication number
- JP3604843B2 JP3604843B2 JP30059996A JP30059996A JP3604843B2 JP 3604843 B2 JP3604843 B2 JP 3604843B2 JP 30059996 A JP30059996 A JP 30059996A JP 30059996 A JP30059996 A JP 30059996A JP 3604843 B2 JP3604843 B2 JP 3604843B2
- Authority
- JP
- Japan
- Prior art keywords
- switching means
- diode
- mosfet
- converter device
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【発明の属する技術分野】
本発明は、DC−DCコンバータ装置に関し、特に、同期整流方式のDC−DCコンバータ装置に関する。
【0002】
【従来の技術】
スイッチング電源の主要な部分を構成する同期整流型のDC−DCコンバータは、図7に示すように、直流入力電源をスイッチングする第1のスイッチング手段1と、第1のスイッチング手段1に接続され第1のスイッチング手段1に同期してスイッチングする第2のスイッチング手段2と、両スイッチング手段1、2と接続されたリアクタ3及びコンデンサー4とをから構成される。
【0003】
第1のスイッチング手段1をONさせた時、第2のスイッチング手段2をOFF状態として、両スイッチング手段の同期期間を調整し、直流入力電源をリアクタ3及びコンデンサー4により平滑化することにより、負荷に所定の直流出力電源を供給する。上記のDC−DCコンバータは電圧降下が小さく高効率化に大きく寄与することからスイッチング電源に広く用いられつつある。
【0004】
上記DC−DCコンバータを構成する各要素は、図示しないが、ガラスエポキシ、セラミックス、金属等をベースにした配線基板上に実装され、上記第1のスイッチング手段1はトタンジスタ或いはパワーMOSFET、第2のスイッチング手段2はパワーMOSFETが用いられる。
一般的な縦型パワーMOSFET素子は、図8に示すように、N+/N−基板のN−層11の表面にP型のベース領域12を多数形成し、ベース領域12の表面にN+型のソース領域13を形成し、ベース領域12のチャンネル部分の上にゲート電極14を配置し、ベース領域12とソース領域13の両方にオーミックコンタクトするソース電極15を形成した構造を持つものである。
【0005】
上記DC−DCコンバータの第2のスイッチング手段に、例えば、NchMOSFETを用いた場合、以下の様な問題が確認された。第1のスイッチング手段1がOFFの時、第2のスイッチング手段2のNchFETがONし、電流経路に接続されるリアクタ3の回生電流は、コンデンサー4、MOSFET素子2(内蔵ダイオード2A)、リアクタ3というループで流れ、MOSFET素子2内部に形成された上記内蔵ダイオード2Aにキャリア(電子)が蓄積される。
【0006】
この内蔵ダイオードに蓄積されたキャリアによって、第2のスイッチング手段2がOFFされ、第1のスイッチング手段1がONされたとき、キャリアが完全に放出される時間、即ち、逆回復時間中、直流入力電源の一部が内蔵ダイオード2Aを介して流れることになり、負荷へ供給される電源効率が低下する。
また、上記直流入力電源の一部がOFF状態の第2のスイッチング手段(NchMOSFET)の内蔵ダイオード2Aに流れると新たなキャリアが蓄積され、このキャリアによる逆回復時間の間は、NchMOSFET2のゲートにON信号が印加されても、MOSFET素子2がON動作しない。この逆回復時間は、N−型層11に蓄積されたキャリア(電子)が内蔵ダイオード2Aを介して完全に放出され内蔵ダイオード2AのPN接合が回復するまでの時間であり、ベース領域とN−型層とのPN接合が不可避的にできるパワーMOSFETの寄生ダイオードによって形成される。
【0007】
従って、同期整流方式のDC−DCコンバータ装置の電源効率の低下及び回路全体のスイッチングタイムを向上することができないという結果になる。
上述した不具合を解決するために、図9に示すように、内蔵ダイオード2Aと並列にショットキーバリアダイオード(SBD)20を接続し、SBD20の順方向電圧VFがPNダイオードより低いことを利用して、NchMOSFETのドレイン電位を速やかにソース電位に落とすことにより、回路全体のスイッチング速度を向上させてDC−DCコンバータの高効率化を向上させている。
【0008】
【発明が解決しようとする課題】
しかしながら、上記の回路を各々個別素子で構成するには、部品点数が増大し電子機器の小型化に障害となる。そこでFETチップとSBDチップとを1パッケージに収納することも検討したが、別個のウェハーで製造するために各々の良品数などの問題があり、また組立工程も煩雑になる問題点があった。
【0009】
また、上記の問題点を解決すべくFETとSBDとをディスクリート部品を用いて構成した場合、両部品を基板上に実装し、両者を接続する導体パターンが基板上に形成されるために、この導体パターンがノイズ発生源となり周辺回路に悪影響を及ぼす問題点が及び部品実装面積が大きくなり、配線基板の小型化に影響を及ぼし、ひいてはDC−DCコンバータ装置或いはスイッチング電源装置の小型化に影響を及ぼし、ハンディ・カムコーダ、ディジタルカメラ、ラップトップ型PC等の電子部品が小型化高密度されるセット製品の小型化にまで影響を及ぼす。
【0010】
そこで本発明は、上記の事情について鑑みてなされたもので、DC−DCコンバータを構成する部品が実装される配線基板を小型化にし、セット製品の小型化に寄与でき、且つ高効率化したDC−DCコンバータ装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明は上記課題を解決するため、以下の構成を採用した。
即ち、本発明のDC−DCコンバータ装置は、少なくとも直流入力電源をON/OFFする第1のスイッチング手段と、前記第1のスイッチング手段に同期しOFF/0Nする第2のスイッチング手段と、前記第1及び第2のスイッチング手段を同期制御する同期制御手段と、前記第1、第2のスイッチング手段に接続され前記直流入力電源を平滑するリアクタ及び前記リアクタに一端が接続されたコンデンサーとが配線基板上に実装され前記直流入力電源を所定の直流出力電源に変換するDC−DCコンバータ装置において、前記第2のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキーバリアダイオードとを備えたMOSFETであり、該第2のスイッチング手段と同期制御される前記第1のスイッチング手段及び前記同期制御手段とを一体化した半導体装置を前記配線基板上に実装したことを特徴としている。
【0012】
ここで、前記第1のスイッチング手段は、トランジスタ又はパワーMOSFETからなる半導体素子であり、前記第1のスイッチング手段と前記第2のスイッチング手段は、同一の金属板上に、前記同期制御手段は他の金属板上に実装され一体化されたことを特徴としている。
また、前記第1のスイッチング手段は、トランジスタ又はパワーMOSFETからなり、前記第1のスイッチング手段、前記第2のスイッチング手段及び前記同期制御手段は、同一の半導体素子内に形成し一体化されることを特徴としている。
【0013】
上述したように、DC−DCコンバータ装置の第2のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキバリアダイオードとを備えたMOSFETであり、該第2のスイッチング手段と同期制御される第1のスイッチング手段及び両スイッチング手段を同期制御する同期制御手段とを一体化することにより、第2のスイッチング手段のMOSFET内部に形成しSBDを形成しているので蓄積キャリアを瞬時に引き抜いて完全遮断化を促進し、第2のスイッチング手段のMOSFETの内蔵ダイオードに順方向電流が流れた時であってもMOSFETのスイッチングを高速にすることができ、DC−DCコンバータ回路の更なる高効率化が可能となると共に、DC−DCコンバータの構成要素である両スイッチング手段のサイズを高機能化して縮小することができ、DC−DCコンバータ装置の用いられる配線基板の小型化に寄与することができる。
【0014】
【発明の実施の形態】
以下に、本発明のDC−DCコンバータ装置を図面を参照して詳細に説明する。
図1は、本発明のDC−DCコンバータ装置の等価回路図である。等価回路は、図7に示した従来のDC−DCコンバータ装置と同様に、直流入力電源をスイッチングする第1のスイッチング手段1と、第1のスイッチング手段1に接続され第1のスイッチング手段1に同期してスイッチングする第2のスイッチング手段2と、両スイッチング手段1、2を同期制御する同期制御手段CSと、両スイッチング手段1、2と接続されたリアクタ3及びコンデンサー4とをから構成され、少なくともそれらの構成要素が配線基板上に実装接続される。
【0015】
第1のスイッチング手段1は、トランジスタ、MOSFET等の半導体素子が用いられ、入力端子に入力される所定周期のパルスでスイッチングされ、第1のスイッチング手段に流れる直流入力電源をON/OFFする。
第2のスイッチング手段2は、パワーMOSFETが用いられ、第1のスイッチング手段1と同期した所定周期のパルスが入力端子に入力されOFF/ONされる。この動作を繰り返し行い直流入力電源をリアクタ3及びコンデンサー4により平滑化することにより、負荷に所定の直流出力電源を供給する。
【0016】
同期制御手段CSは、上記したように、第1及び第2のスイッチング手段1、2を所定のタイミングで同期制御し、両スイッチング手段1、2をON/OFFさせる。同期制御回路CSは、例えば、図6に示すように、基準電圧発生回路、発振器、フリップフロップ、保護回路、エラーアンプ、ドライバーを有し、第1及び第2のスイッチング手段1、2に所定の信号を供給し、両スイッチング手段1、2を同期制御し、負荷に所定の出力電源を供給する。
【0017】
DC−DCコンバータを構成する上記第1のスイッチング手段1、第2のスイッチング手段2、同期制御手段CS、リアクタ3及びコンデンサー4は、ガラスエポキシ基板、ポリイミド基板、フェノール基板、セラミックス基板、絶縁処理された金属基板等の配線基板上に銅箔等により形成された回路パターンに実装接続される。
【0018】
本発明の第1の特徴は、第1のスイッチング手段1と同期してスイッチングする第2のスイッチング手段2にある。
本発明の第1の特徴である第2のスイッチング手段2は、例えば、図2に示すように、N+型基板の上にN−型エピタキシャル層を形成したもの、あるいはN−型基板にN+型層を拡散により形成したN+/Nー型の半導体基板21を基体とし、N−型層22の表面にパワーMOSFET素子23とショットキーバリアダイオード素子24(SBD素子と称する)とを形成したものである。パワーMOSFET素子23とショットキバリアダイオード素子24とを併設することにより、各々所望の電流容量を持つ素子を1チップ化した半導体素子である。
【0019】
MOSFET素子23は、N−型層22を共通ドレインとし、N−型層22の表面にP+型のベース領域25を複数形成し、ベース領域25の表面にN+型のソース領域26を形成し、ソース領域26とN−型層22とに挟まれたベース領域25のP型層をチャンネル領域27とし、チャンネル領域27の上にゲート酸化膜28を挟んでポリシリコンゲート電極29を配置し、ゲート電極29を被覆するPSG酸化膜30に形成したコンタクトホールを介して、バリアメタル31とアルミ電極32とがベース領域25とソース領域26とにオーミックコンタクトしている。
【0020】
SBD素子24は、N−型層22をカソードとし、N−型層22の表面にP+型のガードリング領域33を形成し、ガードリング領域33の上を端とする酸化膜の開口を介してN−型層22の表面にバリアメタル31がショットキーコンタクトし、その上にアルミ電極32を形成している。
アルミ電極32は、純粋アルミまたはアルミニウム・シリコン合金が用いられ、MOSFET素子23では多数のソース領域26を並列接続するソース電極となり、SBD素子24ではアノード電極となる。
【0021】
図3は、第2のスイッチング手段を構成する半導体素子の平面図を示す。詳細には図示していないが、ゲート電極29は格子型のパターンを有し、ベース領域25は前記格子型パターンの網目の部分に点在する島状のパターンを持つ。反対にゲート電極29が島状、ベース領域25が格子型のパターンもある。前記格子型パターンの網目の各々が単位MOSセルとなり、該MOSセルを形成した領域がMOSFET領域23Bである。
【0022】
SBD素子24は、ガードリング領域33が環状のパターンを具備し、該環状パターンの内側でバリアメタル31がN−型層22表面にショットキー接触している。該ガードリング領域を含めた領域が、SBD領域24Bである。
MOSFET領域23B、SBD領域24Bを囲むようにチップ周囲にはN+型のチャンネルストッパ領域34を形成し、チャンネルストッパ領域34はMOSFET領域23BとSBD領域24Bとの間にも延在する。間に延在するチャンネルストッパ領域34Bは、ベース領域25と、N−型層22と、ガードリング領域33とで形成する寄生のPNPトランジスタの発生を抑制する役割を果たす。
【0023】
ソース領域26を並列接続するアルミ電極32は、最終パッシベーション膜としてのシリコン窒化膜(図示せず)で被覆され、該シリコン窒化膜に開口を形成することによってボンディングパッドを形成する。アルミ電極32は、MOSFET領域の前記MOSセルの上部でソース電極パッド35を形成する。ポリシリコンゲート電極29は、ポリシリコン材料をチップ周辺部分まで延在させ、該延在したポリシリコン材料にアルミ電極をコンタクトさせることでゲート電極パッド36を形成する。ゲート電極パッド36はソース電極となるアルミ電極32とは電気的に独立し、ポリシリコン層とアルミ材料との間にはバリアメタル31は特に必要ない。
【0024】
バリアメタル31とアルミ電極32はチャンネルストッパ領域34Bの上方を横断してSBD領域24Bまで延在し、延在したアルミ電極32はその上のシリコン窒化膜の一部を開口することによってアノード電極パッド37を形成する。チャンネルストッパ領域34B上を延在するアルミ電極32は、できるだけ電気抵抗を下げるためおよび後述する熱的結合を強化するために、できるだけ幅広い線幅、例えば電極パッド35、37の幅より大きい線幅で延在している。
【0025】
このように、第2のスイッチング手段2内部に、内蔵ダイオード2Aとその内蔵ダイオード2Aと並列に接続されるショットキバリアダイオードを形成することにより、DC−DCコンバータ装置の外付部品数を削減できる。
本発明の第2の特徴は、上述した第2のスイッチング手段2、第1のスイッチング手段1及び同期制御手段CSとを一体化して、配線基板5上に実装するところにある。
【0026】
DC−DCコンバータにおいて、例えば、図1に示すように、第1のスイッチング手段1にPNPトタンジスタ、第2のスイッチング手段2にNchMOSFETを用いた場合、MOSFETのドレインとPNPトランジスタのコレクタとが共通接続である。従って、図5に示すように、第2のスイッチング手段2であるMOS半導体チップをダイボンドした放熱板等からなる第1のアイランド5A上に、隣接して第1のスイッチング手段1であるPNPトランジスタチップをダイボンドする。
【0027】
一方、同期制御手段CSを構成する半導体素子は、第1及び第2のスイッチング手段1、2と電気的に分離する必要があるために、第1のアイランド5Aと別の第2のアイランド5B上にダイボンディングされる。両アイランド5A、5B上にダイボンディングされた第1のスイッチング手段1、第2のスイッチング手段2及び同期制御手段CSが形成された各々の半導体素子は対応する外部接続リード及び半導体素子間のワイヤーボンディングがなされ電気的接続を行い、封止樹脂で封止し一体化し、MOSFET23とSBD24とを内蔵した第2のスイッチング手段2と第1のスイッチング手段1及び同期制御手段CSとを1パッケージ化する。
【0028】
これにより、さらなる外部部品点数を削減でき配線基板の小型化を促進することができる。尚、PNPトランジスタチップは、コレクタとなるP+/P−基板のP−層側表面にN型のベース領域形成し、該ベース領域の表面にP+型のエミッタ領域を形成し、アルミ電極に各拡散領域に接続する各電極パッドを形成したものである。
【0029】
上記した第1、第2のスイッチング手段1、2及び同期制御手段CSを一体化した半導体装置A、リアクタ3、コンデンサー4は、図4に示すように、配線基板5上に形成された回路パターン6に接続されDC−DCコンバータ装置が提供される。この実施形態では、配線基板5上に実装する第1、第2のスッチング素子及び同期制御手段は樹脂モールドされているが、それら各々の半導体チップを直接、ダイボンディングし周辺の回路パターン等にワイヤでボンディング接続しても良い。
【0030】
ところで、SBD素子の順方向立ち上がり電圧VFは、温度に対して−2mV/℃程度の温度特性を持ち、高温の方が電圧VFが小さい。従って、MOSFETとSBDとを1チップ化することにより、MOSFET素子23のON動作時の発熱が同一チップに形成されるSBD素子24に瞬時に伝導し、SBD素子24が加熱されるので、図1に示したDC−DCコンバータ回路の第1のスイッチング手段1をOFFし、第2にスイッチング手段2をONした時、第2のスイッチング手段2のMOSFET素子23の内蔵ダイオード、及びSBD素子24に順方向電流が流れる。
【0031】
その後、第1のスイッチング手段1に同期させて第2のスイッチング手段2をOFFし、OFFからON動作させるときであっても、第2のスイッチング手段2に内蔵されたSBD素子24の順方向電圧VFは、上記したように、MOSFET素子23の発熱により、更に低減化されるために、MOSFET素子23内部の蓄積キャリアはSBD素子により瞬時に引き抜いて完全遮断化を促進することになる。
【0032】
従って、同期整流型のDC−DCコンバータ装置の第2のスッチング手段2に上記のMOSFETとSBDとを内蔵した半導体素子を用いることで、MOSFET23のスイッチングを高速にすることができる。
また、DC−DCコンバータ装置の第2のスイッチング手段をMOSFET素子23とSBD素子24とに1チップ化し、第1のスイッチング手段1及び同期制御手段CSとが一体化することにより、DC−DCコンバータのスイッチング手段部分の半導体装置のサイズを最小限とすることができ、実装する配線基板を小型化にできる。
【0033】
上述した実施形態では、第1のスイッチング手段1及び第2のスイッチング手段2を同一アイランド5A(放熱板)上に実装し、同期制御手段CSを他のアイランド5B上に実装し、封止樹脂で一体化して単一の半導体装置として配線基板5上に実装したが、更なる小型化を図る場合には、パワーMOSFETとSBDとが一体化される第2のスイッチング手段2と第1のスイッチング手段1及び同期制御手段CSとを同一半導体基板上に形成し1チップ化した半導体装置とすることで一層の小型化が可能となる。
【0034】
【発明の効果】
以上に詳述したように、本発明のDC−DCコンバータ装置によれば、DC−DCコンバータ装置の第2のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキバリアダイオードとを備えたMOSFETであり、該第2のスイッチング手段と同期制御される第1のスイッチング手段及び両スイッチング手段を同期制御する同期制御手段とを一体化することにより、第2のスイッチング手段のMOSFET内部に形成しSBDを形成しているので蓄積キャリアを瞬時に引き抜いて完全遮断化を促進し、第2のスイッチング手段のMOSFETの内蔵ダイオードに順方向電流が流れた時であってもMOSFETのスイッチングを高速にすることができ、DC−DCコンバータ回路の更なる高効率化が可能となると共に、DC−DCコンバータの構成要素である両スイッチング手段のサイズを高機能化して縮小することができ、DC−DCコンバータ装置の用いられる配線基板の小型化に寄与することができる。その結果、DC−DCコンバータ装置自体の小型化が可能となり、DC−DCコンバータ装置を必要とするセット製品の更なる高密度小型化が実現できる。
【図面の簡単な説明】
【図1】本発明を説明するDC−DCコンバータ回路図。
【図2】本発明のDC−DCコンバータ装置に用いられる半導体素子の断面図。
【図3】本発明のDC−DCコンバータ装置に用いられる半導体素子の平面図。
【図4】本発明のDC−DCコンバータ装置の配線基板の実装図。
【図5】本発明の第1及び第2のスイッチング手段を一体化した図。
【図6】一般的な同期制御手段のブロック図。
【図7】従来のDC−DCコンバータ回路図。
【図8】従来のDC−DCコンバータ装置に用いられる半導体素子の断面図。
【図9】従来のDC−DCコンバータ回路図。
【符号の説明】
1:第1のスイッチング手段
2:第2のスイッチング手段
CS:同期制御手段
A:1、2、CSを一体化した単一半導体装置
23:パワーMOSFET
2A:内蔵ダイオード
24:ショットキバリアダイオード
3:リアクタ
4:コンデンサー
5:配線基板
6:回路パターン
Claims (2)
- 少なくとも直流入力電源をON/OFFする第1のスイッチング手段と、前記第1のスイッチング手段に同期してOFF/ONする第2のスイッチング手段と、前記第1及び第2のスイッチング手段を同期制御する同期制御手段と、前記第1及び第2のスイッチング手段に接続され前記直流入力電源を平滑するリアクタ及び前記リアクタに一端が接続されたコンデンサーとよりなり、前記第1のスイッチング手段がON時に前記リアクタンス及びコンデンサーにエネルギーを蓄積し、第2のスイッチング手段がON時に前記蓄積されたエネルギーを負荷側に放出し、前記直流入力電源を所定の直流出力電源に変換するDC−DCコンバータ装置において、前記第1のスイッチング手段は、トランジスタ又はパワーMOSFETからなる半導体素子であり、前記第2のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキーバリアダイオードとを備えたMOSFETであり、前記第1のスイッチング手段と第2のスイッチング手段とを同一の金属板上に形成された第1のアイランドに設け、前記ショットキーダイオードのリアクタンス部分を減少させると共に、前記第1及び第2のスイッチング手段のON動作時の発熱によりショットキーダイオードを加熱し、温度上昇により前記ショットキーダイオードの順方向電圧Vfを低減させ、前記同期制御手段を第1のスイッチング手段及び第2のスイッチング手段とを設けた金属基板と異なる金属基板上に形成された第2のアイランドに設け、前記第1、第2のスイッチング手段と同期制御手段及びこれらを設けた金属基板を封止樹脂で一体化しスぺースを小さくしたことを特徴とするDC−DCコンバータ装置。
- 印刷配線基板上に形成された回路パターンに前記樹脂封止で一体化された第1、第2のスイッチング手段及び同期制御手段を取付けると共にリアクタンスとコンデンサーとを取付けたことを特徴とする請求項1記載のDC−DCコンバータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30059996A JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Dc−dcコンバータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30059996A JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Dc−dcコンバータ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10146047A JPH10146047A (ja) | 1998-05-29 |
JP3604843B2 true JP3604843B2 (ja) | 2004-12-22 |
Family
ID=17886792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30059996A Expired - Fee Related JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Dc−dcコンバータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3604843B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000078841A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | Dc/dcコンバータの整流回路 |
WO2001080410A1 (de) | 2000-04-13 | 2001-10-25 | Infineon Technologies Ag | Spannungswandler |
JP3696211B2 (ja) | 2003-02-10 | 2005-09-14 | 株式会社東芝 | パワースイッチング装置 |
JP4688559B2 (ja) * | 2005-04-28 | 2011-05-25 | ローム株式会社 | Dc/dcコンバータ及びこれを備えた電子機器 |
US9218013B2 (en) * | 2007-11-14 | 2015-12-22 | Tigo Energy, Inc. | Method and system for connecting solar cells or slices in a panel system |
CN112514232A (zh) * | 2018-08-03 | 2021-03-16 | 三菱电机株式会社 | 整流装置及具有该整流装置的车辆用交流发电装置 |
-
1996
- 1996-11-12 JP JP30059996A patent/JP3604843B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10146047A (ja) | 1998-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9159720B2 (en) | Semiconductor module with a semiconductor chip and a passive component and method for producing the same | |
KR100713979B1 (ko) | 반도체장치 | |
JP6338937B2 (ja) | パワーモジュールおよびその製造方法 | |
TWI381514B (zh) | 半導體裝置及其製造方法 | |
US7852651B2 (en) | Semiconductor device | |
JP3809168B2 (ja) | 半導体モジュール | |
EP1594164A1 (en) | Integrated circuit for driving semiconductor device and power converter | |
EP3005417A1 (en) | Integrating multi-output power converters having vertically stacked semiconductor chips | |
US10573631B2 (en) | Multi-phase power converter with common connections | |
JP3291441B2 (ja) | Dc−dcコンバータ装置 | |
JP3604843B2 (ja) | Dc−dcコンバータ装置 | |
JP3291439B2 (ja) | Dc−dcコンバータ装置 | |
US11133303B2 (en) | Semiconductor device and semiconductor arrangement comprising semiconductor devices | |
JP2000058820A (ja) | パワー半導体素子及びパワーモジュール | |
JP2009164288A (ja) | 半導体素子及び半導体装置 | |
JP7145190B2 (ja) | チップパッケージング構造およびその製造方法 | |
JP3525823B2 (ja) | 相補型igbtの実装構造 | |
JP3644161B2 (ja) | パワー半導体モジュール | |
KR101754923B1 (ko) | 고 전자이동도 트랜지스터 기반 전력 모듈 | |
WO2023122694A2 (en) | Module assembly of multiple semiconductor devices with insulating substrates | |
WO2022061181A1 (en) | Iii-nitride devices with through-via structures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040701 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040928 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040930 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |