JPH10146047A - Ｄｃ−ｄｃコンバータ装置 - Google Patents
Ｄｃ−ｄｃコンバータ装置Info
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- JPH10146047A JPH10146047A JP30059996A JP30059996A JPH10146047A JP H10146047 A JPH10146047 A JP H10146047A JP 30059996 A JP30059996 A JP 30059996A JP 30059996 A JP30059996 A JP 30059996A JP H10146047 A JPH10146047 A JP H10146047A
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Abstract
(57)【要約】
【課題】 小型化且つ高効率化のＤＣ−ＤＣコンバータ
装置を提供する。 【解決手段】 ＤＣ−ＤＣコンバータ装置の第２のスイ
ッチング手段２は、内蔵ダイオード２Ａと該内蔵ダイオ
ード２Ａに並列に接続されるショットキーバリアダイオ
ード２４とを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段２と同期制御される第１のスイッチング手
段１とを一体化した半導体装置Ａを配線基板５上に実装
しする。
装置を提供する。 【解決手段】 ＤＣ−ＤＣコンバータ装置の第２のスイ
ッチング手段２は、内蔵ダイオード２Ａと該内蔵ダイオ
ード２Ａに並列に接続されるショットキーバリアダイオ
ード２４とを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段２と同期制御される第１のスイッチング手
段１とを一体化した半導体装置Ａを配線基板５上に実装
しする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータ装置に関し、特に、同期整流方式のＤＣ−ＤＣコン
バータ装置に関する。
ータ装置に関し、特に、同期整流方式のＤＣ−ＤＣコン
バータ装置に関する。
【０００２】
【従来の技術】スイッチング電源の主要な部分を構成す
る同期整流型のＤＣ−ＤＣコンバータは、図７に示すよ
うに、直流入力電源をスイッチングする第１のスイッチ
ング手段１と、第１のスイッチング手段１に接続され第
１のスイッチング手段１に同期してスイッチングする第
２のスイッチング手段２と、両スイッチング手段１、２
と接続されたリアクタ３及びコンデンサー４とをから構
成される。
る同期整流型のＤＣ−ＤＣコンバータは、図７に示すよ
うに、直流入力電源をスイッチングする第１のスイッチ
ング手段１と、第１のスイッチング手段１に接続され第
１のスイッチング手段１に同期してスイッチングする第
２のスイッチング手段２と、両スイッチング手段１、２
と接続されたリアクタ３及びコンデンサー４とをから構
成される。
【０００３】第１のスイッチング手段１をＯＮさせた
時、第２のスイッチング手段２をＯＦＦ状態として、両
スイッチング手段の同期期間を調整し、直流入力電源を
リアクタ３及びコンデンサー４により平滑化することに
より、負荷に所定の直流出力電源を供給する。上記のＤ
Ｃ−ＤＣコンバータは電圧降下が小さく高効率化に大き
く寄与することからスイッチング電源に広く用いられつ
つある。
時、第２のスイッチング手段２をＯＦＦ状態として、両
スイッチング手段の同期期間を調整し、直流入力電源を
リアクタ３及びコンデンサー４により平滑化することに
より、負荷に所定の直流出力電源を供給する。上記のＤ
Ｃ−ＤＣコンバータは電圧降下が小さく高効率化に大き
く寄与することからスイッチング電源に広く用いられつ
つある。
【０００４】上記ＤＣ−ＤＣコンバータを構成する各要
素は、図示しないが、ガラスエポキシ、セラミックス、
金属等をベースにした配線基板上に実装され、上記第１
のスイッチング手段１はトタンジスタ或いはパワーＭＯ
ＳＦＥＴ、第２のスイッチング手段２はパワーＭＯＳＦ
ＥＴが用いられる。一般的な縦型パワーＭＯＳＦＥＴ素
子は、図８に示すように、Ｎ＋／Ｎ−基板のＮ−層１１
の表面にＰ型のベース領域１２を多数形成し、ベース領
域１２の表面にＮ＋型のソース領域１３を形成し、ベー
ス領域１２のチャンネル部分の上にゲート電極１４を配
置し、ベース領域１２とソース領域１３の両方にオーミ
ックコンタクトするソース電極１５を形成した構造を持
つものである。
素は、図示しないが、ガラスエポキシ、セラミックス、
金属等をベースにした配線基板上に実装され、上記第１
のスイッチング手段１はトタンジスタ或いはパワーＭＯ
ＳＦＥＴ、第２のスイッチング手段２はパワーＭＯＳＦ
ＥＴが用いられる。一般的な縦型パワーＭＯＳＦＥＴ素
子は、図８に示すように、Ｎ＋／Ｎ−基板のＮ−層１１
の表面にＰ型のベース領域１２を多数形成し、ベース領
域１２の表面にＮ＋型のソース領域１３を形成し、ベー
ス領域１２のチャンネル部分の上にゲート電極１４を配
置し、ベース領域１２とソース領域１３の両方にオーミ
ックコンタクトするソース電極１５を形成した構造を持
つものである。
【０００５】上記ＤＣ−ＤＣコンバータの第２のスイッ
チング手段に、例えば、ＮｃｈＭＯＳＦＥＴを用いた場
合、以下の様な問題が確認された。第１のスイッチング
手段１がＯＦＦの時、第２のスイッチング手段２のＮｃ
ｈＦＥＴがＯＮし、電流経路に接続されるリアクタ３の
回生電流は、コンデンサー４、ＭＯＳＦＥＴ素子２（内
蔵ダイオード２Ａ）、リアクタ３というループで流れ、
ＭＯＳＦＥＴ素子２内部に形成された上記内蔵ダイオー
ド２Ａにキャリア（電子）が蓄積される。
チング手段に、例えば、ＮｃｈＭＯＳＦＥＴを用いた場
合、以下の様な問題が確認された。第１のスイッチング
手段１がＯＦＦの時、第２のスイッチング手段２のＮｃ
ｈＦＥＴがＯＮし、電流経路に接続されるリアクタ３の
回生電流は、コンデンサー４、ＭＯＳＦＥＴ素子２（内
蔵ダイオード２Ａ）、リアクタ３というループで流れ、
ＭＯＳＦＥＴ素子２内部に形成された上記内蔵ダイオー
ド２Ａにキャリア（電子）が蓄積される。
【０００６】この内蔵ダイオードに蓄積されたキャリア
によって、第２のスイッチング手段２がＯＦＦされ、第
１のスイッチング手段１がＯＮされたとき、キャリアが
完全に放出される時間、即ち、逆回復時間中、直流入力
電源の一部が内蔵ダイオード２Ａを介して流れることに
なり、負荷へ供給される電源効率が低下する。また、上
記直流入力電源の一部がＯＦＦ状態の第２のスイッチン
グ手段（ＮｃｈＭＯＳＦＥＴ）の内蔵ダイオード２Ａに
流れると新たなキャリアが蓄積され、このキャリアによ
る逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ２のゲートに
ＯＮ信号が印加されても、ＭＯＳＦＥＴ素子２がＯＮ動
作しない。この逆回復時間は、Ｎ−型層１１に蓄積され
たキャリア（電子）が内蔵ダイオード２Ａを介して完全
に放出され内蔵ダイオード２ＡのＰＮ接合が回復するま
での時間であり、ベース領域とＮ−型層とのＰＮ接合が
不可避的にできるパワーＭＯＳＦＥＴの寄生ダイオード
によって形成される。
によって、第２のスイッチング手段２がＯＦＦされ、第
１のスイッチング手段１がＯＮされたとき、キャリアが
完全に放出される時間、即ち、逆回復時間中、直流入力
電源の一部が内蔵ダイオード２Ａを介して流れることに
なり、負荷へ供給される電源効率が低下する。また、上
記直流入力電源の一部がＯＦＦ状態の第２のスイッチン
グ手段（ＮｃｈＭＯＳＦＥＴ）の内蔵ダイオード２Ａに
流れると新たなキャリアが蓄積され、このキャリアによ
る逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ２のゲートに
ＯＮ信号が印加されても、ＭＯＳＦＥＴ素子２がＯＮ動
作しない。この逆回復時間は、Ｎ−型層１１に蓄積され
たキャリア（電子）が内蔵ダイオード２Ａを介して完全
に放出され内蔵ダイオード２ＡのＰＮ接合が回復するま
での時間であり、ベース領域とＮ−型層とのＰＮ接合が
不可避的にできるパワーＭＯＳＦＥＴの寄生ダイオード
によって形成される。
【０００７】従って、同期整流方式のＤＣ−ＤＣコンバ
ータ装置の電源効率の低下及び回路全体のスイッチング
タイムを向上することができないという結果になる。上
述した不具合を解決するために、図９に示すように、内
蔵ダイオード２Ａと並列にショットキーバリアダイオー
ド（ＳＢＤ）２０を接続し、ＳＢＤ２０の順方向電圧Ｖ
FがＰＮダイオードより低いことを利用して、ＮｃｈＭ
ＯＳＦＥＴのドレイン電位を速やかにソース電位に落と
すことにより、回路全体のスイッチング速度を向上させ
てＤＣ−ＤＣコンバータの高効率化を向上させている。
ータ装置の電源効率の低下及び回路全体のスイッチング
タイムを向上することができないという結果になる。上
述した不具合を解決するために、図９に示すように、内
蔵ダイオード２Ａと並列にショットキーバリアダイオー
ド（ＳＢＤ）２０を接続し、ＳＢＤ２０の順方向電圧Ｖ
FがＰＮダイオードより低いことを利用して、ＮｃｈＭ
ＯＳＦＥＴのドレイン電位を速やかにソース電位に落と
すことにより、回路全体のスイッチング速度を向上させ
てＤＣ−ＤＣコンバータの高効率化を向上させている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでＦＥＴチップと
ＳＢＤチップとを１パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでＦＥＴチップと
ＳＢＤチップとを１パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
【０００９】また、上記の問題点を解決すべくＦＥＴと
ＳＢＤとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点が及び
部品実装面積が大きくなり、配線基板の小型化に影響を
及ぼし、ひいてはＤＣ−ＤＣコンバータ装置或いはスイ
ッチング電源装置の小型化に影響を及ぼし、ハンディ・
カムコーダ、ディジタルカメラ、ラップトップ型ＰＣ等
の電子部品が小型化高密度されるセット製品の小型化に
まで影響を及ぼす。
ＳＢＤとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点が及び
部品実装面積が大きくなり、配線基板の小型化に影響を
及ぼし、ひいてはＤＣ−ＤＣコンバータ装置或いはスイ
ッチング電源装置の小型化に影響を及ぼし、ハンディ・
カムコーダ、ディジタルカメラ、ラップトップ型ＰＣ等
の電子部品が小型化高密度されるセット製品の小型化に
まで影響を及ぼす。
【００１０】そこで本発明は、上記の事情について鑑み
てなされたもので、ＤＣ−ＤＣコンバータを構成する部
品が実装される配線基板を小型化にし、セット製品の小
型化に寄与でき、且つ高効率化したＤＣ−ＤＣコンバー
タ装置を提供することを目的とする。
てなされたもので、ＤＣ−ＤＣコンバータを構成する部
品が実装される配線基板を小型化にし、セット製品の小
型化に寄与でき、且つ高効率化したＤＣ−ＤＣコンバー
タ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するため、以下の構成を採用した。即ち、本発明のＤＣ
−ＤＣコンバータ装置は、少なくとも直流入力電源をＯ
Ｎ／ＯＦＦする第１のスイッチング手段と、前記第１の
スイッチング手段に同期しＯＦＦ／０Ｎする第２のスイ
ッチング手段と、前記第１及び第２のスイッチング手段
を同期制御する同期制御手段と、前記第１、第２のスイ
ッチング手段に接続され前記直流入力電源を平滑するリ
アクタ及び前記リアクタに一端が接続されたコンデンサ
ーとが配線基板上に実装され前記直流入力電源を所定の
直流出力電源に変換するＤＣ−ＤＣコンバータ装置にお
いて、前記第２のスイッチング手段は、内蔵ダイオード
と該内蔵ダイオードに並列に接続されるショットキーバ
リアダイオードとを備えたＭＯＳＦＥＴであり、該第２
のスイッチング手段と同期制御される前記第１のスイッ
チング手段及び前記同期制御手段とを一体化した半導体
装置を前記配線基板上に実装したことを特徴としてい
る。
するため、以下の構成を採用した。即ち、本発明のＤＣ
−ＤＣコンバータ装置は、少なくとも直流入力電源をＯ
Ｎ／ＯＦＦする第１のスイッチング手段と、前記第１の
スイッチング手段に同期しＯＦＦ／０Ｎする第２のスイ
ッチング手段と、前記第１及び第２のスイッチング手段
を同期制御する同期制御手段と、前記第１、第２のスイ
ッチング手段に接続され前記直流入力電源を平滑するリ
アクタ及び前記リアクタに一端が接続されたコンデンサ
ーとが配線基板上に実装され前記直流入力電源を所定の
直流出力電源に変換するＤＣ−ＤＣコンバータ装置にお
いて、前記第２のスイッチング手段は、内蔵ダイオード
と該内蔵ダイオードに並列に接続されるショットキーバ
リアダイオードとを備えたＭＯＳＦＥＴであり、該第２
のスイッチング手段と同期制御される前記第１のスイッ
チング手段及び前記同期制御手段とを一体化した半導体
装置を前記配線基板上に実装したことを特徴としてい
る。
【００１２】ここで、前記第１のスイッチング手段は、
トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素
子であり、前記第１のスイッチング手段と前記第２のス
イッチング手段は、同一の金属板上に、前記同期制御手
段は他の金属板上に実装され一体化されたことを特徴と
している。また、前記第１のスイッチング手段は、トラ
ンジスタ又はパワーＭＯＳＦＥＴからなり、前記第１の
スイッチング手段、前記第２のスイッチング手段及び前
記同期制御手段は、同一の半導体素子内に形成し一体化
されることを特徴としている。
トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素
子であり、前記第１のスイッチング手段と前記第２のス
イッチング手段は、同一の金属板上に、前記同期制御手
段は他の金属板上に実装され一体化されたことを特徴と
している。また、前記第１のスイッチング手段は、トラ
ンジスタ又はパワーＭＯＳＦＥＴからなり、前記第１の
スイッチング手段、前記第２のスイッチング手段及び前
記同期制御手段は、同一の半導体素子内に形成し一体化
されることを特徴としている。
【００１３】上述したように、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段は、内蔵ダイオードと該内
蔵ダイオードに並列に接続されるショットキバリアダイ
オードとを備えたＭＯＳＦＥＴであり、該第２のスイッ
チング手段と同期制御される第１のスイッチング手段及
び両スイッチング手段を同期制御する同期制御手段とを
一体化することにより、第２のスイッチング手段のＭＯ
ＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キ
ャリアを瞬時に引き抜いて完全遮断化を促進し、第２の
スイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順
方向電流が流れた時であってもＭＯＳＦＥＴのスイッチ
ングを高速にすることができ、ＤＣ−ＤＣコンバータ回
路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコ
ンバータの構成要素である両スイッチング手段のサイズ
を高機能化して縮小することができ、ＤＣ−ＤＣコンバ
ータ装置の用いられる配線基板の小型化に寄与すること
ができる。
置の第２のスイッチング手段は、内蔵ダイオードと該内
蔵ダイオードに並列に接続されるショットキバリアダイ
オードとを備えたＭＯＳＦＥＴであり、該第２のスイッ
チング手段と同期制御される第１のスイッチング手段及
び両スイッチング手段を同期制御する同期制御手段とを
一体化することにより、第２のスイッチング手段のＭＯ
ＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キ
ャリアを瞬時に引き抜いて完全遮断化を促進し、第２の
スイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順
方向電流が流れた時であってもＭＯＳＦＥＴのスイッチ
ングを高速にすることができ、ＤＣ−ＤＣコンバータ回
路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコ
ンバータの構成要素である両スイッチング手段のサイズ
を高機能化して縮小することができ、ＤＣ−ＤＣコンバ
ータ装置の用いられる配線基板の小型化に寄与すること
ができる。
【００１４】
【発明の実施の形態】以下に、本発明のＤＣ−ＤＣコン
バータ装置を図面を参照して詳細に説明する。図１は、
本発明のＤＣ−ＤＣコンバータ装置の等価回路図であ
る。等価回路は、図７に示した従来のＤＣ−ＤＣコンバ
ータ装置と同様に、直流入力電源をスイッチングする第
１のスイッチング手段１と、第１のスイッチング手段１
に接続され第１のスイッチング手段１に同期してスイッ
チングする第２のスイッチング手段２と、両スイッチン
グ手段１、２を同期制御する同期制御手段ＣＳと、両ス
イッチング手段１、２と接続されたリアクタ３及びコン
デンサー４とをから構成され、少なくともそれらの構成
要素が配線基板上に実装接続される。
バータ装置を図面を参照して詳細に説明する。図１は、
本発明のＤＣ−ＤＣコンバータ装置の等価回路図であ
る。等価回路は、図７に示した従来のＤＣ−ＤＣコンバ
ータ装置と同様に、直流入力電源をスイッチングする第
１のスイッチング手段１と、第１のスイッチング手段１
に接続され第１のスイッチング手段１に同期してスイッ
チングする第２のスイッチング手段２と、両スイッチン
グ手段１、２を同期制御する同期制御手段ＣＳと、両ス
イッチング手段１、２と接続されたリアクタ３及びコン
デンサー４とをから構成され、少なくともそれらの構成
要素が配線基板上に実装接続される。
【００１５】第１のスイッチング手段１は、トランジス
タ、ＭＯＳＦＥＴ等の半導体素子が用いられ、入力端子
に入力される所定周期のパルスでスイッチングされ、第
１のスイッチング手段に流れる直流入力電源をＯＮ／Ｏ
ＦＦする。第２のスイッチング手段２は、パワーＭＯＳ
ＦＥＴが用いられ、第１のスイッチング手段１と同期し
た所定周期のパルスが入力端子に入力されＯＦＦ／ＯＮ
される。この動作を繰り返し行い直流入力電源をリアク
タ３及びコンデンサー４により平滑化することにより、
負荷に所定の直流出力電源を供給する。
タ、ＭＯＳＦＥＴ等の半導体素子が用いられ、入力端子
に入力される所定周期のパルスでスイッチングされ、第
１のスイッチング手段に流れる直流入力電源をＯＮ／Ｏ
ＦＦする。第２のスイッチング手段２は、パワーＭＯＳ
ＦＥＴが用いられ、第１のスイッチング手段１と同期し
た所定周期のパルスが入力端子に入力されＯＦＦ／ＯＮ
される。この動作を繰り返し行い直流入力電源をリアク
タ３及びコンデンサー４により平滑化することにより、
負荷に所定の直流出力電源を供給する。
【００１６】同期制御手段ＣＳは、上記したように、第
１及び第２のスイッチング手段１、２を所定のタイミン
グで同期制御し、両スイッチング手段１、２をＯＮ／Ｏ
ＦＦさせる。同期制御回路ＣＳは、例えば、図６に示す
ように、基準電圧発生回路、発振器、フリップフロッ
プ、保護回路、エラーアンプ、ドライバーを有し、第１
及び第２のスイッチング手段１、２に所定の信号を供給
し、両スイッチング手段１、２を同期制御し、負荷に所
定の出力電源を供給する。
１及び第２のスイッチング手段１、２を所定のタイミン
グで同期制御し、両スイッチング手段１、２をＯＮ／Ｏ
ＦＦさせる。同期制御回路ＣＳは、例えば、図６に示す
ように、基準電圧発生回路、発振器、フリップフロッ
プ、保護回路、エラーアンプ、ドライバーを有し、第１
及び第２のスイッチング手段１、２に所定の信号を供給
し、両スイッチング手段１、２を同期制御し、負荷に所
定の出力電源を供給する。
【００１７】ＤＣ−ＤＣコンバータを構成する上記第１
のスイッチング手段１、第２のスイッチング手段２、同
期制御手段ＣＳ、リアクタ３及びコンデンサー４は、ガ
ラスエポキシ基板、ポリイミド基板、フェノール基板、
セラミックス基板、絶縁処理された金属基板等の配線基
板上に銅箔等により形成された回路パターンに実装接続
される。
のスイッチング手段１、第２のスイッチング手段２、同
期制御手段ＣＳ、リアクタ３及びコンデンサー４は、ガ
ラスエポキシ基板、ポリイミド基板、フェノール基板、
セラミックス基板、絶縁処理された金属基板等の配線基
板上に銅箔等により形成された回路パターンに実装接続
される。
【００１８】本発明の第１の特徴は、第１のスイッチン
グ手段１と同期してスイッチングする第２のスイッチン
グ手段２にある。本発明の第１の特徴である第２のスイ
ッチング手段２は、例えば、図２に示すように、Ｎ＋型
基板の上にＮ−型エピタキシャル層を形成したもの、あ
るいはＮ−型基板にＮ＋型層を拡散により形成したＮ＋
／Ｎー型の半導体基板２１を基体とし、Ｎ−型層２２の
表面にパワーＭＯＳＦＥＴ素子２３とショットキーバリ
アダイオード素子２４（ＳＢＤ素子と称する）とを形成
したものである。パワーＭＯＳＦＥＴ素子２３とショッ
トキバリアダイオード素子２４とを併設することによ
り、各々所望の電流容量を持つ素子を１チップ化した半
導体素子である。
グ手段１と同期してスイッチングする第２のスイッチン
グ手段２にある。本発明の第１の特徴である第２のスイ
ッチング手段２は、例えば、図２に示すように、Ｎ＋型
基板の上にＮ−型エピタキシャル層を形成したもの、あ
るいはＮ−型基板にＮ＋型層を拡散により形成したＮ＋
／Ｎー型の半導体基板２１を基体とし、Ｎ−型層２２の
表面にパワーＭＯＳＦＥＴ素子２３とショットキーバリ
アダイオード素子２４（ＳＢＤ素子と称する）とを形成
したものである。パワーＭＯＳＦＥＴ素子２３とショッ
トキバリアダイオード素子２４とを併設することによ
り、各々所望の電流容量を持つ素子を１チップ化した半
導体素子である。
【００１９】ＭＯＳＦＥＴ素子２３は、Ｎ−型層２２を
共通ドレインとし、Ｎ−型層２２の表面にＰ＋型のベー
ス領域２５を複数形成し、ベース領域２５の表面にＮ＋
型のソース領域２６を形成し、ソース領域２６とＮ−型
層２２とに挟まれたベース領域２５のＰ型層をチャンネ
ル領域２７とし、チャンネル領域２７の上にゲート酸化
膜２８を挟んでポリシリコンゲート電極２９を配置し、
ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成した
コンタクトホールを介して、バリアメタル３１とアルミ
電極３２とがベース領域２５とソース領域２６とにオー
ミックコンタクトしている。
共通ドレインとし、Ｎ−型層２２の表面にＰ＋型のベー
ス領域２５を複数形成し、ベース領域２５の表面にＮ＋
型のソース領域２６を形成し、ソース領域２６とＮ−型
層２２とに挟まれたベース領域２５のＰ型層をチャンネ
ル領域２７とし、チャンネル領域２７の上にゲート酸化
膜２８を挟んでポリシリコンゲート電極２９を配置し、
ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成した
コンタクトホールを介して、バリアメタル３１とアルミ
電極３２とがベース領域２５とソース領域２６とにオー
ミックコンタクトしている。
【００２０】ＳＢＤ素子２４は、Ｎ−型層２２をカソー
ドとし、Ｎ−型層２２の表面にＰ＋型のガードリング領
域３３を形成し、ガードリング領域３３の上を端とする
酸化膜の開口を介してＮ−型層２２の表面にバリアメタ
ル３１がショットキーコンタクトし、その上にアルミ電
極３２を形成している。アルミ電極３２は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、ＭＯＳ
ＦＥＴ素子２３では多数のソース領域２６を並列接続す
るソース電極となり、ＳＢＤ素子２４ではアノード電極
となる。
ドとし、Ｎ−型層２２の表面にＰ＋型のガードリング領
域３３を形成し、ガードリング領域３３の上を端とする
酸化膜の開口を介してＮ−型層２２の表面にバリアメタ
ル３１がショットキーコンタクトし、その上にアルミ電
極３２を形成している。アルミ電極３２は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、ＭＯＳ
ＦＥＴ素子２３では多数のソース領域２６を並列接続す
るソース電極となり、ＳＢＤ素子２４ではアノード電極
となる。
【００２１】図３は、第２のスイッチング手段を構成す
る半導体素子の平面図を示す。詳細には図示していない
が、ゲート電極２９は格子型のパターンを有し、ベース
領域２５は前記格子型パターンの網目の部分に点在する
島状のパターンを持つ。反対にゲート電極２９が島状、
ベース領域２５が格子型のパターンもある。前記格子型
パターンの網目の各々が単位ＭＯＳセルとなり、該ＭＯ
Ｓセルを形成した領域がＭＯＳＦＥＴ領域２３Ｂであ
る。
る半導体素子の平面図を示す。詳細には図示していない
が、ゲート電極２９は格子型のパターンを有し、ベース
領域２５は前記格子型パターンの網目の部分に点在する
島状のパターンを持つ。反対にゲート電極２９が島状、
ベース領域２５が格子型のパターンもある。前記格子型
パターンの網目の各々が単位ＭＯＳセルとなり、該ＭＯ
Ｓセルを形成した領域がＭＯＳＦＥＴ領域２３Ｂであ
る。
【００２２】ＳＢＤ素子２４は、ガードリング領域３３
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル３１がＮ−型層２２表面にショットキー接触
している。該ガードリング領域を含めた領域が、ＳＢＤ
領域２４Ｂである。ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領
域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネ
ルストッパ領域３４を形成し、チャンネルストッパ領域
３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの
間にも延在する。間に延在するチャンネルストッパ領域
３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガード
リング領域３３とで形成する寄生のＰＮＰトランジスタ
の発生を抑制する役割を果たす。
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル３１がＮ−型層２２表面にショットキー接触
している。該ガードリング領域を含めた領域が、ＳＢＤ
領域２４Ｂである。ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領
域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネ
ルストッパ領域３４を形成し、チャンネルストッパ領域
３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの
間にも延在する。間に延在するチャンネルストッパ領域
３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガード
リング領域３３とで形成する寄生のＰＮＰトランジスタ
の発生を抑制する役割を果たす。
【００２３】ソース領域２６を並列接続するアルミ電極
３２は、最終パッシベーション膜としてのシリコン窒化
膜（図示せず）で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセル
の上部でソース電極パッド３５を形成する。ポリシリコ
ンゲート電極２９は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド３６を
形成する。ゲート電極パッド３６はソース電極となるア
ルミ電極３２とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル３１は特に必要ない。
３２は、最終パッシベーション膜としてのシリコン窒化
膜（図示せず）で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセル
の上部でソース電極パッド３５を形成する。ポリシリコ
ンゲート電極２９は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド３６を
形成する。ゲート電極パッド３６はソース電極となるア
ルミ電極３２とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル３１は特に必要ない。
【００２４】バリアメタル３１とアルミ電極３２はチャ
ンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域
２４Ｂまで延在し、延在したアルミ電極３２はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド３７を形成する。チャンネルストッパ領域３
４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド３５、３
７の幅より大きい線幅で延在している。
ンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域
２４Ｂまで延在し、延在したアルミ電極３２はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド３７を形成する。チャンネルストッパ領域３
４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド３５、３
７の幅より大きい線幅で延在している。
【００２５】このように、第２のスイッチング手段２内
部に、内蔵ダイオード２Ａとその内蔵ダイオード２Ａと
並列に接続されるショットキバリアダイオードを形成す
ることにより、ＤＣ−ＤＣコンバータ装置の外付部品数
を削減できる。本発明の第２の特徴は、上述した第２の
スイッチング手段２、第１のスイッチング手段１及び同
期制御手段ＣＳとを一体化して、配線基板５上に実装す
るところにある。
部に、内蔵ダイオード２Ａとその内蔵ダイオード２Ａと
並列に接続されるショットキバリアダイオードを形成す
ることにより、ＤＣ−ＤＣコンバータ装置の外付部品数
を削減できる。本発明の第２の特徴は、上述した第２の
スイッチング手段２、第１のスイッチング手段１及び同
期制御手段ＣＳとを一体化して、配線基板５上に実装す
るところにある。
【００２６】ＤＣ−ＤＣコンバータにおいて、例えば、
図１に示すように、第１のスイッチング手段１にＰＮＰ
トタンジスタ、第２のスイッチング手段２にＮｃｈＭＯ
ＳＦＥＴを用いた場合、ＭＯＳＦＥＴのドレインとＰＮ
Ｐトランジスタのコレクタとが共通接続である。従っ
て、図５に示すように、第２のスイッチング手段２であ
るＭＯＳ半導体チップをダイボンドした放熱板等からな
る第１のアイランド５Ａ上に、隣接して第１のスイッチ
ング手段１であるＰＮＰトランジスタチップをダイボン
ドする。
図１に示すように、第１のスイッチング手段１にＰＮＰ
トタンジスタ、第２のスイッチング手段２にＮｃｈＭＯ
ＳＦＥＴを用いた場合、ＭＯＳＦＥＴのドレインとＰＮ
Ｐトランジスタのコレクタとが共通接続である。従っ
て、図５に示すように、第２のスイッチング手段２であ
るＭＯＳ半導体チップをダイボンドした放熱板等からな
る第１のアイランド５Ａ上に、隣接して第１のスイッチ
ング手段１であるＰＮＰトランジスタチップをダイボン
ドする。
【００２７】一方、同期制御手段ＣＳを構成する半導体
素子は、第１及び第２のスイッチング手段１、２と電気
的に分離する必要があるために、第１のアイランド５Ａ
と別の第２のアイランド５Ｂ上にダイボンディングされ
る。両アイランド５Ａ、５Ｂ上にダイボンディングされ
た第１のスイッチング手段１、第２のスイッチング手段
２及び同期制御手段ＣＳが形成された各々の半導体素子
は対応する外部接続リード及び半導体素子間のワイヤー
ボンディングがなされ電気的接続を行い、封止樹脂で封
止し一体化し、ＭＯＳＦＥＴ２３とＳＢＤ２４とを内蔵
した第２のスイッチング手段２と第１のスイッチング手
段１及び同期制御手段ＣＳとを１パッケージ化する。
素子は、第１及び第２のスイッチング手段１、２と電気
的に分離する必要があるために、第１のアイランド５Ａ
と別の第２のアイランド５Ｂ上にダイボンディングされ
る。両アイランド５Ａ、５Ｂ上にダイボンディングされ
た第１のスイッチング手段１、第２のスイッチング手段
２及び同期制御手段ＣＳが形成された各々の半導体素子
は対応する外部接続リード及び半導体素子間のワイヤー
ボンディングがなされ電気的接続を行い、封止樹脂で封
止し一体化し、ＭＯＳＦＥＴ２３とＳＢＤ２４とを内蔵
した第２のスイッチング手段２と第１のスイッチング手
段１及び同期制御手段ＣＳとを１パッケージ化する。
【００２８】これにより、さらなる外部部品点数を削減
でき配線基板の小型化を促進することができる。尚、Ｐ
ＮＰトランジスタチップは、コレクタとなるＰ+／Ｐ−
基板のＰ−層側表面にＮ型のベース領域形成し、該ベー
ス領域の表面にＰ＋型のエミッタ領域を形成し、アルミ
電極に各拡散領域に接続する各電極パッドを形成したも
のである。
でき配線基板の小型化を促進することができる。尚、Ｐ
ＮＰトランジスタチップは、コレクタとなるＰ+／Ｐ−
基板のＰ−層側表面にＮ型のベース領域形成し、該ベー
ス領域の表面にＰ＋型のエミッタ領域を形成し、アルミ
電極に各拡散領域に接続する各電極パッドを形成したも
のである。
【００２９】上記した第１、第２のスイッチング手段
１、２及び同期制御手段ＣＳを一体化した半導体装置
Ａ、リアクタ３、コンデンサー４は、図４に示すよう
に、配線基板５上に形成された回路パターン６に接続さ
れＤＣ−ＤＣコンバータ装置が提供される。この実施形
態では、配線基板５上に実装する第１、第２のスッチン
グ素子及び同期制御手段は樹脂モールドされているが、
それら各々の半導体チップを直接、ダイボンディングし
周辺の回路パターン等にワイヤでボンディング接続して
も良い。
１、２及び同期制御手段ＣＳを一体化した半導体装置
Ａ、リアクタ３、コンデンサー４は、図４に示すよう
に、配線基板５上に形成された回路パターン６に接続さ
れＤＣ−ＤＣコンバータ装置が提供される。この実施形
態では、配線基板５上に実装する第１、第２のスッチン
グ素子及び同期制御手段は樹脂モールドされているが、
それら各々の半導体チップを直接、ダイボンディングし
周辺の回路パターン等にワイヤでボンディング接続して
も良い。
【００３０】ところで、ＳＢＤ素子の順方向立ち上がり
電圧ＶFは、温度に対して−２ｍＶ／℃程度の温度特性
を持ち、高温の方が電圧ＶFが小さい。従って、ＭＯＳ
ＦＥＴとＳＢＤとを１チップ化することにより、ＭＯＳ
ＦＥＴ素子２３のＯＮ動作時の発熱が同一チップに形成
されるＳＢＤ素子２４に瞬時に伝導し、ＳＢＤ素子２４
が加熱されるので、図１に示したＤＣ−ＤＣコンバータ
回路の第１のスイッチング手段１をＯＦＦし、第２にス
イッチング手段２をＯＮした時、第２のスイッチング手
段２のＭＯＳＦＥＴ素子２３の内蔵ダイオード、及びＳ
ＢＤ素子２４に順方向電流が流れる。
電圧ＶFは、温度に対して−２ｍＶ／℃程度の温度特性
を持ち、高温の方が電圧ＶFが小さい。従って、ＭＯＳ
ＦＥＴとＳＢＤとを１チップ化することにより、ＭＯＳ
ＦＥＴ素子２３のＯＮ動作時の発熱が同一チップに形成
されるＳＢＤ素子２４に瞬時に伝導し、ＳＢＤ素子２４
が加熱されるので、図１に示したＤＣ−ＤＣコンバータ
回路の第１のスイッチング手段１をＯＦＦし、第２にス
イッチング手段２をＯＮした時、第２のスイッチング手
段２のＭＯＳＦＥＴ素子２３の内蔵ダイオード、及びＳ
ＢＤ素子２４に順方向電流が流れる。
【００３１】その後、第１のスイッチング手段１に同期
させて第２のスイッチング手段２をＯＦＦし、ＯＦＦか
らＯＮ動作させるときであっても、第２のスイッチング
手段２に内蔵されたＳＢＤ素子２４の順方向電圧ＶF
は、上記したように、ＭＯＳＦＥＴ素子２３の発熱によ
り、更に低減化されるために、ＭＯＳＦＥＴ素子２３内
部の蓄積キャリアはＳＢＤ素子により瞬時に引き抜いて
完全遮断化を促進することになる。
させて第２のスイッチング手段２をＯＦＦし、ＯＦＦか
らＯＮ動作させるときであっても、第２のスイッチング
手段２に内蔵されたＳＢＤ素子２４の順方向電圧ＶF
は、上記したように、ＭＯＳＦＥＴ素子２３の発熱によ
り、更に低減化されるために、ＭＯＳＦＥＴ素子２３内
部の蓄積キャリアはＳＢＤ素子により瞬時に引き抜いて
完全遮断化を促進することになる。
【００３２】従って、同期整流型のＤＣ−ＤＣコンバー
タ装置の第２のスッチング手段２に上記のＭＯＳＦＥＴ
とＳＢＤとを内蔵した半導体素子を用いることで、ＭＯ
ＳＦＥＴ２３のスイッチングを高速にすることができ
る。また、ＤＣ−ＤＣコンバータ装置の第２のスイッチ
ング手段をＭＯＳＦＥＴ素子２３とＳＢＤ素子２４とに
１チップ化し、第１のスイッチング手段１及び同期制御
手段ＣＳとが一体化することにより、ＤＣ−ＤＣコンバ
ータのスイッチング手段部分の半導体装置のサイズを最
小限とすることができ、実装する配線基板を小型化にで
きる。
タ装置の第２のスッチング手段２に上記のＭＯＳＦＥＴ
とＳＢＤとを内蔵した半導体素子を用いることで、ＭＯ
ＳＦＥＴ２３のスイッチングを高速にすることができ
る。また、ＤＣ−ＤＣコンバータ装置の第２のスイッチ
ング手段をＭＯＳＦＥＴ素子２３とＳＢＤ素子２４とに
１チップ化し、第１のスイッチング手段１及び同期制御
手段ＣＳとが一体化することにより、ＤＣ−ＤＣコンバ
ータのスイッチング手段部分の半導体装置のサイズを最
小限とすることができ、実装する配線基板を小型化にで
きる。
【００３３】上述した実施形態では、第１のスイッチン
グ手段１及び第２のスイッチング手段２を同一アイラン
ド５Ａ（放熱板）上に実装し、同期制御手段ＣＳを他の
アイランド５Ｂ上に実装し、封止樹脂で一体化して単一
の半導体装置として配線基板５上に実装したが、更なる
小型化を図る場合には、パワーＭＯＳＦＥＴとＳＢＤと
が一体化される第２のスイッチング手段２と第１のスイ
ッチング手段１及び同期制御手段ＣＳとを同一半導体基
板上に形成し１チップ化した半導体装置とすることで一
層の小型化が可能となる。
グ手段１及び第２のスイッチング手段２を同一アイラン
ド５Ａ（放熱板）上に実装し、同期制御手段ＣＳを他の
アイランド５Ｂ上に実装し、封止樹脂で一体化して単一
の半導体装置として配線基板５上に実装したが、更なる
小型化を図る場合には、パワーＭＯＳＦＥＴとＳＢＤと
が一体化される第２のスイッチング手段２と第１のスイ
ッチング手段１及び同期制御手段ＣＳとを同一半導体基
板上に形成し１チップ化した半導体装置とすることで一
層の小型化が可能となる。
【００３４】
【発明の効果】以上に詳述したように、本発明のＤＣ−
ＤＣコンバータ装置によれば、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段は、内蔵ダイオードと該内
蔵ダイオードに並列に接続されるショットキバリアダイ
オードとを備えたＭＯＳＦＥＴであり、該第２のスイッ
チング手段と同期制御される第１のスイッチング手段及
び両スイッチング手段を同期制御する同期制御手段とを
一体化することにより、第２のスイッチング手段のＭＯ
ＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キ
ャリアを瞬時に引き抜いて完全遮断化を促進し、第２の
スイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順
方向電流が流れた時であってもＭＯＳＦＥＴのスイッチ
ングを高速にすることができ、ＤＣ−ＤＣコンバータ回
路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコ
ンバータの構成要素である両スイッチング手段のサイズ
を高機能化して縮小することができ、ＤＣ−ＤＣコンバ
ータ装置の用いられる配線基板の小型化に寄与すること
ができる。その結果、ＤＣ−ＤＣコンバータ装置自体の
小型化が可能となり、ＤＣ−ＤＣコンバータ装置を必要
とするセット製品の更なる高密度小型化が実現できる。
ＤＣコンバータ装置によれば、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段は、内蔵ダイオードと該内
蔵ダイオードに並列に接続されるショットキバリアダイ
オードとを備えたＭＯＳＦＥＴであり、該第２のスイッ
チング手段と同期制御される第１のスイッチング手段及
び両スイッチング手段を同期制御する同期制御手段とを
一体化することにより、第２のスイッチング手段のＭＯ
ＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キ
ャリアを瞬時に引き抜いて完全遮断化を促進し、第２の
スイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順
方向電流が流れた時であってもＭＯＳＦＥＴのスイッチ
ングを高速にすることができ、ＤＣ−ＤＣコンバータ回
路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコ
ンバータの構成要素である両スイッチング手段のサイズ
を高機能化して縮小することができ、ＤＣ−ＤＣコンバ
ータ装置の用いられる配線基板の小型化に寄与すること
ができる。その結果、ＤＣ−ＤＣコンバータ装置自体の
小型化が可能となり、ＤＣ−ＤＣコンバータ装置を必要
とするセット製品の更なる高密度小型化が実現できる。
【図１】本発明を説明するＤＣ−ＤＣコンバータ回路
図。
図。
【図２】本発明のＤＣ−ＤＣコンバータ装置に用いられ
る半導体素子の断面図。
る半導体素子の断面図。
【図３】本発明のＤＣ−ＤＣコンバータ装置に用いられ
る半導体素子の平面図。
る半導体素子の平面図。
【図４】本発明のＤＣ−ＤＣコンバータ装置の配線基板
の実装図。
の実装図。
【図５】本発明の第１及び第２のスイッチング手段を一
体化した図。
体化した図。
【図６】一般的な同期制御手段のブロック図。
【図７】従来のＤＣ−ＤＣコンバータ回路図。
【図８】従来のＤＣ−ＤＣコンバータ装置に用いられる
半導体素子の断面図。
半導体素子の断面図。
【図９】従来のＤＣ−ＤＣコンバータ回路図。
１：第１のスイッチング手段 ２：第２のスイッチング手段 ＣＳ：同期制御手段 Ａ：１、２、ＣＳを一体化した単一半導体装置 ２３：パワーＭＯＳＦＥＴ ２Ａ：内蔵ダイオード ２４：ショットキバリアダイオード ３：リアクタ ４：コンデンサー ５：配線基板 ６：回路パターン
Claims (3)
- 【請求項１】 少なくとも直流入力電源をＯＮ／ＯＦＦ
する第１のスイッチング手段と、前記第１のスイッチン
グ手段に同期しＯＦＦ／０Ｎする第２のスイッチング手
段と、前記第１及び第２のスイッチング手段を同期制御
する同期制御手段と、前記第１、第２のスイッチング手
段に接続され前記直流入力電源を平滑するリアクタ及び
前記リアクタに一端が接続されたコンデンサーとが配線
基板上に実装され前記直流入力電源を所定の直流出力電
源に変換するＤＣ−ＤＣコンバータ装置において、前記
第２のスイッチング手段は、内蔵ダイオードと該内蔵ダ
イオードに並列に接続されるショットキーバリアダイオ
ードとを備えたＭＯＳＦＥＴであり、該第２のスイッチ
ング手段と同期制御される前記第１のスイッチング手段
及び前記同期制御手段とを一体化した半導体装置を前記
配線基板上に実装したことを特徴とするＤＣ−ＤＣコン
バータ装置。 - 【請求項２】 前記第１のスイッチング手段は、トラン
ジスタ又はパワーＭＯＳＦＥＴからなる半導体素子であ
り、前記第１のスイッチング手段と前記第２のスイッチ
ング手段は、同一の金属板上に、前記同期制御手段は他
の金属板上に実装され一体化されることを特徴とする請
求項１記載のＤＣ−ＤＣコンバータ装置。 - 【請求項３】 前記第１のスイッチング手段は、トラン
ジスタ又はパワーＭＯＳＦＥＴからなり、前記第１のス
イッチング手段、前記第２のスイッチング手段及び前記
同期制御手段は、同一の半導体素子内に形成し一体化さ
れることを特徴とする請求項１記載のＤＣ−ＤＣコンバ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30059996A JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Ｄｃ−ｄｃコンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30059996A JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Ｄｃ−ｄｃコンバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10146047A true JPH10146047A (ja) | 1998-05-29 |
| JP3604843B2 JP3604843B2 (ja) | 2004-12-22 |
Family
ID=17886792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30059996A Expired - Fee Related JP3604843B2 (ja) | 1996-11-12 | 1996-11-12 | Ｄｃ−ｄｃコンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3604843B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141233A (en) * | 1998-08-28 | 2000-10-31 | Nec Corporation | Rectifier circuit device and DC/Dc converter provided with the circuit device |
| US6639388B2 (en) | 2000-04-13 | 2003-10-28 | Infineon Technologies Ag | Free wheeling buck regulator with floating body zone switch |
| US7042026B2 (en) | 2003-02-10 | 2006-05-09 | Kabushiki Kaisha Toshiba | Power switching device |
| JP2006311701A (ja) * | 2005-04-28 | 2006-11-09 | Rohm Co Ltd | Ｄｃ／ｄｃコンバータ及びこれを備えた電子機器 |
| US20090120485A1 (en) * | 2007-11-14 | 2009-05-14 | Tigo Energy, Inc. | Method and System for Connecting Solar Cells or Slices in a Panel System |
| WO2020026427A1 (ja) * | 2018-08-03 | 2020-02-06 | 三菱電機株式会社 | 整流装置及びそれを備えた車両用交流発電装置 |
-
1996
- 1996-11-12 JP JP30059996A patent/JP3604843B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141233A (en) * | 1998-08-28 | 2000-10-31 | Nec Corporation | Rectifier circuit device and DC/Dc converter provided with the circuit device |
| US6639388B2 (en) | 2000-04-13 | 2003-10-28 | Infineon Technologies Ag | Free wheeling buck regulator with floating body zone switch |
| US7042026B2 (en) | 2003-02-10 | 2006-05-09 | Kabushiki Kaisha Toshiba | Power switching device |
| JP2006311701A (ja) * | 2005-04-28 | 2006-11-09 | Rohm Co Ltd | Ｄｃ／ｄｃコンバータ及びこれを備えた電子機器 |
| US20090120485A1 (en) * | 2007-11-14 | 2009-05-14 | Tigo Energy, Inc. | Method and System for Connecting Solar Cells or Slices in a Panel System |
| US9218013B2 (en) * | 2007-11-14 | 2015-12-22 | Tigo Energy, Inc. | Method and system for connecting solar cells or slices in a panel system |
| WO2020026427A1 (ja) * | 2018-08-03 | 2020-02-06 | 三菱電機株式会社 | 整流装置及びそれを備えた車両用交流発電装置 |
| US11932111B2 (en) | 2018-08-03 | 2024-03-19 | Mitsubishi Electric Corporation | Rectifier and vehicle AC generator provided therewith |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3604843B2 (ja) | 2004-12-22 |
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