JP3291441B2 - Ｄｃ−ｄｃコンバータ装置 - Google Patents
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータ装置に関し、特に、同期整流方式のＤＣ−ＤＣコン
バータ装置に関する。
ータ装置に関し、特に、同期整流方式のＤＣ−ＤＣコン
バータ装置に関する。
【０００２】
【従来の技術】スイッチング電源の主要な部分を構成す
る同期整流型のＤＣ−ＤＣコンバータは、図６に示すよ
うに、直流入力電源をスイッチングする第１のスイッチ
ング手段１と、第１のスイッチング手段１に接続され第
１のスイッチング手段１に同期してスイッチングする第
２のスイッチング手段２と、両スイッチング手段１、２
と接続されたリアクタ３及びコンデンサー４とをから構
成される。
る同期整流型のＤＣ−ＤＣコンバータは、図６に示すよ
うに、直流入力電源をスイッチングする第１のスイッチ
ング手段１と、第１のスイッチング手段１に接続され第
１のスイッチング手段１に同期してスイッチングする第
２のスイッチング手段２と、両スイッチング手段１、２
と接続されたリアクタ３及びコンデンサー４とをから構
成される。
【０００３】第１のスイッチング手段１をＯＮさせた
時、第２のスイッチング手段２をＯＦＦ状態として、両
スイッチング手段の同期期間を調整し、直流入力電源を
リアクタ３及びコンデンサー４により平滑化することに
より、負荷に所定の直流出力電源を供給する。上記のＤ
Ｃ−ＤＣコンバータは電圧降下が小さく高効率化に大き
く寄与することからスイッチング電源に広く用いられつ
つある。
時、第２のスイッチング手段２をＯＦＦ状態として、両
スイッチング手段の同期期間を調整し、直流入力電源を
リアクタ３及びコンデンサー４により平滑化することに
より、負荷に所定の直流出力電源を供給する。上記のＤ
Ｃ−ＤＣコンバータは電圧降下が小さく高効率化に大き
く寄与することからスイッチング電源に広く用いられつ
つある。
【０００４】上記ＤＣ−ＤＣコンバータを構成する各要
素は、図示しないが、ガラスエポキシ、セラミックス、
金属等をベースにした配線基板上に実装され、上記第１
のスイッチング手段１はトタンジスタ或いはパワーＭＯ
ＳＦＥＴ、第２のスイッチング手段２はパワーＭＯＳＦ
ＥＴが用いられる。一般的な縦型パワーＭＯＳＦＥＴ素
子は、図７に示すように、Ｎ＋／Ｎ−基板のＮ−層１１
の表面にＰ型のベース領域１２を多数形成し、ベース領
域１２の表面にＮ＋型のソース領域１３を形成し、ベー
ス領域１２のチャンネル部分の上にゲート電極１４を配
置し、ベース領域１２とソース領域１３の両方にオーミ
ックコンタクトするソース電極１５を形成した構造を持
つものである。
素は、図示しないが、ガラスエポキシ、セラミックス、
金属等をベースにした配線基板上に実装され、上記第１
のスイッチング手段１はトタンジスタ或いはパワーＭＯ
ＳＦＥＴ、第２のスイッチング手段２はパワーＭＯＳＦ
ＥＴが用いられる。一般的な縦型パワーＭＯＳＦＥＴ素
子は、図７に示すように、Ｎ＋／Ｎ−基板のＮ−層１１
の表面にＰ型のベース領域１２を多数形成し、ベース領
域１２の表面にＮ＋型のソース領域１３を形成し、ベー
ス領域１２のチャンネル部分の上にゲート電極１４を配
置し、ベース領域１２とソース領域１３の両方にオーミ
ックコンタクトするソース電極１５を形成した構造を持
つものである。
【０００５】上記ＤＣ−ＤＣコンバータの第２のスイッ
チング手段に、例えば、ＮｃｈＭＯＳＦＥＴを用いた場
合、以下の様な問題が確認された。第１のスイッチング
手段１がＯＦＦの時、第２のスイッチング手段２のＮｃ
ｈＦＥＴがＯＮし、電流経路に接続されるリアクタ３の
回生電流は、コンデンサー４、ＭＯＳＦＥＴ素子２（内
蔵ダイオード２Ａ）、リアクタ３というループで流れ、
ＭＯＳＦＥＴ素子２内部に形成された上記内蔵ダイオー
ド２Ａにキャリア（電子）が蓄積される。
チング手段に、例えば、ＮｃｈＭＯＳＦＥＴを用いた場
合、以下の様な問題が確認された。第１のスイッチング
手段１がＯＦＦの時、第２のスイッチング手段２のＮｃ
ｈＦＥＴがＯＮし、電流経路に接続されるリアクタ３の
回生電流は、コンデンサー４、ＭＯＳＦＥＴ素子２（内
蔵ダイオード２Ａ）、リアクタ３というループで流れ、
ＭＯＳＦＥＴ素子２内部に形成された上記内蔵ダイオー
ド２Ａにキャリア（電子）が蓄積される。
【０００６】この内蔵ダイオードに蓄積されたキャリア
によって、第２のスイッチング手段２がＯＦＦされ、第
１のスイッチング手段１がＯＮされたとき、キャリアが
完全に放出される時間、即ち、逆回復時間中、直流入力
電源の一部が内蔵ダイオード２Ａを介して流れることに
なり、負荷へ供給される電源効率が低下する。また、上
記直流入力電源の一部がＯＦＦ状態の第２のスイッチン
グ手段（ＮｃｈＭＯＳＦＥＴ）の内蔵ダイオード２Ａに
流れると新たなキャリアが蓄積され、このキャリアによ
る逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ２のゲートに
ＯＮ信号が印加されても、ＭＯＳＦＥＴ素子２がＯＮ動
作しない。この逆回復時間は、Ｎ−型層１１に蓄積され
たキャリア（電子）が内蔵ダイオード２Ａを介して完全
に放出され内蔵ダイオード２ＡのＰＮ接合が回復するま
での時間であり、ベース領域とＮ−型層とのＰＮ接合が
不可避的にできるパワーＭＯＳＦＥＴの寄生ダイオード
によって形成される。
によって、第２のスイッチング手段２がＯＦＦされ、第
１のスイッチング手段１がＯＮされたとき、キャリアが
完全に放出される時間、即ち、逆回復時間中、直流入力
電源の一部が内蔵ダイオード２Ａを介して流れることに
なり、負荷へ供給される電源効率が低下する。また、上
記直流入力電源の一部がＯＦＦ状態の第２のスイッチン
グ手段（ＮｃｈＭＯＳＦＥＴ）の内蔵ダイオード２Ａに
流れると新たなキャリアが蓄積され、このキャリアによ
る逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ２のゲートに
ＯＮ信号が印加されても、ＭＯＳＦＥＴ素子２がＯＮ動
作しない。この逆回復時間は、Ｎ−型層１１に蓄積され
たキャリア（電子）が内蔵ダイオード２Ａを介して完全
に放出され内蔵ダイオード２ＡのＰＮ接合が回復するま
での時間であり、ベース領域とＮ−型層とのＰＮ接合が
不可避的にできるパワーＭＯＳＦＥＴの寄生ダイオード
によって形成される。
【０００７】従って、同期整流方式のＤＣ−ＤＣコンバ
ータ装置の電源効率の低下及び回路全体のスイッチング
タイムを向上することができないという結果になる。上
述した不具合を解決するために、図８に示すように、内
蔵ダイオード２Ａと並列にショットキーバリアダイオー
ド（ＳＢＤ）２０を接続し、ＳＢＤ２０の順方向電圧Ｖ
FがＰＮダイオードより低いことを利用して、ＮｃｈＭ
ＯＳＦＥＴのドレイン電位を速やかにソース電位に落と
すことにより、回路全体のスイッチング速度を向上させ
てＤＣ−ＤＣコンバータの高効率化を向上させている。
ータ装置の電源効率の低下及び回路全体のスイッチング
タイムを向上することができないという結果になる。上
述した不具合を解決するために、図８に示すように、内
蔵ダイオード２Ａと並列にショットキーバリアダイオー
ド（ＳＢＤ）２０を接続し、ＳＢＤ２０の順方向電圧Ｖ
FがＰＮダイオードより低いことを利用して、ＮｃｈＭ
ＯＳＦＥＴのドレイン電位を速やかにソース電位に落と
すことにより、回路全体のスイッチング速度を向上させ
てＤＣ−ＤＣコンバータの高効率化を向上させている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでＦＥＴチップと
ＳＢＤチップとを１パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでＦＥＴチップと
ＳＢＤチップとを１パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
【０００９】また、上記の問題点を解決すべくＦＥＴと
ＳＢＤとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点が及び
部品実装面積が大きくなり、配線基板の小型化に影響を
及ぼし、ひいてはＤＣ−ＤＣコンバータ装置或いはスイ
ッチング電源装置の小型化に影響を及ぼし、ハンディ・
カムコーダ、ディジタルカメラ、ラップトップ型ＰＣ等
の電子部品が小型化高密度されるセット製品の小型化に
まで影響を及ぼす。
ＳＢＤとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点が及び
部品実装面積が大きくなり、配線基板の小型化に影響を
及ぼし、ひいてはＤＣ−ＤＣコンバータ装置或いはスイ
ッチング電源装置の小型化に影響を及ぼし、ハンディ・
カムコーダ、ディジタルカメラ、ラップトップ型ＰＣ等
の電子部品が小型化高密度されるセット製品の小型化に
まで影響を及ぼす。
【００１０】そこで本発明は、上記の事情について鑑み
てなされたもので、ＤＣ−ＤＣコンバータを構成する部
品が実装される配線基板を小型化にし、セット製品の小
型化に寄与でき、且つ高効率化したＤＣ−ＤＣコンバー
タ装置を提供することを目的とする。
てなされたもので、ＤＣ−ＤＣコンバータを構成する部
品が実装される配線基板を小型化にし、セット製品の小
型化に寄与でき、且つ高効率化したＤＣ−ＤＣコンバー
タ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するため、以下の構成を採用した。即ち、本発明のＤＣ
−ＤＣコンバータ装置は、少なくとも直流入力電源をＯ
Ｎ／ＯＦＦする第１のスイッチング手段と、前記第１の
スイッチング手段に同期しＯＦＦ／０Ｎする第２のスイ
ッチング手段と、前記第１、第２のスイッチング手段に
接続され前記直流入力電源を平滑するリアクタ及び前記
リアクタに一端が接続されたコンデンサーとが配線基板
上に実装され前記直流入力電源を所定の直流出力電源に
変換するＤＣ−ＤＣコンバータ装置において、前記第２
のスイッチング手段は、内蔵ダイオードと該内蔵ダイオ
ードに並列に接続されるショットキーバリアダイオード
とを備えたＭＯＳＦＥＴであり、該第２のスイッチング
手段と同期制御される前記第１のスイッチング手段とを
一体化した半導体装置を前記配線基板上に実装したこと
を特徴としている。
するため、以下の構成を採用した。即ち、本発明のＤＣ
−ＤＣコンバータ装置は、少なくとも直流入力電源をＯ
Ｎ／ＯＦＦする第１のスイッチング手段と、前記第１の
スイッチング手段に同期しＯＦＦ／０Ｎする第２のスイ
ッチング手段と、前記第１、第２のスイッチング手段に
接続され前記直流入力電源を平滑するリアクタ及び前記
リアクタに一端が接続されたコンデンサーとが配線基板
上に実装され前記直流入力電源を所定の直流出力電源に
変換するＤＣ−ＤＣコンバータ装置において、前記第２
のスイッチング手段は、内蔵ダイオードと該内蔵ダイオ
ードに並列に接続されるショットキーバリアダイオード
とを備えたＭＯＳＦＥＴであり、該第２のスイッチング
手段と同期制御される前記第１のスイッチング手段とを
一体化した半導体装置を前記配線基板上に実装したこと
を特徴としている。
【００１２】ここで、前記第１のスイッチング手段は、
トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素
子であり、前記第１のスイッチング手段と前記第２のス
イッチング手段は、同一の金属板上に実装し一体化され
ることを特徴としている。また、前記第１のスイッチン
グ手段は、トランジスタ又はパワーＭＯＳＦＥＴからな
り、前記第１のスイッチング手段と前記第２のスイッチ
ング手段は、同一の半導体素子内に形成し一体化される
ことを特徴としている。
トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素
子であり、前記第１のスイッチング手段と前記第２のス
イッチング手段は、同一の金属板上に実装し一体化され
ることを特徴としている。また、前記第１のスイッチン
グ手段は、トランジスタ又はパワーＭＯＳＦＥＴからな
り、前記第１のスイッチング手段と前記第２のスイッチ
ング手段は、同一の半導体素子内に形成し一体化される
ことを特徴としている。
【００１３】上述したように、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段と同期制御される第１のスイッチング手段
とを一体化することにより、第２のスイッチング手段の
ＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオード
に順方向電流が流れた時であってもＭＯＳＦＥＴのスイ
ッチングを高速にすることができ、ＤＣ−ＤＣコンバー
タ回路の更なる高効率化が可能となる。
置の第２のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段と同期制御される第１のスイッチング手段
とを一体化することにより、第２のスイッチング手段の
ＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオード
に順方向電流が流れた時であってもＭＯＳＦＥＴのスイ
ッチングを高速にすることができ、ＤＣ−ＤＣコンバー
タ回路の更なる高効率化が可能となる。
【００１４】また、第２のスイッチング手段はＭＯＳＦ
ＥＴとＳＢＤとを内蔵すると共に、第１のスイッチング
手段と第２のスイッチング手段とが一体化されることに
より、ＤＣ−ＤＣコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の
小型化に寄与することができる。
ＥＴとＳＢＤとを内蔵すると共に、第１のスイッチング
手段と第２のスイッチング手段とが一体化されることに
より、ＤＣ−ＤＣコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の
小型化に寄与することができる。
【００１５】
【発明の実施の形態】以下に、本発明のＤＣ−ＤＣコン
バータ装置を図面を参照して詳細に説明する。図１は、
本発明のＤＣ−ＤＣコンバータ装置の等価回路図であ
る。等価回路は、図６に示した従来のＤＣ−ＤＣコンバ
ータ装置と同様に、直流入力電源をスイッチングする第
１のスイッチング手段１と、第１のスイッチング手段１
に接続され第１のスイッチング手段１に同期してスイッ
チングする第２のスイッチング手段２と、両スイッチン
グ手段１、２と接続されたリアクタ３及びコンデンサー
４とをから構成され、少なくともそれらの構成要素が配
線基板上に実装接続される。
バータ装置を図面を参照して詳細に説明する。図１は、
本発明のＤＣ−ＤＣコンバータ装置の等価回路図であ
る。等価回路は、図６に示した従来のＤＣ−ＤＣコンバ
ータ装置と同様に、直流入力電源をスイッチングする第
１のスイッチング手段１と、第１のスイッチング手段１
に接続され第１のスイッチング手段１に同期してスイッ
チングする第２のスイッチング手段２と、両スイッチン
グ手段１、２と接続されたリアクタ３及びコンデンサー
４とをから構成され、少なくともそれらの構成要素が配
線基板上に実装接続される。
【００１６】第１のスイッチング手段１は、トランジス
タ、ＭＯＳＦＥＴ等の半導体素子が用いられ、入力端子
に入力される所定周期のパルスでスイッチングされ、第
１のスイッチング手段に流れる直流入力電源をＯＮ／Ｏ
ＦＦする。第２のスイッチング手段２は、パワーＭＯＳ
ＦＥＴが用いられ、第１のスイッチング手段１と同期し
た所定周期のパルスが入力端子に入力されＯＦＦ／ＯＮ
される。この動作を繰り返し行い直流入力電源をリアク
タ３及びコンデンサー４により平滑化することにより、
負荷に所定の直流出力電源を供給する。
タ、ＭＯＳＦＥＴ等の半導体素子が用いられ、入力端子
に入力される所定周期のパルスでスイッチングされ、第
１のスイッチング手段に流れる直流入力電源をＯＮ／Ｏ
ＦＦする。第２のスイッチング手段２は、パワーＭＯＳ
ＦＥＴが用いられ、第１のスイッチング手段１と同期し
た所定周期のパルスが入力端子に入力されＯＦＦ／ＯＮ
される。この動作を繰り返し行い直流入力電源をリアク
タ３及びコンデンサー４により平滑化することにより、
負荷に所定の直流出力電源を供給する。
【００１７】ＤＣ−ＤＣコンバータを構成する上記第１
のスイッチング手段１、第２のスイッチング手段２、リ
アクタ３及びコンデンサー４は、ガラスエポキシ基板、
ポリイミド基板、フェノール基板、セラミックス基板、
絶縁処理された金属基板等の配線基板上に銅箔等により
形成された回路パターンに実装接続される。本発明の第
１の特徴は、第１のスイッチング手段１と同期してスイ
ッチングする第２のスイッチング手段２にある。
のスイッチング手段１、第２のスイッチング手段２、リ
アクタ３及びコンデンサー４は、ガラスエポキシ基板、
ポリイミド基板、フェノール基板、セラミックス基板、
絶縁処理された金属基板等の配線基板上に銅箔等により
形成された回路パターンに実装接続される。本発明の第
１の特徴は、第１のスイッチング手段１と同期してスイ
ッチングする第２のスイッチング手段２にある。
【００１８】本発明の第１の特徴である第２のスイッチ
ング手段２は、例えば、図２に示すように、Ｎ＋型基板
の上にＮ−型エピタキシャル層を形成したもの、あるい
はＮ−型基板にＮ＋型層を拡散により形成したＮ＋／Ｎ
ー型の半導体基板２１を基体とし、Ｎ−型層２２の表面
にパワーＭＯＳＦＥＴ素子２３とショットキーバリアダ
イオード素子２４（ＳＢＤ素子と称する）とを形成した
ものである。パワーＭＯＳＦＥＴ素子２３とショットキ
バリアダイオード素子２４とを併設することにより、各
々所望の電流容量を持つ素子を１チップ化した半導体素
子である。
ング手段２は、例えば、図２に示すように、Ｎ＋型基板
の上にＮ−型エピタキシャル層を形成したもの、あるい
はＮ−型基板にＮ＋型層を拡散により形成したＮ＋／Ｎ
ー型の半導体基板２１を基体とし、Ｎ−型層２２の表面
にパワーＭＯＳＦＥＴ素子２３とショットキーバリアダ
イオード素子２４（ＳＢＤ素子と称する）とを形成した
ものである。パワーＭＯＳＦＥＴ素子２３とショットキ
バリアダイオード素子２４とを併設することにより、各
々所望の電流容量を持つ素子を１チップ化した半導体素
子である。
【００１９】ＭＯＳＦＥＴ素子２３は、Ｎ−型層２２を
共通ドレインとし、Ｎ−型層２２の表面にＰ＋型のベー
ス領域２５を複数形成し、ベース領域２５の表面にＮ＋
型のソース領域２６を形成し、ソース領域２６とＮ−型
層２２とに挟まれたベース領域２５のＰ型層をチャンネ
ル領域２７とし、チャンネル領域２７の上にゲート酸化
膜２８を挟んでポリシリコンゲート電極２９を配置し、
ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成した
コンタクトホールを介して、バリアメタル３１とアルミ
電極３２とがベース領域２５とソース領域２６とにオー
ミックコンタクトしている。
共通ドレインとし、Ｎ−型層２２の表面にＰ＋型のベー
ス領域２５を複数形成し、ベース領域２５の表面にＮ＋
型のソース領域２６を形成し、ソース領域２６とＮ−型
層２２とに挟まれたベース領域２５のＰ型層をチャンネ
ル領域２７とし、チャンネル領域２７の上にゲート酸化
膜２８を挟んでポリシリコンゲート電極２９を配置し、
ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成した
コンタクトホールを介して、バリアメタル３１とアルミ
電極３２とがベース領域２５とソース領域２６とにオー
ミックコンタクトしている。
【００２０】ＳＢＤ素子２４は、Ｎ−型層２２をカソー
ドとし、Ｎ−型層２２の表面にＰ＋型のガードリング領
域３３を形成し、ガードリング領域３３の上を端とする
酸化膜の開口を介してＮ−型層２２の表面にバリアメタ
ル３１がショットキーコンタクトし、その上にアルミ電
極３２を形成している。アルミ電極３２は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、ＭＯＳ
ＦＥＴ素子２３では多数のソース領域２６を並列接続す
るソース電極となり、ＳＢＤ素子２４ではアノード電極
となる。
ドとし、Ｎ−型層２２の表面にＰ＋型のガードリング領
域３３を形成し、ガードリング領域３３の上を端とする
酸化膜の開口を介してＮ−型層２２の表面にバリアメタ
ル３１がショットキーコンタクトし、その上にアルミ電
極３２を形成している。アルミ電極３２は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、ＭＯＳ
ＦＥＴ素子２３では多数のソース領域２６を並列接続す
るソース電極となり、ＳＢＤ素子２４ではアノード電極
となる。
【００２１】図３は、第２のスイッチング手段を構成す
る半導体素子の平面図を示す。詳細には図示していない
が、ゲート電極２９は格子型のパターンを有し、ベース
領域２５は前記格子型パターンの網目の部分に点在する
島状のパターンを持つ。反対にゲート電極２９が島状、
ベース領域２５が格子型のパターンもある。前記格子型
パターンの網目の各々が単位ＭＯＳセルとなり、該ＭＯ
Ｓセルを形成した領域がＭＯＳＦＥＴ領域２３Ｂであ
る。
る半導体素子の平面図を示す。詳細には図示していない
が、ゲート電極２９は格子型のパターンを有し、ベース
領域２５は前記格子型パターンの網目の部分に点在する
島状のパターンを持つ。反対にゲート電極２９が島状、
ベース領域２５が格子型のパターンもある。前記格子型
パターンの網目の各々が単位ＭＯＳセルとなり、該ＭＯ
Ｓセルを形成した領域がＭＯＳＦＥＴ領域２３Ｂであ
る。
【００２２】ＳＢＤ素子２４は、ガードリング領域３３
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル３１がＮ−型層２２表面にショットキー接触
している。該ガードリング領域を含めた領域が、ＳＢＤ
領域２４Ｂである。ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領
域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネ
ルストッパ領域３４を形成し、チャンネルストッパ領域
３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの
間にも延在する。間に延在するチャンネルストッパ領域
３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガード
リング領域３３とで形成する寄生のＰＮＰトランジスタ
の発生を抑制する役割を果たす。
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル３１がＮ−型層２２表面にショットキー接触
している。該ガードリング領域を含めた領域が、ＳＢＤ
領域２４Ｂである。ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領
域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネ
ルストッパ領域３４を形成し、チャンネルストッパ領域
３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの
間にも延在する。間に延在するチャンネルストッパ領域
３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガード
リング領域３３とで形成する寄生のＰＮＰトランジスタ
の発生を抑制する役割を果たす。
【００２３】ソース領域２６を並列接続するアルミ電極
３２は、最終パッシベーション膜としてのシリコン窒化
膜（図示せず）で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセル
の上部でソース電極パッド３５を形成する。ポリシリコ
ンゲート電極２９は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド３６を
形成する。ゲート電極パッド３６はソース電極となるア
ルミ電極３２とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル３１は特に必要ない。
３２は、最終パッシベーション膜としてのシリコン窒化
膜（図示せず）で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセル
の上部でソース電極パッド３５を形成する。ポリシリコ
ンゲート電極２９は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド３６を
形成する。ゲート電極パッド３６はソース電極となるア
ルミ電極３２とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル３１は特に必要ない。
【００２４】バリアメタル３１とアルミ電極３２はチャ
ンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域
２４Ｂまで延在し、延在したアルミ電極３２はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド３７を形成する。チャンネルストッパ領域３
４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド３５、３
７の幅より大きい線幅で延在している。
ンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域
２４Ｂまで延在し、延在したアルミ電極３２はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド３７を形成する。チャンネルストッパ領域３
４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド３５、３
７の幅より大きい線幅で延在している。
【００２５】このように、第２のスイッチング手段２内
部に、内蔵ダイオード２Ａとその内蔵ダイオード２Ａと
並列に接続されるショットキバリアダイオードを形成す
ることにより、ＤＣ−ＤＣコンバータ装置の外付部品数
を削減できる。本発明の第２の特徴は、上述した第２の
スイッチング手段２と第１のスイッチング手段１とを一
体化して、配線基板５上に実装するところにある。
部に、内蔵ダイオード２Ａとその内蔵ダイオード２Ａと
並列に接続されるショットキバリアダイオードを形成す
ることにより、ＤＣ−ＤＣコンバータ装置の外付部品数
を削減できる。本発明の第２の特徴は、上述した第２の
スイッチング手段２と第１のスイッチング手段１とを一
体化して、配線基板５上に実装するところにある。
【００２６】ＤＣ−ＤＣコンバータにおいて、例えば、
図１に示すように、第１のスイッチング手段１にＰＮＰ
トタンジスタ、第２のスイッチング手段２にＮｃｈＭＯ
ＳＦＥＴを用いた場合、ＭＯＳＦＥＴのドレインとＰＮ
Ｐトランジスタのコレクタとが共通接続である。従っ
て、図５に示すように、第２のスイッチング手段２であ
るＭＯＳ半導体チップをダイボンドした放熱板等からな
るアイランド５上に、隣接して第１のスイッチング手段
１であるＰＮＰトランジスタチップをダイボンドし、Ｐ
ＮＰトランジスタ１のエミッタ電極パッド１Ｅとベース
電極パッド１Ｂを各々対応する外部接続リードにワイヤ
ボンドして、封止樹脂で封止し一体化し、ＭＯＳＦＥＴ
２３とＳＢＤ２４とを内蔵した第２のスイッチング手段
２と第１のスイッチング手段１とを１パッケージ化す
る。尚、ゲート電極パッド２Ｇ、ソース電極パッド２
Ｓ、アノード電極パッド２Ｘは、対応する各々の外部接
続リードにワイヤーボンディングされている。
図１に示すように、第１のスイッチング手段１にＰＮＰ
トタンジスタ、第２のスイッチング手段２にＮｃｈＭＯ
ＳＦＥＴを用いた場合、ＭＯＳＦＥＴのドレインとＰＮ
Ｐトランジスタのコレクタとが共通接続である。従っ
て、図５に示すように、第２のスイッチング手段２であ
るＭＯＳ半導体チップをダイボンドした放熱板等からな
るアイランド５上に、隣接して第１のスイッチング手段
１であるＰＮＰトランジスタチップをダイボンドし、Ｐ
ＮＰトランジスタ１のエミッタ電極パッド１Ｅとベース
電極パッド１Ｂを各々対応する外部接続リードにワイヤ
ボンドして、封止樹脂で封止し一体化し、ＭＯＳＦＥＴ
２３とＳＢＤ２４とを内蔵した第２のスイッチング手段
２と第１のスイッチング手段１とを１パッケージ化す
る。尚、ゲート電極パッド２Ｇ、ソース電極パッド２
Ｓ、アノード電極パッド２Ｘは、対応する各々の外部接
続リードにワイヤーボンディングされている。
【００２７】これにより、さらなる外部部品点数を削減
でき配線基板の小型化を促進することができる。尚、Ｐ
ＮＰトランジスタチップは、コレクタとなるＰ+／Ｐ−
基板のＰ−層側表面にＮ型のベース領域形成し、該ベー
ス領域の表面にＰ＋型のエミッタ領域を形成し、アルミ
電極に各拡散領域に接続する各電極パッドを形成したも
のである。
でき配線基板の小型化を促進することができる。尚、Ｐ
ＮＰトランジスタチップは、コレクタとなるＰ+／Ｐ−
基板のＰ−層側表面にＮ型のベース領域形成し、該ベー
ス領域の表面にＰ＋型のエミッタ領域を形成し、アルミ
電極に各拡散領域に接続する各電極パッドを形成したも
のである。
【００２８】上記した第１、第２のスイッチング手段
１、２を一体化した半導体装置Ａ、リアクタ３、コンデ
ンサー４は、図４に示すように、配線基板５上に形成さ
れた回路パターン６に接続されＤＣ−ＤＣコンバータ装
置が提供される。この実施形態では、図４に示すよう
に、配線基板５上に実装する第１、第２のスッチング素
子は樹脂モールドされているが、半導体チップを直接、
ダイボンディングし周辺の回路パターン等にワイヤでボ
ンディング接続しても良い。
１、２を一体化した半導体装置Ａ、リアクタ３、コンデ
ンサー４は、図４に示すように、配線基板５上に形成さ
れた回路パターン６に接続されＤＣ−ＤＣコンバータ装
置が提供される。この実施形態では、図４に示すよう
に、配線基板５上に実装する第１、第２のスッチング素
子は樹脂モールドされているが、半導体チップを直接、
ダイボンディングし周辺の回路パターン等にワイヤでボ
ンディング接続しても良い。
【００２９】ところで、ＳＢＤ素子の順方向立ち上がり
電圧ＶFは、温度に対して−２ｍＶ／℃程度の温度特性
を持ち、高温の方が電圧ＶFが小さい。従って、ＭＯＳ
ＦＥＴとＳＢＤとを１チップ化することにより、ＭＯＳ
ＦＥＴ素子２３のＯＮ動作時の発熱が同一チップに形成
されるＳＢＤ素子２４に瞬時に伝導し、ＳＢＤ素子２４
が加熱されるので、図１に示したＤＣ−ＤＣコンバータ
回路の第１のスイッチング手段１をＯＦＦし、第２にス
イッチング手段２をＯＮした時、第２のスイッチング手
段２のＭＯＳＦＥＴ素子２３の内蔵ダイオード、及びＳ
ＢＤ素子２４に順方向電流が流れる。
電圧ＶFは、温度に対して−２ｍＶ／℃程度の温度特性
を持ち、高温の方が電圧ＶFが小さい。従って、ＭＯＳ
ＦＥＴとＳＢＤとを１チップ化することにより、ＭＯＳ
ＦＥＴ素子２３のＯＮ動作時の発熱が同一チップに形成
されるＳＢＤ素子２４に瞬時に伝導し、ＳＢＤ素子２４
が加熱されるので、図１に示したＤＣ−ＤＣコンバータ
回路の第１のスイッチング手段１をＯＦＦし、第２にス
イッチング手段２をＯＮした時、第２のスイッチング手
段２のＭＯＳＦＥＴ素子２３の内蔵ダイオード、及びＳ
ＢＤ素子２４に順方向電流が流れる。
【００３０】その後、第１のスイッチング手段１に同期
させて第２のスイッチング手段２をＯＦＦし、ＯＦＦか
らＯＮ動作させるときであっても、第２のスイッチング
手段２に内蔵されたＳＢＤ素子２４の順方向電圧ＶF
は、上記したように、ＭＯＳＦＥＴ素子２３の発熱によ
り、更に低減化されるために、ＭＯＳＦＥＴ素子２３内
部の蓄積キャリアはＳＢＤ素子により瞬時に引き抜いて
完全遮断化を促進することになる。
させて第２のスイッチング手段２をＯＦＦし、ＯＦＦか
らＯＮ動作させるときであっても、第２のスイッチング
手段２に内蔵されたＳＢＤ素子２４の順方向電圧ＶF
は、上記したように、ＭＯＳＦＥＴ素子２３の発熱によ
り、更に低減化されるために、ＭＯＳＦＥＴ素子２３内
部の蓄積キャリアはＳＢＤ素子により瞬時に引き抜いて
完全遮断化を促進することになる。
【００３１】従って、同期整流型のＤＣ−ＤＣコンバー
タ装置の第２のスッチング手段２に上記のＭＯＳＦＥＴ
とＳＢＤとを内蔵した半導体素子を用いることで、ＭＯ
ＳＦＥＴ２３のスイッチングを高速にすることができ
る。また、ＤＣ−ＤＣコンバータ装置の第２のスイッチ
ング手段をＭＯＳＦＥＴ素子２３とＳＢＤ素子２４とに
１チップ化することにより、ＳＢＤを内蔵しているにも
係わらず、第２のスイッチング手段のサイズを最小限と
することができ、実装される配線基板を小型化にでき
る。
タ装置の第２のスッチング手段２に上記のＭＯＳＦＥＴ
とＳＢＤとを内蔵した半導体素子を用いることで、ＭＯ
ＳＦＥＴ２３のスイッチングを高速にすることができ
る。また、ＤＣ−ＤＣコンバータ装置の第２のスイッチ
ング手段をＭＯＳＦＥＴ素子２３とＳＢＤ素子２４とに
１チップ化することにより、ＳＢＤを内蔵しているにも
係わらず、第２のスイッチング手段のサイズを最小限と
することができ、実装される配線基板を小型化にでき
る。
【００３２】上述した実施形態では、第１のスイッチン
グ手段１及び第２のスイッチング手段２を同一アイラン
ド（放熱板）上に実装し、一体化して単一の半導体装置
として配線基板５上に実装したが、更なる小型化を図る
場合には、パワーＭＯＳＦＥＴとＳＢＤとが一体化され
る第２のスイッチング手段２と第１のスイッチング手段
１とを同一半導体基板上に形成し１チップ化した半導体
装置とすることで一層の小型化が可能となる。
グ手段１及び第２のスイッチング手段２を同一アイラン
ド（放熱板）上に実装し、一体化して単一の半導体装置
として配線基板５上に実装したが、更なる小型化を図る
場合には、パワーＭＯＳＦＥＴとＳＢＤとが一体化され
る第２のスイッチング手段２と第１のスイッチング手段
１とを同一半導体基板上に形成し１チップ化した半導体
装置とすることで一層の小型化が可能となる。
【００３３】
【発明の効果】以上に詳述したように、本発明のＤＣ−
ＤＣコンバータ装置によれば、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段と同期制御される第１のスイッチング手段
とを一体化することにより、第２のスイッチング手段の
ＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオード
に順方向電流が流れた時であってもＭＯＳＦＥＴのスイ
ッチングを高速にすることができ、ＤＣ−ＤＣコンバー
タ回路の更なる高効率化が可能となる。
ＤＣコンバータ装置によれば、ＤＣ−ＤＣコンバータ装
置の第２のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたＭＯＳＦＥＴであり、該第２のスイ
ッチング手段と同期制御される第１のスイッチング手段
とを一体化することにより、第２のスイッチング手段の
ＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオード
に順方向電流が流れた時であってもＭＯＳＦＥＴのスイ
ッチングを高速にすることができ、ＤＣ−ＤＣコンバー
タ回路の更なる高効率化が可能となる。
【００３４】また、第２のスイッチング手段はＭＯＳＦ
ＥＴとＳＢＤとを内蔵すると共に、第１のスイッチング
手段と第２のスイッチング手段とが一体化されることに
より、ＤＣ−ＤＣコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の
小型化に寄与することができる。その結果、ＤＣ−ＤＣ
コンバータ装置自体の小型化が可能となり、ＤＣ−ＤＣ
コンバータ装置を必要とするセット製品の更なる高密度
小型化が実現できる。
ＥＴとＳＢＤとを内蔵すると共に、第１のスイッチング
手段と第２のスイッチング手段とが一体化されることに
より、ＤＣ−ＤＣコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の
小型化に寄与することができる。その結果、ＤＣ−ＤＣ
コンバータ装置自体の小型化が可能となり、ＤＣ−ＤＣ
コンバータ装置を必要とするセット製品の更なる高密度
小型化が実現できる。
【図１】本発明を説明するＤＣ−ＤＣコンバータ回路
図。
図。
【図２】本発明のＤＣ−ＤＣコンバータ装置に用いられ
る半導体素子の断面図。
る半導体素子の断面図。
【図３】本発明のＤＣ−ＤＣコンバータ装置に用いられ
る半導体素子の平面図。
る半導体素子の平面図。
【図４】本発明のＤＣ−ＤＣコンバータ装置の配線基板
の実装図。
の実装図。
【図５】本発明の第１及び第２のスイッチング手段を一
体化した図。
体化した図。
【図６】従来のＤＣ−ＤＣコンバータ回路図。
【図７】従来のＤＣ−ＤＣコンバータ装置に用いられる
半導体素子の断面図。
半導体素子の断面図。
【図８】従来のＤＣ−ＤＣコンバータ回路図。
１：第１のスイッチング手段 ２：第２のスイッチング手段 Ａ：１、２を一体化した単一半導体装置 ２３：パワーＭＯＳＦＥＴ ２Ａ：内蔵ダイオード ２４：ショットキバリアダイオード ３：リアクタ ４：コンデンサー ５：配線基板 ６：回路パターン
フロントページの続き (56)参考文献 特開 平８−186261（ＪＰ，Ａ) 特開 平６−141556（ＪＰ，Ａ) 特開 平３−195376（ＪＰ，Ａ) 特開 平３−270677（ＪＰ，Ａ) 特開 平８−290687（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155 H01L 29/78 652
Claims (3)
- 【請求項１】 少なくとも直流入力電源をＯＮ／ＯＦＦ
する第１のスイッチング手段と、前記第１のスイッチン
グ手段に同期しＯＮ／ＯＦＦする第２のスイッチング手
段と、前記第１、第２のスイッチング手段に接続され前
記直流入力電源を平滑するリアクタ及び前記リアクタに
一端が接続されたコンデンサーとが配線基板上に実装さ
れ前記直流入力電源を所定の直流出力電源に変換するDC
−ＤＣコンバータ装置において、前記第２のスイッチン
グ手段は、共通ドレインとなすＮ−型層の表面にＰ＋型
のベース領域を複数形成し、前記ベース領域の表面にＮ
＋型のソース領域を形成すると共に前記ベース領域とソ
ース領域とにバリアメタル及びアルミ電極をオーミック
コンタクトしたＭＯＳＦＥＴ素子とカソードとなす前記
Ｎ−型層にＰ＋ガードリング領域を形成すると共に前記
ガードリング領域の上に酸化膜の開口を介して前記Ｎ−
型層の表面に前記バイアメタルをショットキーコンタク
トし前記ＭＯＳＦＥＴの内蔵ダイオードに並列に接続さ
れるように形成されたショットキーダイオードとよりな
り、前記ＭＯＳＦＥＴ領域とショットキーダイオード領
域間に延在するＮ＋型のチャンネルストッパ領域を形成
し 、前記第２のスイッチング手段と同期制御される前記
第１のスイッチング手段とを一体化した半導体装置を前
記配線基板上に実装したことを特徴とするＤＣ−ＤＣコ
ンバータ装置。 - 【請求項２】 前記第１のスイッチング手段をＰＮＰト
ランジスタとし、第２のスイッチング手段をＮｃｈＭＯ
ＳＦＥＴとし、前記ＮｃｈＭＯＳＦＥＴチップのドレイ
ンをダイボンドした放熱板からなるアイランド上に、隣
接して前記ＰＮＰトランジスタチップをダイボンドし、
ＰＮＰトランジスタのエミッタ電極パッドとベース電極
パッドを対応する外部接続リードにワイヤボンドして、
封止樹脂で封止し一体化したことを特徴とする請求項１
記載のＤＣ−ＤＣコンバータ。 - 【請求項３】 前記第１、第２のスイチング手段を同一
半導体素子内に一体化形成し、リアクタ及びコンデンサ
と共に配線基板上に形成された回路パターンに設けたこ
とを特徴とする請求項１記載のDC―DＣコンバータ装
置。
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29071396A JP3291441B2 (ja) | 1996-10-31 | 1996-10-31 | Ｄｃ−ｄｃコンバータ装置 |
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| Publication Number | Publication Date |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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-
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- 1996-10-31 JP JP29071396A patent/JP3291441B2/ja not_active Expired - Fee Related
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