CN104517925B - 半导体器件引线框架 - Google Patents

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Abstract

对于所谓的薄膜辅助成型(FAM)器件处理技术，本发明提供了半导体器件的引线框架，包括基座部分和连接引线。基座部分配置为设置半导体管芯。连接引线包括水平部分，用于外部连接；以及具有角度的部分，用于连接半导体管芯。其中具有角度的部分具有相对于基座部分的正角度。连接引线可包括收容部分。

Description

半导体器件引线框架
技术领域
本发明涉及半导体器件的引线框架。特别地，该半导体器件可以是射频(RadioFrequency，RF)器件，如射频放大器。该引线框架可以适用于膜辅助成型(Film AssistedMoulding，FAM)技术。
背景技术
半导体封装或密封典型地由一个或多个金属、塑料、玻璃或陶瓷材料形成，它们被装配用于收容一个或多个半导体管芯。这种封装可以为管芯提供免受影响和侵蚀的保护，并耗散管芯所产生的热量。
在射频领域，半电子器件，例如射频功率放大器器件领域，有必要利用射频隔离来减小信道之间的信号串扰和在金属器件中可能感生的射频回波电流。射频隔离还可以保持放大信号的完整性，并减小信号测量的不确定性。
射频技术器件封装，已知的有例如陶瓷铜焊封装结构或液晶聚合物(LiquidCrystal Polymer，LCP)封装结构，可以提供良好的射频隔离和电磁传导。然而，这些封装结构的生产成本较高。
通常认为，塑料合成物空腔模制封装是陶瓷或LCP封装的较为经济的替代。然而，在半导体器件上应用塑料模制合成物密封时，可许多挑战。最值得注意的是减小和控制所谓的模闪(Mould Flashing，也称为模漫或模渗)，以露出金属的浮制引线，从而额外的电连接例如打线焊可以自模合成物中露出。其他诸如射频半导体器件和高压MOSFET器件是有名的高发热器件，也可能限制塑料模制合成物密封和模制技术的应用。这是由于存在潜在的由于熔化导致对密封体的损害。
请参考图1，引线框的引线10是浮置的。该名词“浮置引线”指的是在模制前，引线被保持于(或浮于)器件封装的基座12上的情况。该引线称为“浮置”是因为其既不直接接触基座12、也不由基座12支撑。在模制过程中，引线的一端被钳制在位于引线的连筋端(未示出)的模制机器中。在模制过程之后，其将会由固化的模制合成物机械支撑，如以下所述。
封装的基座12典型地由金属材料形成，其作用是供半导体管芯设置于其上(图1中未示出)。基座12还可以作为半导体器件管芯的散热器，并可以通过与半导体管芯之间的适当的导电接触来提供额外的电连接，例如器件管芯的背部接点连接到基座12。
如图2所示，后续的密封注塑的合成物16将基座12与引线10隔离开来，如上所述，当固化时，为基座12上方的引线提供机械支撑。亦如前所述的，模制技术可能的结果是会发生一些模闪。通过最小化模闪，可以保持引线的一部分(由图中13所示)露出模制合成物16，从而使得引线10可以通过适当的打线焊技术连接到半导体管芯14上，其中半导体管芯14在器件封装过程的后续工序中被设置在基座12上。
一种已知的模制或者密封器件是膜辅助成型(FAM)。FAM是一种所谓的转印模制技术，其在模制过程中使用塑料薄膜，意图在模制过程中阻止液态的模制合成物到达器件的特定区域，例如将要进行打线焊的引线的部分。其他已知的模制的技术包括热压技术，其不涉及利用薄膜阻止液态模制合成物到达器件的特定区域的使用。
图3和图4概括地示出了一种已知的FAM的示例性结构，其中，薄膜34、36置于引线10、基座12以及一个或多个半导体管芯14上，所述一个或多个半导体管芯14可设置于基座12上。在该示例中示出了两种薄膜，包括用在模顶部30的第一薄膜34，以及用在模底部32的第二薄膜36。在FAM过程中，模的顶部30和底部32部分包围基座12、引线10和器件管芯14而闭合。随后，向薄膜施加压力和热量，从而其在基座12、引线10以及器件管芯14周围封合。
通过这种方式来封合薄膜，可以在器件管芯14周围形成一个空间38(或空腔)。通过向薄膜施加压力和热量，薄膜封合在基座12上，从而管芯14可被保护免受在后续模制过程中引用的模制合成物的污染。在图3中，为了清楚说明的作用，第一空腔38相对于其他特征的尺寸被进行了放大。在引线10的顶部和底部，在引线与基座重合的地方，以及在引线与基座12之间，还形成了第二组空腔37(模腔)。在模制的后续过程中，模制合成物将会被注入模腔37，从而将引线10与基座12之间电隔离。一旦模制合成物固化，它将会将引线10机械支撑在基座12上，从而器件可以由模制机器释放。
一旦薄膜就位，转移模制过程即行开始。通常而言，模制过程涉及：液态的模制材料被压入密闭的模腔37，并在顶部和底部散热钳35、39的作用下保持于温度与压力之中，如图4所示，直至模制材料固化。模具随后打开，卸出密封完成的器件，以提供进一步的器件处理，例如模闪去除以及打线焊。
薄膜辅助成型提供了许多相较于其他转移模制技术和已知的热压技术的优点。这些优点包括：封闭完成的产品易于从模具中取出，以及保护表面(例如半导体器件管芯和/或后续打线焊用的引线)与模制合成物相隔离。
然而，欲使得该过程有效，必须压制薄膜，从而其可以封合以防止模闪，即合成物溢出模腔，特别是到达浮置引线上。通过散热钳35、39从器件的顶部和底部如图4所述的将薄膜压制到欲保护的表面上，可以实现该封合。同样是在模制过程中，当管芯已经到位时，有必要将器件管芯与模制过程、模制合成物相隔离，从而管芯可以不被密封，以允许管芯在模制后被打线焊至引线上。
由于浮置引线的特性，在模制过程中，利用散热钳可能难以施加足够的封合压力，这是因为引线是浮置的，并不被基座12所支撑。引线不被基座支撑的原因是因为有必要将引线与基座之间电隔离。在FAM过程中，则需要向薄膜施加压力，以防止合成物溢出。然而，若施加的压力过大，会使得引线向下产生变形，形成具有下斜角度(趋向基座12)的引线框架表面。该向下的变形会导致模制过程结束后，难以将引线框架焊合到器件上。
在半导体器件引线上的模闪(或聚合物溢出)对于器件制造商来说是一个主要的问题，因为这会显著地降低引线的焊接性能，特别地对于表面贴装器件来说，溢出可以导致与印刷电路板(PCB)之间的不对齐，从而导致器件在PCB表面的倾斜。进一步地，由于器件贴装过程中的振动，模闪物在将器件贴装到PCB上时可能掉落。掉落的模闪物可能掉在PCB上可焊接区域，并导致器件仅部分或未被焊接，从而也会导致PCB上的封装体倾斜。
对于模闪(或聚合物溢出)的一种解决措施就是在模制过程结束以后简单地从引线上去除不需要的聚合物材料。从引线上去除聚合物溢出的方法可以是化学的化学刻蚀，或机械刻蚀。然而，此类的去除方法会引入一步多余的处理步骤，进而增加了器件生产的时间和成本。
发明内容
本发明提供一种用于半导体器件的引线框架，其减小或克服了以上提及的至少一个问题。
根据本发明的第一方面，提供一种用于利用薄膜辅助成型制造的半导体器件的引线框架。该引线框架包括连接引线，连接引线包括连接部分，用于电连接至半导体管芯，其中连接部分的边缘包括收容部分，其中收容部分配置为在半导体器件成型中与薄膜封合。
收容部分可以充当收集任何在模制过程中溢出的模制合成物的容蓄，以阻止任何模制合成物溢出至引线上。收容部分还可以使薄膜局部变形，从而在半导体器件的制造过程中，薄膜收容于收容部分，以形成防止模溢或模闪的改善的封合。
该引线框架可包括基座部分。其中基座部分包括顶部表面，配置为设置一个或多个半导体器件管芯。其中连接引线包括相对于基座部分的顶部表面设置为水平的部分，用于外部连接；以及包括具有角度的尖端部分，用于连接至半导体管芯。其中具有角度的尖端部分配置为在半导体器件模制过程中与薄膜封合。
在薄膜辅助成型过程中，该半导体器件结构可以抵制薄膜而形成封合，从而阻止向引线的模溢或模闪。
附图说明
以下将结合附图对于本发明的实施方式进行进一步描述。
图1所示的是一种浮置引线和基座的示意图；
图2是密封于模制合成物中的浮置引线和基座的截面示意图；
图3是应用于FAM结构的薄膜的截面示意图；
图4是本发明一种实施方式的FAM结构截面示意图；
图5是一种实施方式的浮置引线和基座的截面示意图；
图6a是一种实施方式的浮置引线的平面示图；
图6b是一种实施方式的浮置引线的截面示意；以及
图6c是一种实施方式的浮置引线的截面示意。
具体实施方式
在附图和以下的说明中，相同的标记指代的是相同的特征。
在图1、2、3、4所示的已知的结构中，引线10可以设置为大体上相对于基座12平行，从而基座与引线之间的角度大体上为0。此处所述的大体上平行，意思是指根据目前的引线框架的制造容限，在水平0度附近有±1度的偏差。水平0度由基座12的顶部表面限定，器件管芯14即设置于其上。
相对于基座而言大体上平行的引线10可能会导致引线10上有过多的模制合成物溢出。进一步地，引线向基座12的倾斜(换言之，即相对于基座的负角度)将增加引线10上溢出模制合成物的风险，因为薄膜将不会接触到引线10的端部，并使引线与薄膜封合。
然而，根据本发明的一种实施方式，如图5所示，引线10可以设置为提供一种改进的免受模制合成物溢出污染的封合。
如图5所示，引线10的尖部11相对于基座12来言具有正角度θ。在这种情况下，尖部11相对于用来贴装半导体管芯14的基座12的表面而言也有一个正角度。尖部11可以与基座12部分重合，并具有距离x。该距离x可以是在0.5毫米至1.2毫米之间，典型地为1毫米。如果距离x增大，在连筋(图未示)上的钳制点将会进一步远离尖部11。连筋与引线尖部之间的距离增加会使得引线变得不牢固，进而尖部抵制薄膜的力会变小，导致溢出或模闪的风险增大。引线的余下部分(亦即，非尖部的部分)大体上平行于前述的基座12的用于设置半导体管芯的表面。
在图5中，该正角度θ可以是4度±1度。引线10的该正角度可以在3度至10度之间。通过将引线10的尖部设置为这样的角度，可以减少模制合成物的溢出。这是由于尖部抵制压迫薄膜的力大于不设置该角度时的情况。
从而，在模制过程中，由于引线的尖部存在正角度，该尖部可以被压入薄膜中，形成改善的封合，从而阻止薄膜与引线表面之间的溢出。
引线的厚度应当是在0.2毫米至0.5毫米之间(容差为±0.008毫米)。引线10的厚度可以选择性设置，从而在模制过程中，尖部可以产生形变而使得在后续模制过程中，尖部大体上相对于基座12的用于设置半导体管芯14的表面而言是水平的。
虽然在该过程中引线大体上是水平的，在引线上还可能遗留尾弯曲痕迹。该痕迹是由于金属的引线如前所述地设置了一个所需的正角度θ，并随后在模制过程中产生了变形，以变得大体上是平的。这种痕迹是常见的。
引线的厚度应当使其足够牢固以产生引线与薄膜之间的封合。如果引线的厚度太薄到小于0.2毫米，则引线的牢固度会降低，进而由顶部散热钳35所产生的相对压力会导致引线变形且不形成封合，这将会导致引线与薄膜之间的溢出。在本发明中，相对压力指的是当薄膜压在引线上时，引线所反应的向薄膜的压力。
上述所述的情况是关于基座在模制过程以前已经在位。然而，应当知道的是，在模制过程中也可以模制形成塑料基底，其后器件管芯14可以贴装于其上，以用于后续与引线10的打线焊。
上述结构可以典型地用于MEMS压力传感器。在彼种情况下，半导体管芯在模制过程之后贴装在模制的基座上。
请参考图6a至图6c，引线10也可以包括收容部分60，收容部分60可以是凹槽、沟槽或阶梯，其沿着引线10的边缘部分延伸，接近于基座12的将要放置半导体管芯14的部分，该半导体管芯14将会电连接到引线。亦即，引线10的边缘部分，面向贴装的半导体管芯。如图6a所示，收容部分60面向半导体管芯14而在引线的边缘延伸。收容部分60也可以部分地沿着引线10的面向半导体管芯14的边缘部分延伸。
由于收容部分60的梯状或凹槽状特性，收容部分可以包括额外的边缘61，其由阶梯或凹槽形成。收容部分的边缘61可以用于在FAM过程中接触薄膜34，以引起薄膜34的在收容部分60处的局部变形。薄膜的这种局部变形会形成薄膜34的一个阻挡物，以阻止模制合成物溢出到引线10的那些应当被保护免受模制合成物污染的区域。
如图6b所示，收容部分可以是引线上的一个凹槽或沟槽。薄膜34可以被局部变形进入收容部分60，形成对于模制合成物流动的阻挡。类似的，在图6c中所示的收容部分可以是引线的阶梯状结构。类似地，如图6b所示的例子，该阶梯状结构引起薄膜被局部变形进入收容部分，形成对于模制合成物流动的阻挡。
该收容部分还可以充当模制过程中溢出的模制合成物的容蓄，以阻止模制合成物溢出到引线上。
该收容部分可以通过任何合适的过程形成在金属的引线上，例如通过冲压或铸压，或机械或化学蚀刻。
尽管图6a至图6c没有示出引线10的具有角度的尖端部分，应当理解的是该具有角度的尖部可以与该收容部分结合应用。
本发明的诸多方面在权利要求中进行了定义。任何对于独立和/或从属权利要求中的技术特征的结合都是可能的，并不需要明确在权利要求中说明。
本发明包括了明示或暗示的诸多新颖的特征或特征组合，其范围或其泛化范围无关乎其是否与权利要求中的技术方案相关，亦无关乎其减轻或解决了本发明所提出的任何或全部问题。申请人谨此说明，在本申请或其他派生的申请的后续过程中，可由上述的技术特征及/或其集合形成为新的权利要求。特别地，对于本发明的权利要求，独立权利要求中的特征可以与从属权利要求中的特征相结合；从属权利要求中的特征可以以任何合适的方式结合，并不一定如权利要求书中所记述的特定组合方式。
本申请上下文所述的各实施方式中的技术特征也可以在单一实施方式中组成其集合。反之亦然，为简化说明而在某一实施方式中描述的各个技术方案也可以分开形成为任意合适的单一实施方式或子集组合。
出于完整性，申请人同时说明，本申请中所述“包括”并不排除其他元件或步骤；所述“一”或“一个”并不排除多个；可以由一个处理器或其他单元来完成权利要求中记述的多个装置的功能，且权利要求中的参考标记不应当被理解为限制本发明权利要求的范围。在权利要求中，置于括弧中的参考标号不应理解为构成权利要求的限制范围。

Claims (13)

1.一种RF半导体器件的器件封装方法，包括以下步骤：
提供引线框，所述引线框包括基座(12)和连接引线(10)，所述基座(12)带有配置为安装一个或多个半导体管芯的顶部表面；
在成型工艺之前或之后在所述基座(12)的所述顶部表面上安装至少一个半导体管芯(14)；
将第一薄膜(34)和第二薄膜(36)放置在所述连接引线(10)、基座(12)和一个或多个半导体管芯(14)上以形成组合，其中，所述第一薄膜(34)配置为模的顶部(30)，所述第二薄膜(36)配置为所述模的底部(32)；
围绕所述基座(12)、连接引线(10)、一个或多个半导体管芯(14)和第一薄膜(34)和第二薄膜(36)的所述组合闭合所述模的所述顶部(30)和所述底部(32)，使得所述模的顶部(30)配置为所述第一薄膜(34)，并且所述模的底部(32)配置为所述第二薄膜(32)；
此后，向所述第一薄膜(34)和第二薄膜(36)施加压力和热量，从而所述第一薄膜(34)和第二薄膜(36)在所述基座(12)、连接引线(10)和一个或多个半导体管芯(14)周围封合，以致在所述至少一个半导体管芯(14)周围形成第一空腔(38)，在所述连接引线(10)的顶部和底部的在所述连接引线(10)与所述基座(12)重合、并且位于所述连接引线(10)和所述基座(12)之间的位置形成第二组空腔(37)；
将模制合成物注入所述第二组空腔(37)，从而将所述连接引线(10)与所述基座(12)电隔离，并且固化所述模制合成物，以获得由薄膜辅助成型制造的产品；
打开所述模，卸出所述产品；
将所述半导体管芯(14)打线焊至所述连接引线(10)；
其中，所述连接引线(10)包括用于电性连接至所述半导体管芯(14)的连接部分(11)，所述连接部分(11)的边缘包括收容部分(60)，所述收容部分配置为在所述RF半导体器件成型中与所述第一薄膜(34)封合。
2.根据权利要求1所述的方法，其特征在于，所述收容部分为阶梯部分或凹槽部分。
3.根据权利要求1或2所述的方法，其特征在于，所述收容部分(60)的局部变形发生在所述半导体器件的制造过程中。
4.根据权利要求1所述的方法，其特征在于，所述连接引线(10)包括相对于所述基座的所述顶部表面水平设置的、用于外部连接的部分，其中，用于连接至所述半导体管芯(14)的所述连接部分(11)是具有角度的尖端部分(11)，并且所述具有角度的尖端部分(11)配置为在所述成型步骤中封合所述第一薄膜。
5.根据权利要求4所述的方法，其特征在于，所述具有角度的尖端部分(11)配置为弹性地偏向所述第二薄膜(36)。
6.根据权利要求4或5所述的方法，其特征在于，所述具有角度的尖端部分(11)相对于所述基座(12)的所述顶部表面具有3到5度的正角度。
7.根据权利要求4所述的方法，其特征在于，所述具有角度的尖端部分(11)配置为使得在后续成型中，相对于所述基座(12)的零度水平在±1度的范围内。
8.根据权利要求5所述的方法，其特征在于，所述连接引线(10)的厚度选择为使得所述具有角度的尖端部分在成型工艺中可通过压力变形。
9.根据权利要求1所述的方法，其特征在于，所述RF半导体器件为放大器器件。
10.一种具有空腔模制封装的封装RF器件，其包括引线框架和一个或多个半导体管芯，并且其根据权利要求1-9中任意一项所述的方法制得，其中，所述引线框架包括基座(12)和连接引线(10)，所述基座(12)带有配置为安装一个或多个半导体管芯(14)的顶部表面，其中，所述连接引线(10)包括用于电性连接至所述半导体管芯(14)的连接部分(11)，所述连接部分(11)的边缘包括收容部分(60)。
11.根据权利要求10所述的封装RF器件，其特征在于，所述引线框架的所述收容部分为阶梯部分或凹槽部分。
12.根据权利要求10所述的封装RF器件，其特征在于，所述引线框架的厚度在0.2毫米到0.5毫米的范围内，所述连接部分(11)相对于所述基座(12)在±1度的范围内水平布置。
13.根据权利要求10所述的封装RF器件，其特征在于，所述RF器件为放大器器件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2854162B1 (en) * 2013-09-26 2019-11-27 Ampleon Netherlands B.V. Semiconductor device leadframe

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
CN1755907A (zh) * 2004-09-30 2006-04-05 株式会社瑞萨科技 半导体器件的制造方法
EP2631941A2 (en) * 2012-02-23 2013-08-28 Freescale Semiconductor, Inc. Method for forming die assembly with heat spreader

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001272814A1 (en) * 2000-07-25 2002-02-05 Chan-Ik Park Plastic package base, air cavity type package and their manufacturing methods
NL1019042C2 (nl) 2001-09-26 2003-03-27 Europ Semiconductor Assembly E Werkwijze voor het inkapselen van een chip en/of ander voorwerp.
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
NL1021266C2 (nl) 2002-08-13 2004-02-17 Otb Group Bv Werkwijze en inrichting voor het geheel of ten dele bedekken van ten minste één elektronische component met een compound.
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
WO2007007239A2 (en) * 2005-07-08 2007-01-18 Nxp B.V. Semiconductor device
US8564968B1 (en) * 2011-05-10 2013-10-22 Triquint Semiconductor, Inc. Air cavity package including a package lid having at least one protrusion configured to facilitate coupling of the package lid with a package wall

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
CN1755907A (zh) * 2004-09-30 2006-04-05 株式会社瑞萨科技 半导体器件的制造方法
EP2631941A2 (en) * 2012-02-23 2013-08-28 Freescale Semiconductor, Inc. Method for forming die assembly with heat spreader

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