CN107068644A - 半导体装置、引线框架以及引线框架的制造方法 - Google Patents

半导体装置、引线框架以及引线框架的制造方法 Download PDF

Info

Publication number
CN107068644A
CN107068644A CN201610825987.XA CN201610825987A CN107068644A CN 107068644 A CN107068644 A CN 107068644A CN 201610825987 A CN201610825987 A CN 201610825987A CN 107068644 A CN107068644 A CN 107068644A
Authority
CN
China
Prior art keywords
lead
inner lead
lead frame
burr
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610825987.XA
Other languages
English (en)
Other versions
CN107068644B (zh
Inventor
伊藤麻美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN107068644A publication Critical patent/CN107068644A/zh
Application granted granted Critical
Publication of CN107068644B publication Critical patent/CN107068644B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供半导体装置、引线框架以及该引线框架的制造方法，能够防止半导体装置的树脂裂纹。在通过冲压加工形成引线框架(3)时，在内部引线(3b)的前端形成毛刺(3d)，该毛刺(3d)作为相对于树脂(5)的稳定体发挥功能。毛刺(3d)为朝向半导体装置的底面方向设置的锐角的突起部。

Description

半导体装置、引线框架以及引线框架的制造方法
技术领域
本发明涉及具有引线框架的半导体装置、引线框架及该引线框架的制造方法。
背景技术
在图3中示出使用了引线框架的现有的半导体装置的例子。半导体装置2构成为具有：规定的形状的搭载板(タブ)3a，其搭载半导体芯片1；引线3e，其具有内部引线3b和外部引线3c，该外部引线3c从内部引线3b延伸；导电性线4，其连接半导体芯片1上的焊盘1a和引线3e的内部引线3b；以及树脂5，其为了保护半导体芯片1、内部引线3b以及导电性线4不受外部因素干扰而进行密封。
在该半导体装置2中，由于外部引线3c和搭载板3a的背面从树脂5露出，因此散热性良好，但另一方面，也存在引线3和搭载板3a容易从树脂5剥离这样的课题。
从图3可知，从半导体装置向安装有半导体装置的布线基板的电连接是经由基于导电性线4的焊盘1a与引线3e的内部引线3b之间的连接、以及外部引线3c与安装基板上的布线之间的连接来进行的，其中，焊盘1a构成半导体芯片1的规定的端子部。为了确保电连接的可靠性，引线3e与树脂5的密合性、基于导电性线4的连接的可靠性是重要的。尤其是，搭载板3a和引线3e与树脂5的密合性在确保连接的可靠性的方面是重要的项目，在抑制剥离和裂纹(crack)方面是重要的技术。
因此，在专利文献1中记载有引线框架和引线框架的制造方法，其适合于形成在将半导体封装安装于基板时不产生裂纹那样的半导体封装。具体而言，特征在于，具有形成于引线框架的搭载半导体芯片的搭载板表面的端部的锐角的突起和设置于搭载半导体芯片的搭载板背面的端缘部周边的锥状结构部。
并且，在专利文献2中记载有引线框架及其制造方法，其提高了将构成半导体芯片的规定的端子部的焊盘和引线的内部引线连接起来的导电性线的连接可靠性。具体而言，特征在于，具有以下的工序：以内部引线前端彼此连结的方式进行形状加工的工序；在经过了镀敷工序、退火工序或包带(taping)工序中的至少任意一个工序后，使内部引线的连结状态打开的工序；以及挤压内部引线前端的工序。
专利文献1：日本特开平5-82704号公报
专利文献2：日本特开平7-142661号公报
专利文献3：日本特开2006-202941号公报
然而，根据专利文献1所记载的引线框架，在制造引线框架时，需要对模具进行加工以使得能够在搭载半导体芯片的搭载板的搭载半导体芯片的面的端部形成锐角的突起部，并在搭载板的搭载半导体芯片的面的相反面的端缘部周边形成锥部。而且，是仅针对以引线框架的搭载板为起点产生的裂纹的对策。
并且，在专利文献2所记载的内部引线制造方法中，为了制造内部引线，需要准备至少两个模具。
发明内容
因此，本发明的课题是，提供不需要对模具进行加工就能够抑制以内部引线为起点而产生的裂纹的引线框架及其制造方法和使用了上述的引线框架的半导体装置。
为了解决上述课题，在本发明中使用以下的方法。
首先，引线框架具有：搭载板，其搭载半导体芯片；内部引线，其配置于所述搭载板的周围；以及外部引线，其从所述内部引线延伸，该引线框架的特征在于，在所述内部引线的前端成型有毛刺。
并且，使用了下述的引线框架的制造方法，其特征为包括以下工序：准备由规定的材料构成的金属平板；以及使用模具从所述金属平板冲裁出搭载板和引线组合而成的引线框架，并且在所述引线框架的内部引线的前端部形成具有规定的角度的锐角的突起部。
发明效果
通过使用上述手段，能够降低以内部引线为起点产生的裂纹而不增加工序数。
附图说明
图1是用于说明具有作为本发明的实施例的引线框架的半导体装置的图，其中，该引线框架具有在冲压加工时产生的内部引线前端的毛刺。
图2的(a)～(c)是用于说明本发明的实施例的对内部引线前端的毛刺进行成型的冲压加工的一例的图。
图3是用于说明现有的半导体装置的一例的主要结构的图。
标号说明
1：半导体芯片；1a：焊盘；2：半导体装置；3：引线框架；3a：搭载板；3b：内部引线；3c：外部引线；3d：内部引线前端的毛刺；3e：引线；4：导电性线；5：树脂；6：金属平板(内部引线)；7：模具；7a：上模具；7b：下模具；8：内部引线前端的毛刺的起点；9：半导体装置的底面。
具体实施方式
以下，参照附图详细地对作为本发明的实施例的半导体装置的引线框架和引线框架制造方法进行说明。
另外，在以下的说明所使用的附图中，为了易于理解特征，有时方便起见而放大了作为特征的部分进行记载，各结构要素的尺寸比例等不一定与实际相同。
并且，以下的说明所例示的尺寸等是一例，本发明不限于此，能够在不变更发明的主旨的范围内进行变更并实施。
图1是用于说明具有作为本发明的实施例的引线框架的半导体装置2的图，其中，该引线框架具有在冲压加工时产生的内部引线前端的毛刺3d。
如图1所示，作为本发明的实施例的引线框架3由以下部分构成：规定的形状的搭载板3a，其搭载半导体芯片1；以及离开搭载板的周围而配置的引线3e，其发挥将对基板的电连接引出的作用，并且，引线3e由内部引线3b和外部引线3c构成，该外部引线3c从内部引线3b朝向下方向折曲并延伸。而且，引线3e在内部引线3b的前端具有通过冲压加工而成型的毛刺(抜きバリ)3d。
半导体装置2大致由以下部分构成：引线框架3，其具有搭载有半导体芯片1的搭载板3a；导电性线4，其将焊盘1a和引线3e的内部引线3b电连接，该焊盘1a设置于半导体芯片1的表面并且构成规定的端子部；以及树脂5，其是为了保护半导体芯片1、内部引线3b和导电性线4不受外部因素干扰而设置的。树脂5无间隙地覆盖半导体芯片1、内部引线3b、导电性线4进行密封。
在内部引线3b的前端朝向下方形成的毛刺3d朝向半导体装置2的底面9的方向作为相对于树脂5的稳定体(anchor)发挥作用，防止引线3e从树脂的脱落，并且也防止树脂裂纹。另外，设置于内部引线3b的前端的毛刺3d是在通过冲压加工将由规定的材料构成的金属平板成型为内部引线3b时形成的。
考虑半导体装置的制造方法的话，在组装工序中，在通过导电性线4连接构成半导体芯片1的规定的端子部的焊盘1a和内部引线3b时，需要使得不会出现由于通过冲压加工而成型的内部引线前端的毛刺3d而内部引线前端附近从热块(Heat block)上表面被抬起、从而内部引线3b的接合区域没有被充分加热而引起接合不良。因此，使用避开通过冲压加工而成型的内部引线前端的毛刺3d的引线接合装置，将导电性线4连接于比通过冲压加工而成型的内部引线前端的毛刺3d靠向从内部引线3b延伸的外部引线3c侧的位置，由此能够避免接合不良。
另外，关于上述的避开通过冲压加工而成型的内部引线前端的毛刺3d的引线接合装置的结构，例如，在专利文献3中公开。
接下来，对本发明的引线框架3的制造方法进行说明。
图2是用于说明本发明的具有在冲压加工时形成的内部引线前端的毛刺3d的引线框架的制造方法的图。
如图2所示，在本发明的引线框架的制造方法中，模具7用于将由规定的材料(例如，铜、坡莫合金)构成的金属平板(内部引线)6冲裁成型为引线框架3，利用该模具7的上模具7a、下模具7b的形状而在冲压加工时产生内部引线前端的毛刺3d。
对加工顺序进行说明，首先，如图2的(a)所示，将金属平板6的底面放置于下模具7b并对金属平板6进行固定。折曲的起点8位于下模具7b的上端部的上方附近，而将上模具7a配置于从该起点8稍微向远离下模具7b的方向偏移开的位置的上方。接着，如图2的(b)所示，使上模具7a下降。然后，像图2的(c)那样压下金属平板6的前端，从而在前端形成朝向下方的毛刺3d。毛刺3d的外侧面与上模具7a接触，该外侧面形成内部引线的构成侧面的一部分的前端的端面。另外，优选毛刺3d的长度不从图1所示的外部引线的底面9突出，而是外部引线的厚度的一半以下。这样，毛刺和外部引线之间的树脂与搭载板附近的树脂相连而成为牢固的形状。
根据构成为了成型出引线框架3所需的模具7的上模具7a的前端角度以及上模具7a与下模具7b之间的彼此水平方向的距离，能够限定内部引线前端的毛刺3d的长度和根据毛刺的截面进行确认时的毛刺的厚度。
并且，也能够利用模具7的上模具7a与下模具7b的上下的位置关系来限定毛刺3d的起点8的位置，该毛刺3d的起点8的位置对于将导电性线4连接于从内部引线3b延伸的外部引线3c侧来说是重要的，其中，导电性线4将构成半导体芯片1的规定的端子部的焊盘1a和引线框架3的内部引线3a连接起来。
通过这样管理内部引线前端的毛刺3d的长度、厚度或者起点8的位置，能够防止下述情况：在组装工序中的连结半导体芯片1的焊盘1a和内部引线3a的导电性线4的连接时，由于毛刺3d而内部引线前端附近从热块上表面被抬起，从而内部引线3b的接合区域没有被充分加热而产生接合不良；以及内部引线前端的毛刺3d从半导体装置的底面9露出。
而且，本发明针对以内部引线3b为起点产生的裂纹而提高了内部引线3b从树脂5脱落的脱落强度，由此，能够确保半导体装置2自身的强度而不增加工序数。
关于本发明的半导体装置的引线框架和引线框架的制造方法，能够将引线框架应用于下述半导体装置，该半导体装置中使用了通过冲压加工而制造的引线框架。

Claims (5)

1.一种引线框架，该引线框架具有：
搭载板，其搭载半导体芯片；
内部引线，其配置于所述搭载板的周围；
外部引线，其从所述内部引线延伸；以及
毛刺，其是在所述内部引线的前端朝向下方设置的锐角的突起部。
2.根据权利要求1所述的引线框架，其特征在于，
所述锐角的突起部构成为向所述内部引线的与导电性线连接面相反的面突出，并且所述锐角的突起部的外侧面形成了所述内部引线的前端的端面。
3.根据权利要求1或2所述的引线框架，其特征在于，
所述锐角的突起部具有外部引线的厚度的一半以下的长度。
4.一种引线框架的制造方法，其特征在于，该引线框架的制造方法包括以下工序：
准备由规定的材料构成的金属平板；以及
使用模具从所述金属平板冲裁出搭载板和引线组合而成的引线框架，并且在所述引线框架的内部引线的前端部朝向下方形成具有规定的角度的锐角的突起部。
5.一种半导体装置，其由以下部分构成：
半导体芯片；
搭载板，其搭载所述半导体芯片；
内部引线，其配置于所述搭载板的周围；
外部引线，其从所述内部引线延伸；
毛刺，其是在所述内部引线的前端朝向下方设置的锐角的突起部；
导电性线，其将设置于所述半导体芯片的表面的焊盘和所述内部引线电连接；以及
树脂，其对所述半导体芯片、所述内部引线以及所述导电性线进行密封。
CN201610825987.XA 2015-09-18 2016-09-14 半导体装置 Expired - Fee Related CN107068644B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-185775 2015-09-18
JP2015185775A JP6549003B2 (ja) 2015-09-18 2015-09-18 半導体装置

Publications (2)

Publication Number Publication Date
CN107068644A true CN107068644A (zh) 2017-08-18
CN107068644B CN107068644B (zh) 2021-07-27

Family

ID=58283196

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610825987.XA Expired - Fee Related CN107068644B (zh) 2015-09-18 2016-09-14 半导体装置

Country Status (5)

Country Link
US (1) US20170084547A1 (zh)
JP (1) JP6549003B2 (zh)
KR (1) KR20170034337A (zh)
CN (1) CN107068644B (zh)
TW (1) TWI686910B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7338204B2 (ja) * 2019-04-01 2023-09-05 富士電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266932A (zh) * 2007-03-13 2008-09-17 百慕达南茂科技股份有限公司 芯片封装结构及其制作方法
US20100244214A1 (en) * 2009-03-31 2010-09-30 Renesas Technology Corp. Semiconductor device and method of manufacturing same
CN104091791A (zh) * 2012-08-31 2014-10-08 天水华天科技股份有限公司 一种引线框架的宝塔式ic芯片堆叠封装件及其生产方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0234960A (ja) * 1988-07-25 1990-02-05 Hitachi Ltd 半導体装置及びその形成方法
JPH0346264A (ja) * 1989-07-14 1991-02-27 Matsushita Electron Corp 樹脂封止形半導体装置用リードフレームおよびその製造方法
JPH04147661A (ja) * 1990-10-11 1992-05-21 Nec Ic Microcomput Syst Ltd 半導体集積回路装置のリードフレーム
JP2967110B2 (ja) 1991-09-19 1999-10-25 富士通株式会社 リードフレーム及びその製造方法
JP3028173B2 (ja) 1993-11-12 2000-04-04 株式会社三井ハイテック リードフレームおよびその製造方法
JPH07245321A (ja) * 1994-03-02 1995-09-19 Toppan Printing Co Ltd ワイヤボンディング治具
MY118338A (en) * 1998-01-26 2004-10-30 Motorola Semiconductor Sdn Bhd A leadframe, a method of manufacturing a leadframe and a method of packaging an electronic component utilising the leadframe.
JP4648713B2 (ja) 2005-01-20 2011-03-09 セイコーインスツル株式会社 ワイヤボンダ装置およびその使用方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266932A (zh) * 2007-03-13 2008-09-17 百慕达南茂科技股份有限公司 芯片封装结构及其制作方法
US20100244214A1 (en) * 2009-03-31 2010-09-30 Renesas Technology Corp. Semiconductor device and method of manufacturing same
CN104091791A (zh) * 2012-08-31 2014-10-08 天水华天科技股份有限公司 一种引线框架的宝塔式ic芯片堆叠封装件及其生产方法

Also Published As

Publication number Publication date
JP6549003B2 (ja) 2019-07-24
KR20170034337A (ko) 2017-03-28
CN107068644B (zh) 2021-07-27
TWI686910B (zh) 2020-03-01
US20170084547A1 (en) 2017-03-23
JP2017059775A (ja) 2017-03-23
TW201724430A (zh) 2017-07-01

Similar Documents

Publication Publication Date Title
CN102714201B (zh) 半导体封装和方法
EP3226292B1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
CN104103603B (zh) 半导体装置以及半导体模块
CN103824844A (zh) 功率半导体模块及其制造方法
CN102986025B (zh) 密封型半导体装置的制造方法
CN106847781B (zh) 功率模块封装及其制造方法
CN106298700A (zh) 半导体装置
US20140191378A1 (en) Integrated circuit package
JP3866127B2 (ja) 半導体装置
JP2013175699A (ja) 半導体装置およびその製造方法
CN102412211A (zh) 电子器件
CN103996662B (zh) 半导体装置
CN102334186A (zh) 半导体装置及其制造方法
CN103972199A (zh) 线键合方法和结构
JP5245880B2 (ja) 電力用半導体モジュールとその製造方法
JP2009071154A (ja) 半導体装置
CN107068644A (zh) 半导体装置、引线框架以及引线框架的制造方法
CN108538728A (zh) 制造半导体器件的方法
US20150294929A1 (en) Semiconductor die package and method of assembling same
US8486540B2 (en) Lead frame sheet
EP3428962B1 (en) Semiconductor device and method for manufacturing semiconductor device
US20150069593A1 (en) Semiconductor device and method of manufacturing same
CN101399243B (zh) 半导体封装及半导体封装的制造方法
TWI294680B (zh)
JP6407042B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Chiba County, Japan

Applicant after: ABLIC Inc.

Address before: Chiba County, Japan

Applicant before: DynaFine Semiconductor Co.,Ltd.

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210727