KR20160052283A

KR20160052283A - 저항 소자, 그 제조방법 및 저항 소자의 실장 기판

Info

Publication number: KR20160052283A
Application number: KR1020140152411A
Authority: KR
Inventors: 김해인; 남정민; 이재훈; 김영기
Original assignee: 삼성전기주식회사
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2016-05-12
Also published as: US20160125981A1; US9754705B2

Abstract

본 발명의 일 실시형태는 베이스 기재; 상기 베이스 기재의 일면에 배치되는 저항층; 상기 저항층의 일부 영역을 커버하도록 서로 이격되어 배치된 서로 이격되어 배치된 제1 전극층 및 제2 전극층; 및 상기 제1 전극층 및 상기 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 상기 저항층의 일부 영역을 커버하도록 배치되는 제3 전극층;을 포함하는 저항 소자를 제공한다.

Description

저항 소자, 그 제조방법 및 저항 소자의 실장 기판{Resistor element, manufacturing method of the same ans board having the same mounted thereon}

본 발명은 저항 소자, 그 제조방법 및 저항 소자의 실장기판에 관한 것이다.

칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.

저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(단락)이 발생되는 경우, 전원의 모든 전류가 IC에 흘러, 회로에 2차 피해가 가는 경우가 발생할 수 있다.

이와 같은 현상을 방지하기 위해서는 회로 설계 시, 복수의 저항을 사용하여 회로를 설계하는 경우를 고려해 볼 수 있다. 그러나, 이와 같은 회로 설계는 기판의 공간 사용이 늘어나는 문제점이 있다.

특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 바와 같이 회로의 안정성을 위해 기판의 공간 사용이 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 회로에 흐르는 전류를 조절할 수 있는 저항 소자에 대한 연구가 필요한 실정이다.

한국공개특허 제10-2013-0070682호

본 발명의 일 실시형태의 목적은 저항 소자, 그 제조방법 및 저항 소자의 실장 기판을 제공하는 것이다.

본 발명의 일 실시형태는 베이스 기재의 일면에 배치되는 저항층, 상기 저항층 상에 배치된 제1 내지 제3 전극층을 포함하며, 상기 전극층이 상기 저항층 상에 배치됨으로써, 저항 면적이 증가되고 전극층과 저항층의 오버랩 면적 불균일을 개선한 저항 소자를 제공한다.

본 발명의 다른 일 실시형태에 의하면, 베이스 기재를 마련하는 단계, 상기 베이스 기재의 일면에 저항층을 형성하는 단계 및 상기 저항층 형성 후 상기 저항층의 일부 영역을 커버하도록 제1 내지 제3 전극층을 형성하는 단계를 포함하며, 상기 전극층을 상기 저항층 상에 형성하여 저항층 페이스트가 글래스를 포함하더라도 제조 공정 상 R-drift를 감소시킬 수 있는 저항 소자의 제조 방법을 제공한다.

본 발명의 또 다른 일 실시형태에 의하면, 저항 소자 및 상기 저항 소자가 실장되는 회로기판을 포함하는 저항 소자의 실장 기판을 제공하며, 상기 저항 소자는 본 발명의 일 실시형태에 따른 저항 소자로 기판 실장 시 회로기판에 배치된 전극 패드와 단자와의 연결성 및 고착강도가 향상된 저항 소자의 실장기판을 제공한다.

본 발명의 일 실시형태에 의하면, 기판 실장 시 공간 효율이 우수하고, 저항 값 불균일이 개선되며 파워가 강한 저항 소자, 그 제조방법 및 저항 소자의 실장기판을 제공할 수 있다.

또한 본 발명의 일 실시형태에 의하면, 제조 공정 시 발생하는 저항값 변화가 감소되고, 저항 소자 내 구성간의 고착강도가 향상된 저항 소자, 그 제조방법 및 저항 소자의 실장기판을 제공할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3는 본 발명 일 실시형태의 변형예에 따른 저항 소자를 나타내는 단면도이다.
도 4은 본 발명의 다른 일 실시형태에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시형태에 따른 저항 소자의 제조방법의 각 단계를 도시하는 평면도이다.
도 6a 및 도 6b는 본 발명 일 실시형태의 변형예에 따른 저항 소자의 제조방법을 나타내는 순서도이다.
도 7은 본 발명의 또 다른 일 실시형태에 따른 저항 소자의 실장기판을 나타내는 사시도이다.
도 8은 도 7의 B-B' 단면도이다.
도 9는 본 발명 일 실시형태의 변형예에 따른 저항 소자의 실장기판을 나타내는 단면도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

첨부된 도면에서 W, T, L 방향은 각각 베이스 기재의 폭 방향, 두께 방향, 길이 방향을 의미할 수 있다.

저항 소자

도 1은 본 발명의 일 실시형태에 따른 저항 소자(100)을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120) 및 상기 저항층 상에 배치되는 제1 내지 제3 단자(131, 132, 133)를 포함한다.

상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 알루미늄 기판 또는 절연 기판 등을 사용할 수 있다.

이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 되어 절연된 알루미나 재질로 형성될 수 있다.

또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.

상기 저항층(120)은 상기 베이스 기재의 일면에 배치되는 것으로 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함한다.

본 발명의 일 실시형태에 의하면, 상기 제1 및 제2 저항부는 일체된 하나의 저항층으로 형성될 수 있다.

이에 제한되는 것은 아니나, 상기 저항층(120)은 주성분으로 Ag, Pd, Cu, Ni, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 등을 포함할 수 있으며 필요한 저항값에 따라 다양한 재료를 포함할 수 있다.

상기 제1 저항부는 제1 단자(131)와 제3 단자(133) 사이에 형성되며, 상기 제2 저항부는 제2 단자(132)와 제3 단자(133) 사이에 형성되어, 회로로 흐르는 전류는 조절하는 부분으로, 제1 저항부 및 제2 저항부는 제3 단자(133)를 공동 단자로 사용할 수 있다.

기판에 형성되는 회로는 전류를 조절하기 위해 저항을 사용할 수 있으며, 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 회로가 손상되는 것을 방지하기 위해 2개 이상의 저항 소자를 사용하거나 각각의 저항부가 독립된 한쌍의 단자와 연결되는 어레이(array) 저항을 사용할 수 있다. 다만, 2개 이상의 저항 소자를 사용하거나 종래의 어레이 저항을 사용하는 경우 실장 공간이 늘어나는 문제가 발생할 수 있다.

본 발명의 일 실시형태에 의하면, 하나의 저항 소자(100)가 3개의 단자(131, 132, 133) 및 2개의 단자 사이에 배치되는 2개의 저항부를 포함함으로써, 하나의 저항부를 포함하는 저항 소자를 2개 사용하는 경우 또는 각각의 저항부가 독립된 한쌍의 단자와 연결되는 어레이형 저항에 비해 저항 소자가 배치되는 기판의 공간을 줄여 공간 효율을 향상시킬 수 있으며, 저항 소자가 사용되는 기기의 소형화 및 정밀화를 구현할 수 있다.

즉, 두 개의 저항부 및 한 개의 공동단자(133)와 제1 및 제2 저항부 각각의 고유한 단자(131, 132) 2개로 구성되는 3단자 형태의 저항 소자(100)를 구현할 수 있으므로, 실질적으로 단자 하나를 줄이는 결과가 되어 소형의 저항 소자(100)를 만들 수 있다.

본 발명의 일 실시형태에 따른 저항 소자(100)에서 제1 및 제2 저항부는, 트리밍(trimming)을 통해 결정된 제1 및 제2 저항부 중 어느 하나의 저항값에 따라 나머지 하나의 저항부를 연속적으로 트리밍하여 나머지 하나의 저항부의 저항값을 결정할 수 있다.

트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.

본 발명의 일 실시형태에 의하면, 단품 저항 2개를 사용하거나 어레이 저항을 사용할 때보다 저항값의 오차를 줄일 수 있다.

상기 제1 내지 제3 단자(131, 132, 133)는 저항층(120) 상에 배치되는 제1 내지 제3 전극층(131a, 132a, 133a)을 각각 포함하며, 상기 제1 내지 제3 전극층 상에 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 포함한다.

예를 들어, 도 2에 도시된 바와 같이 제1 단자(131)는 제1 전극층(131a) 및 제1 도금층(131b)을 포함하고, 제2 단자(132)는 제2 전극층(132a) 및 제2 도금층(132b)을 포함하며, 제3 단자(133)는 제3 전극층(133a) 및 제3 도금층(133b)을 포함한다.

상기 제1 내지 제3 전극층(131a, 132a, 133a)은 상기 저항층(120)의 일면에 서로 이격되어 배치되며, 상기 제3 전극층(133a)은 제1 전극층(131a) 및 제2 전극층(132a) 사이에 배치된다.

이에 제한되는 것은 아니나, 상기 제1 내지 제3 전극층(131a, 132a, 133a)은 상기 저항층 상에 도전성의 전극 형성을 위한 도전성 페이스트를 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.

상기 제1 내지 제3 전극층(131a, 132a, 133a)은 전술한 저항체와는 다른 재질로 형성될 수 있으며, 예를 들어 구리, 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항체와 같은 성분을 이용할 수도 있다.

또한, 본 발명의 일 실시형태에 따른 저항 소자(100)는 베이스 기재(110)의 일면에 저항층(120)을 먼저 형성 한 다음 상기 저항층(120) 상에 제1 내지 제3 전극층(131a, 132a, 133a)을 형성하여 제1 내지 제3 단자(131, 132, 133)를 형성함으로써, 베이스 기재 상에 전극층을 먼저 형성한 다음 전극층과 오버랩되도록 저항층을 형성한 경우에 비하여 저항층의 면적을 증가시킬 수 있다.

본 발명의 일 실시형태에 의하면, 저항층 형성 후 저항층 상에 전극층을 형성함으로 인하여, 저항층(120) 면적의 증가로 저항 소자(100)의 파워를 증가시킬 수 있으며 저항층(120)과 제1 내지 제3 전극층(131a, 132a, 133a) 각각의 오버랩 면적을 일정하게 할 수 있어 저항 값 산포(불균일)를 개선할 수 있다.

나아가 본 발명의 일 실시형태에 의하면 상기 저항층(120)은 저항 페이스트로 형성되며, 상기 저항 페이스트는 글래스(glass)를 포함할 수 있다. 상기 저항 페이스트에 포함된 글래스는 베이스 기재 상에 저항 페이스트 인쇄 후 소성 과정에서 저항 페이스트 내에 균일하게 분포하지 않고 하부로 내려앉아, 저항층 내에서 베이스 기재과 인접한 영역에 주로 분포된다.

본 발명의 일 실시형태에 의하면, 저항층 두께의 1/2 지점을 기준으로 베이스 기재과 인접한 영역의 글래스 함량이 저항층 두께의 나머지 1/2 영역보다 많다.

글래스는 저항층 내에서 전류의 이동을 방해하며, 본 발명의 일 실시형태와 달리, 베이스 기재 상에 전극층을 형성한 다음 전극층 상에 저항 페이스트를 도포하여 저항층을 형성하는 경우, 소성공정에서 저항 페이스트에 포함된 글래스가 전극층과 저항층의 계면으로 이동하여 전극층과 저항층 계면을 통한 전류의 이동경로를 줄이고, 전류의 이동을 방해하는 문제가 발생할 수 있다. 상기와 같이 글래스가 전류의 이동을 방해하는 경우, 소성 공정과정에서 저항값의 변화를 의미하는 R-drift가 높아지는 문제가 있다.

하지만 본 발명의 일 실시형태와 같이, 베이스 기재 상에 저항층을 먼저 배치하고, 저항층 상에 전극층을 배치하는 경우, 저항 페이스트의 소성과정에서 글래스가 저항층과 베이스 기재 계면과 인접한 영역에 주로 분포되어 베이스 기재와 저항층 사이의 접착강도를 향상시킬 수 있다.

또한, 저항층과 전극층 계면에 배치되는 글래스의 감소로, R-drift가 높지 않은 장점이 있다.

본 발명의 일 실시형태에 의하면, 상기 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되지 않은 저항층의 표면에는 저항층을 외부 충격으로부터 보호하기 위한 보호층(140)이 배치될 수 있다.

이에 제한되는 것은 아니나 상기 보호층(140)은 실리콘(SiO₂)이나 글라스(glass) 재질로 구성될 수 있으며, 오버 코팅에 의해 저항층(120) 상에 형성될 수 있다.

본 발명의 일 실시형태와 같이 저항층(120) 상에 전극층(131a, 132a, 133a)을 배치하는 경우 보호층(140)이 저항층(120) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 단자(131, 132, 133)와 기판에 배치된 전극 패드와의 접촉을 용이하게 할 수 있다. 또한 본 발명의 일 실시형태와 같이 저항층(120) 상에 전극층(131a, 132a, 133a)을 배치하는 경우, 단자의 노출면적 증가로 기판 실장 시 기판의 실장면과 단자의 접촉면적이 증가하여 기판에 대한 저항 소자의 고착강도를 향상시킬 수 있다.

도 3은 본 발명 일 실시형태의 변형예에 따른 저항 소자(100')의 개략적인 단면도이다.

도 3에 도시된 바와 같이, 본 발명 일 실시형태의 변형예에 의하면 베이스(110) 기재 상에 저항층(120)이 배치되고 상기 저항층 상에 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되되, 제1 저항부 및 제2 저항부는 이격되어 배치되는 2개의 저항층으로 형성될 수 있다.

상기 제1 저항부는 상기 제1 및 제3 전극층과 연결되는 제1 저항층(121)으로 형성되며, 상기 제2 저항부는 상기 제2 및 제3 전극층과 연결되는 제2 저항층(122)으로 형성될 수 있다.

본 변형예에 의하면 상기 제1 내지 제3 전극층(131a, 132a, 133a) 은 전체적으로 저항층(120) 상에 배치되지 않고 각각 일부영역은 저항층(120) 상에 배치되고 일부 영역은 베이스 기재(110) 상에 배치된다.

예를 들어, 도 3에 도시된 바와 같이 상기 제1 전극층(131a)은 상기 제1 저항층(121)의 길이 방향 일 단부 및 상기 제1 저항층의 길이 방향 일단부와 인접한 상기 베이스 기재(110) 일면의 일부 영역을 커버하며, 상기 제2 전극층(132a)은 상기 제2 저항층(122)의 길이 방향 일 단부 및 상기 제2 저항층의 길이방향 일단부와 인접한 상기 베이스 기재(110) 일면의 일부 영역을 커버할 수 있다.

또한 상기 제3 전극층(133a)은 상기 제1 저항층(121) 및 제2 저항층(122)의 길이 방향 단부 중 서로 인접한 각각의 단부와 상기 제1 저항층 및 상기 제2 저항층이 이격되어 노출되는 상기 베이스 기재(110) 일면의 일부 영역을 커버할 수 있다.

본 변형예와 같이 제1 내지 제3 전극층이 전체적으로 저항층 상에 배치되지 않고 일부 영역은 베이스 기재 상에 배치되고 일부 영역은 저항층 상에 배치되는 경우, 전극층 형성을 위한 전극 페이스트가 글래스를 포함할 때, 글래스가 전극층-저항층 사이의 계면보다 전극층-베이스 기재 사이의 계면 쪽으로 주로 이동하여 저항 소자 제조 공정에서 발생하는 R-drift를 줄 일 수 있다.

또한, 본 변형예에 의하면 전극층과 베이스 기재의 직접 접촉으로 전극층의 고착강도를 향상시킬 수 있는 장점이 있다.

본 발명의 일 실시형태에 의하면 기판 실장을 위하여, 상기 제1 내지 제3 전극층(131a, 132a, 133a) 상에 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 형성할 수 있다.

본 발명의 일 실시형태에 의하면, 선택적으로 상기 제1 및 제2 전극층(131a, 132a)과 대향하도록 상기 베이스 기재의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치될 수 있다. 상기와 같이 베이스 기재(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치되는 경우, 제1 및 제2 전극층(131a, 132a)과 제1 및 제2 이면전극(131d, 132d)은 소성 공정에서 시 저항체(110)가 베이스 기재에 미치는 힘을 상쇄하여 저항체에 의해 베이스 기재가 휘는 현상을 방지할 수 있다.

이에 제한되는 것은 아니나, 상기 제1 및 제2 이면 전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.

본 발명의 일 실시형태에 의하면, 상기 베이스 기재(110), 저항층(120) 및 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 전극층과 각각 연결되는 한쌍의 측면 전극(131c, 132c)이 배치될 수 있다.

상기 적층체는 선택적으로, 상술한 제1 및 제2 이면 전극(131d, 132d)을 포함할 수 있다.

상기 적층체가 상기 제1 및 제2 이면 전극(131d, 132d)을 포함하는 경우, 상기 한쌍의 측면 전극(131c, 132c)은 제1 전극층(131a)과 제1 이면전극(131d) 및 제2 전극층(132a)과 제2 이면전극(132d)이 각각 연결되도록 배치될 수 있다.

상기 한쌍의 측면 전극(131c, 132c)은 상기 적층체의 단면에 측면 전극(131c, 132c)을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있다.

상기 제1 및 제2 전극층(131a, 132a)이 베이스 기재(110)의 폭보다 좁은 폭으로 형성되는 경우, 상기 측면 전극 형성 공정에서 제1 및 제2 전극층의 양단부를 보강할 수 있다.

본 발명의 일 실시형태에 따른 저항 소자(100)가 이면 전극(131d, 132d) 및 측면 전극(131c, 132c)을 포함하는 경우, 상기 이면 전극 및 측면 전극 상에도 도금층(131a, 131a)이 형성될 수 있다.

예를 들어, 제1 도금층(131b)은 제1 전극층(131a), 제1 이면전극(131d) 및 상기 제1 전극층과 상기 제1 이면전극을 연결하는 측면 전극(131c)을 커버하도록 형성될 수 있으며, 제2 도금층(132b)은 제2 전극층(132a), 제2 이면전극(132d) 및 상기 제2 전극층과 상기 제2 이면전극을 연결하는 측면 전극(132c)을 커버하도록 형성될 수 있다.

본 발명의 일 실시형태에 의하면, 저항층 상에 전극층을 형성함으로 인하여, 저항면적을 증가시켜 저항 소자의 파워 특성을 향상시킬 수 있으며, 전극층과 저항층의 오버렵 면적을 일정하게 할 수 있어, 저항값의 산포를 개선할 수 있다.

또한 전극층이 저항층 상면 배치되어, 저항층 상에 보호층을 형성하더라도 보호층과 단자와의 단차 확보가 용이하며, 저항층 페이스트가 글래스를 포함하더라도 제조 공정 상 R-drift를 감소시킬 수 있다.

저항 소자의 제조방법

도 4는 본 실시형태에 따른 저항 소자의 제조방법을 나타내는 순서도이고, 도 5a 및 5b는 본 발명의 다른 일 실시형태에 따른 저항 소자의 제조방법의 일부 단계를 도시하는 평면도이다.

도 4를 참조하면, 본 발명의 일 실시형태에 따른 저항 소자의 제조방법은 베이스 기재를 마련하는 단계(S1), 상기 베이스 기재의 일면에 저항층을 형성하는 단계(S2), 상기 저항층의 일부 영역을 커버하도록 상기 제1 내지 제3 전극층을 형성하는 단계(S3)를 포함한다.

본 발명의 다른 실시형태에 따른 제조방법에서, 상술한 본 발명의 일 실시형태에 따른 저항 소자의 특징과 동일한 내용은 생략하도록 한다.

먼저, 도 5a에 도시된 바와같이, 저항층 및 전극층을 배치하기 위한 베이스 기재(110)를 마련 한(S1) 다음 상기 베이스 기재(110)의 일면에 저항층(120)을 형성(S2)하며, 상기 저항층은 저항 페이스트를 인쇄하여 형성할 수 있다.

도 5a와 같이 상기 베이스 기재(110)는 복수의 저항 소자를 형성할 수 있는 크기로 마련될 수 있으며, 이후 C1 및 C2 절단선을 따라 절단하여 개별 저항 소자의 형태로 형성할 수 있다.

도면과 달리, 상기 저항층(120)은 상기 베이스 기재(110)의 길이 방향을 따라 연속적으로 일체화된 형상으로 배치될 수 있으며, C1 절단선을 따라 절단하여 개별 저항층으로 분리될 수 있다.

다음으로, 도 5b와 같이, 저항층(120) 상에 제1 내지 제3 전극층(131a, 132a, 133a)을 형성한다(S3).

도 5b와 같이, 상기 제1 내지 제3 전극층은 각각 개별적으로 이격되어 형성될 수 있다.

또는 도면과 달리, 상기 제2 전극층(132a)은 C1 절단선을 경계로 인접한 개별 저항 소자의 제1 전극층(131a)과 일체화되어 형성될 수 있으며, C1 절단선을 따라 절단 시 각 저항 소자의 제1 전극층 및 제2 전극층으로 분리될 수 있다.

다음으로, 절단 후 형성되는 개별 저항 소자를 기준으로 제1 내지 제3 전극층 사이에 배치되는 제1 및 제2 저항부의 저항 값을 측정하고 이를 조절하는 트리밍 공정을 수행 하는 단계를 더 포함할 수 있다.

이후, 제1 내지 제3 전극층으로 커버되지 않은 저항층의 노출된 영역에 보호층을 형성하는 공정을 더 수행할 수 있다.

다음으로, 저항층, 제1 내지 제3 전극층, 보호층이 형성된 베이스 기재를 C1 절단선을 따라 절단한 다음, 측면 전극을 형성하는 단계를 더 포함할 수 있다.

상기 측면 전극은 스퍼터링 공정으로 형성될 수 있다.

다음으로, 저항층, 제1 내지 제3 전극층, 보호층, 도전성 수지 전극 및 측면 전극이 형성된 베이스 기재를 C2 라인을 따라 절단한 다음, 제1 내지 제3 전극층 상에 제1 내지 제3 도금층(131b, 132b, 133b)을 형성하는 공정을 더 포함할 수 있다.

도 6a 및 6b는 본 발명의 변형예에 따른 저항 소자의 제조방법의 일부 단계를 도시하는 평면도이다.

먼저, 도 6a에 도시된 바와 같이, 저항층 및 전극층을 배치하기 위한 베이스 기재(110)를 마련 한 다음 상기 베이스 기재(110)의 일면에 저항층(120)을 형성하며, 상기 저항층은 저항 페이스트를 인쇄하여 형성할 수 있다.

도 6a에서 C1 및 C2 절단선을 따라 절단하여 형성되는 절단체가 이후 하나의 저항 소자를 형성하는 것이며, 하나의 저항 소자 내에서 상기 저항층은 구분되는 2 개의 저항층으로 형성될 수 있다.

다음으로, 상기 도 6b에 도시된 바와 같이, 상기 저항층 상에 제1 내지 제3 전극층을 형성하며, 제1 내지 제3 전극층은 적어도 일부 영역이 상기 베이스 기재와 직접 접촉하도록 형성될 수 있다.

본 변형예에서 상술한 본 발명의 일 실시형태에 따른 저항 소자의 제조방법과 중복되는 설명은 여기서는 생략하도록 한다.

저항소자의 실장기판(200)

도 7은 본 발명의 또 다른 일 실시형태에 따른 저항 소자의 실장기판을 나타내는 사시도이고, 도 8은 도 7의 B-B' 단면도이다.

도 7을 참조하면, 본 실시형태에 따른 저항 소자의 실장기판은 저항소자(100) 및 상면에 서로 이격되어 배치된 제1 내지 제3 전극패드를 갖는 회로기판(210)을 포함한다.

상기 저항 소자(100)는 베이스 기재, 상기 베이스 기재의 일면에 배치되는 저항층, 상기 저항층의 일부 영역을 커버하도록 서로 이격되어 배치된 서로 이격되어 배치된 제1 전극층 및 제2 전극층, 및 상기 제1 전극층 및 상기 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 상기 저항층의 일부 영역을 커버하도록 배치되는 제3 전극층을 포함한다.

상기 저항 소자(100)는 상술한 본 발명의 일 실시형태에 따른 저항 소자에 관한 설명과 중복되므로 여기서는 자세한 설명을 생략하도록 한다.

도 9는 본 발명의 변형예에 따른 저항 소자의 실장기판(200')을 나타내는 단면도이다. 도 9에 실장된 저항 소자는 상술한 본 발명의 변형예에 따른 저항 소자(100')에 관한 설명과 중복되므로 여기서는 자세한 설명을 생략하도록 한다.

회로기판(210)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.

이 경우, 회로기판(210)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(210)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.

제1 내지 제3 전극 패드(211, 212, 213)는 회로기판(210) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 내지 제3 단자와 각각 연결될 수 있다.

제1 내지 제3 전극 패드를 통해, 제1 내지 제3 단자가 전기회로와 전기적으로 연결됨으로써, 제1 내지 제3 단자 사이에 형성되는 제1 저항부 및 제2 저항부가 회로에 연결될 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100 : 저항 소자
110 : 베이스 기재
120 : 저항층
131, 132, 133 : 제1 내지 제3 단자
140 : 보호층
200 : 저항 소자의 실장기판
210 : 회로기판
211, 212, 213 : 제1 내지 제3 전극패드
230 : 솔더

Claims

베이스 기재;
상기 베이스 기재의 일면에 배치되는 저항층;
상기 저항층의 일부 영역을 커버하도록 서로 이격되어 배치된 서로 이격되어 배치된 제1 전극층 및 제2 전극층; 및
상기 제1 전극층 및 상기 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 상기 저항층의 일부 영역을 커버하도록 배치되는 제3 전극층;을 포함하는 저항 소자.
제1항에 있어서,
상기 제1 전극층 내지 제3 전극층은 상기 저항층의 일면 상에 배치되는 저항 소자.
제1항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 일체로 형성되는 저항 소자.
제1항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 서로 이격되어 배치되는 저항 소자.
제4항에 있어서,
상기 제1 전극층은 상기 제1 저항부의 길이 방향 일 단부 및 상기 제1 저항부의 길이 방향 일 단부와 인접한 상기 베이스 기재 일면의 일부 영역을 커버하며, 상기 제2 전극층은 상기 제2 저항부의 길이 방향 일 단부 및 상기 제2 저항부의 길이방향 일 단부와 인접한 상기 베이스 기재 일면의 일부 영역을 커버하는 저항 소자.
제5항에 있어서,
상기 제3 전극층은 상기 제1 저항부의 길이 방향 타 단부, 상기 제2 저항부의 길이방향 타 단부 및 상기 제1 저항부 및 제2 저항부 사이로 노출된 베이스 기재의 일면을 커버하는 저항 소자.
제1항에 있어서,
상기 제1 내지 제3 전극층은 상기 저항층 형성 후 배치되는 저항 소자.
제1항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 트리밍(trimming)을 통해 결정된 상기 제1 및 제2 저항부 중 어느 하나의 저항값에 따라 나머지 하나의 저항부를 트리밍하여 저항값을 결정하는 저항 소자.
제1항에 있어서,
상기 제1 내지 제3 전극층으로부터 노출된 상기 저항층의 표면에 보호층이 배치된 저항 소자.
베이스 기재;
상기 베이스 기재의 일면에 이격되어 배치되는 제1 저항부 및 제2 저항부;
상기 제1 저항부의 일단부 및 상기 베이스 기재의 제1 영역을 커버하는 제1 전극층 ;
상기 제2 저항부의 일단부 및 상기 베이스 기재의 제2 영역을 커버하는 제2 전극층;
상기 제1 저항부의 타단부, 상기 제2 저항부의 타단부 및 상기 베이스 기재의 제3 영역을 커버하는 제3 전극층; 을 포함하는 저항 소자.
제10항에 있어서,
상기 베이스 기재의 제1 영역은 상기 제1 저항부의 일단과 인접한 영역이고, 상기 베이스 기재의 제2 영역은 상기 제2 저항부의 일단과 인접한 영역이며, 상기 베이스 기재의 제3 영역은 상기 제1 및 제2 저항부 사이의 영역인 저항 소자.
제10항에 있어서,
상기 제1 내지 제3 전극층으로 커버되지 않은 상기 제1 및 제2 저항부의 표면에 보호층이 배치된 저항 소자.
베이스 기재를 마련하는 단계;
상기 베이스 기재의 일면에 저항층을 형성하는 단계; 및
상기 저항층 형성 후 상기 저항층의 일부 영역을 커버하도록 제1 내지 제3 전극층을 형성하는 단계;
를 포함하는 저항 소자의 제조방법.
제13항에 있어서,
상기 제1 전극층 내지 제3 전극층은 상기 저항층의 일면 상에 형성되는 저항 소자의 제조방법.
제13항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 일체로 형성되는 저항 소자의 제조방법.
제13항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 서로 이격되어 형성되는 저항 소자의 제조방법.
제16항에 있어서,
상기 제1 전극층은 상기 제1 저항부의 길이 방향 일 단부 및 상기 제1 저항부의 길이 방향 일 단부와 인접한 상기 베이스 기재의 일면을 커버하며, 상기 제2 전극층은 상기 제2 저항부의 길이 방향 일 단부 및 상기 제2 저항부의 길이방향 일단부와 인접한 상기 베이스 기재의 일면을 커버하도록 형성되는 저항 소자의 제조방법.
제17항에 있어서,
상기 제3 전극층은 상기 제1 저항부의 길이 방향 타 단부, 상기 제2 저항부의 길이방향 타 단부 및 상기 제1 저항부 및 제2 저항부 사이로 노출된 베이스 기재의 일면을 커버하도록 형성되는 저항 소자의 제조방법.
상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되 저항 소자;를 포함하며,
상기 저항 소자는 베이스 기재, 상기 베이스 기재의 일면에 배치되는 저항층, 상기 저항층의 일부 영역을 커버하도록 서로 이격되어 배치된 서로 이격되어 배치된 제1 전극층 및 제2 전극층, 및 상기 제1 전극층 및 상기 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 상기 저항층의 일부 영역을 커버하도록 배치되는 제3 전극층을 포함하는 저항 소자의 실장 기판.
제19항에 있어서,
상기 저항층은, 상기 제1 및 제2 단자와 연결되어 저항을 형성하는 제1 저항부 및 상기 제2 및 제3 단자와 연결되어 저항을 형성하는 제2 저항부를 포함하며, 상기 제1 저항부 및 상기 제2 저항부는 서로 이격되어 배치되는 저항 소자의 실장 기판.
제20항에 있어서,
상기 제1 전극층은 상기 제1 저항부의 길이 방향 일 단부 및 상기 제1 저항부의 길이 방향 일 단부와 인접한 상기 베이스 기재의 일면을 커버하고, 상기 제2 전극층은 상기 제2 저항부의 길이 방향 일 단부 및 상기 제2 저항부의 길이방향 일단부와 인접한 상기 베이스 기재의 일면을 커버하며, 상기 제3 전극층은 상기 제1 저항부의 길이 방향 타 단부, 상기 제2 저항부의 길이방향 타 단부 및 상기 제1 저항부 및 제2 저항부 사이로 노출된 베이스 기재의 일면을 커버하는 저항 소자의 실장 기판.