KR20170081453A - 칩 저항 소자 및 칩 저항 소자 어셈블리 - Google Patents

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Abstract

본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 위치한 측면을 가지며, 상기 측면에 상기 제1 면에서 상기 제2 면을 따라 형성된 홈을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 상기 홈을 따라 연장된 부분을 갖는 제3 단자를 포함하는 칩 저항 소자를 제공한다.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}
본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.
칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.
저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(예, 단락)이 발생되는 경우, 전원의 모든 전류가 집적 회로(IC)에 흘러 들어가, IC에 심각한 2차 피해가 발생할 수 있다.
이러한 불량을 방지하기 위해서, 회로 설계시에 복수의 저항을 사용할 수 있다. 그러나, 이러한 회로 설계는 불가피하게 회로 기판의 공간 사용이 증가시키게 된다.
특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 회로 안정성의 확보를 위해 회로 기판의 공간 사용이 지나치게 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 전류를 조절할 수 있는 칩 저항 소자에 대한 연구가 필요한 실정이다.
미국특허공개공보 2008/0303627호
본 발명의 일 실시형태의 목적은, 소형화되더라도 회로 기판과의 안정적인 연결을 보장할 수 있는 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.
본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 위치한 측면을 가지며 상기 측면에 상기 제1 면에서 상기 제2 면을 따라 형성된 홈을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단부에 배치되며 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 상기 홈을 따라 연장된 부분을 갖는 제3 단자를 포함하는 칩 저항 소자를 제공한다.
일 예에서, 상기 홈은 상기 절연 기판의 서로 반대에 위치한 2개의 측면에 각각 배치된 2개의 홈을 포함하며, 상기 제3 단자의 연장된 부분은 상기 2개의 홈에 각각 배치될 수 있다.
일 예에서, 상기 제3 단자의 연장된 부분은 상기 홈의 표면 형상에 대응되는 오목한 형상을 가질 수 있다.
일 예에서, 상기 절연 기판의 제1 면에서, 상기 제3 단자는 상기 제1 및 제2 단자의 두께보다 작은 두께를 가질 수 있다.
본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 측면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치된 제3 단자;를 포함하며, 상기 절연 기판은 상기 제3 단자로부터 상기 제2 면을 연결하는 관통홀을 포함하며, 상기 제3 단자는 상기 관통홀 내부의 빈 공간이 유지되도록 상기 관통홀의 내부 표면을 따라 연장되는 부분을 갖는 칩 저항 소자를 제공한다.
본 발명의 일 실시형태는, 복수의 전극 패드를 갖는 회로 기판과, 상기 회로 기판에 배치된 칩 저항 소자를 포함하고, 상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 측면을 가지며, 상기 측면에 상기 제1 면에서 상기 제2 면을 따라 형성된 홈을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단에 배치되며, 상기 저항층의 양 단에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 상기 홈을 따라 연장된 부분을 갖는 제3 단자를 포함하며, 상기 칩 저항 소자의 제1 내지 제3 단자는 본딩 메탈에 의해 상기 복수의 전극 패드에 전기적으로 연결되는 칩 저항 소자 어셈블리를 제공한다.
일 예에서, 상기 제3 단자와 상기 전극 패드를 연결하는 본딩 메탈은 상기 전극 패드로부터 상기 제3 단자의 연장된 부분을 따라 배치될 수 있다.
다른 단자 사이에 위치한 중심 단자를 소자 측면에 형성된 홈부를 따라 연장함으로써 리플로우(reflow) 공정에서 솔더로 인한 불량을 방지할 뿐만 아니라, 칩 저항 소자의 고착강도를 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도2는 도1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도3은 도1에 도시된 칩 저항 소자가 실장된 기판을 갖는 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도4는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도5는 도4에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도6은 본 발명의 다양한 실시형태에 따른 칩 저항 소자를 나타내는 측단면도이다.
도7은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도8은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도9는 도8에 도시된 칩 저항 소자의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 상세히 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이며, 도2는 도1에 도시된 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도1 및 도2를 참조하면, 본 실시형태에 따른 칩 저항 소자(100)는 절연 기판(110)과, 저항층(120) 및 상기 저항층(120)에 연결된 제1 내지 제3 단자(131,132,133)를 포함한다.
상기 절연 기판(110)은 그 일 면에 배치된 저항층(120)을 포함한다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질일 수 있다. 상기 절연 기판(110)은 사용시에 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.
예를 들어, 상기 절연 기판(110)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
상기 저항층(120)은 상기 절연 기판(110)의 일 면에 배치된다. 상기 저항층(120)은 서로 이격된 제1 내지 제3 단자(131,132,133)와 연결되어 2개의 저항요소로 사용될 수 있다. 도1에 도시된 바와 같이, 상기 제1 및 제2 단자(131,132)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. 상기 제3 단자(133)는 상기 제1 및 제2 단자(131,132) 사이의 저항층(120) 상에 상기 제1 및 제2 단자(131,132)와 분리되어 배치될 수 있다.
이러한 배열에서, 상기 제3 단자(133)를 공통 단자로 하고, 상기 제1 및 제2 단자(131,132)를 각각의 독립 단자로 채용하는 2개의 저항 요소가 구현될 수 있다.
본 실시형태와 달리, 저항층(120)은 2개의 저항요소로 서로 분리되어 제공될 수도 있다(도6 참조).
상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.
상기 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 상기 저항층(120)을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해서 미세 커팅(cutting) 등과 같은 부분적 제거공정을 일컫는다.
도1에 도시된 바와 같이, 상기 절연 기판(110)의 측면에는 홈(G)이 형성된다. 상기 홈(G)이 형성된 측면은 상기 제1 및 제2 단자(131,132)의 배열방향과 수직방향으로 위치한다. 본 실시형태에서는 2개의 홈(G)이 채용되며, 상기 두 측면 각각에 배치될 수 있다.
상기 홈(G)은 상기 제3 단자(133)와 연결되도록 배치될 수 있다. 상기 홈(G)은 상기 저항층(120)이 배치된 면('제1 면'이라고도 함)에서 그 반대에 위치한 면('제2 면'이라고도 함)을 따라 형성된다. 이에 한정되지는 않으나 본 실시형태에 채용된 홈(G)은 수평방향으로의 단면으로 본 형상이 반원형상을 가질 수 있다.
본 실시형태에서, 상기 제3 단자(133)는 상기 홈(G)을 따라 연장된 부분을 갖는다. 구체적으로, 도1에 도시된 바와 같이, 상기 제3 단자(133)는 상기 절연 기판(110)의 측면에 홈(G)을 형성될 수 있다. 상기 제3 단자(133)의 연장된 부분은 상기 홈(G)의 표면 형상에 대응되는 오목한 형상을 가질 수 있다.
도2에 도시된 바와 같이, 상기 제1 내지 제3 단자(131,132,133)는 각각 상기 저항층(120) 상에 배치된 내부 전극(131a-131a",132a-132a",133a)과, 상기 내부 전극을 덮는 외부 전극(131b,132b,133b)을 포함한다. 상기 내부 전극은 상기 저항층(120) 상에 배치된 상면 전극(131a,132a,133a)을 포함한다. 상기 제1 및 제2 단자(131,132)의 내부 전극은 상면 전극(131a,132a) 외에도, 상기 절연 기판(110)의 양 측면에 형성된 측면 전극(131a',132a')과 상기 제1 면과 반대에 위치한 제2 면에 위치한 배면 전극(131a",132a")을 갖는다. 상기 제3 단자(133)의 내부 전극도 도시되지 않았으나, 상기 절연 기판(110)의 측면의 홈을 따라 형성된 측면 전극(미도시)을 갖는다.
상기 내부 전극은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 내부 전극은 외부 전극(131b,132b,133b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부 전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
상기 제1 내지 제3 단자의 외부 전극(131b,132b,133b)은 도금공정에 의해 형성될 수 있다. 상기 외부 전극(131b,132b,133b)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 외부 전극(131b,132b,133b)은 Ni 도금층과 Sn 도금층을 포함하는 이중층일 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.
상기 제3 단자의 외부 전극(133b)은 상기 홈(G) 표면에 형성된 측면 전극을 따라 형성될 수 있다. 솔더와 접합이 용이한 외부 전극(133b)이 측면 전극에 형성되므로, 도3에서 설명된 바와 같이, 실장시에 솔더가 홈(G)에 위치한 제3 단자(133)의 연장 부분을 따라 올라갈 수 있다.
본 실시예에서, 상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되거나 외부 충격으로부터 보호하기 위한 저항 보호층(140)이 배치될 수 있다. 예를 들어, 상기 저항 보호층(140)은 실리콘 산화물(SiO2)이나 글래스(glass) 또는 폴리머를 포함할 수 있다. 특정 예에서, 상기 저항 보호층(140)은 글래스인 제1 층과 폴리머인 제2 층으로 구성될 수 있으며, 필요에 따라 두 층 각각은 트리밍 전후에 형성될 수 있다.
상기 홈(G)을 따라 형성된 상기 제3 단자의 연장 부분은 회로 기판에 실장하기 위한 리플로우 공정에서 과량의 솔더가 이동되는 경로를 제공할 수 있다. 이러한 작용은 도3을 참조하여 상세히 설명될 수 있다. 도3은 도1에 도시된 칩 저항 소자가 실장된 회로 기판을 갖는 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도3에 도시된 칩 저항소자 어셈블리(10)는, 도1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(11)을 포함한다.
상기 회로 기판(11)은 소자 실장 영역에 제1 내지 제3 전극 패드(12,13,14)를 포함한다. 상기 전극 패드(12,13,14)는 상기 회로 기판(11)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
앞서 설명한 바와 같이, 회로 기판(11)의 공간효율을 높이기 위해서, 칩 저항 소자(100)의 소형화에 따라, 칩 저항 소자(100)의 단자 간격은 좁아지고, 이로 인해 리플로우 공정시에 솔더(15)가 퍼지는 문제에 노출될 수 있다. 특히, 다른 단자(131,132) 사이에 배치된 제3 단자(133)에 적용되는 솔더(15)가 주로 문제될 수 있다.
하지만, 본 실시형태에서는, 과량의 솔더(15)가 적용되더라도 남은 솔더가 "A"로 표시된 바와 같이, 홈부(G)에 위치한 제3 단자(133)의 연장된 부분을 따라 올라가므로, 원하지 않는 방향(다른 단자 방향)으로 번지는 것을 효과적으로 방지할 수 있다.
또한, 앞서 설명한 소형화의 요구에 따라, 단자의 간격뿐만 아니라 그 폭도 크게 제한된다. 특히 제1 및 제2 단자(131,132)와 달리 제3 단자(133)는 상기 절연 기판(110)의 한 면에만 제공되므로, 회로 기판(11)과의 고착강도가 낮으며, 기계적 충격에 의해 소자(100)가 쉽게 분리되는 문제가 있을 수 있다. 하지만, 본 실시형태에서는, 홈부(G)에 위치한 제3 단자(133)의 연장된 부분이 추가적인 접속 면적으로 제공되므로, 상기 제3 단자(133)에서의 취약한 고착강도를 충분히 보완할 수 있으며, 그 결과 칩 저항 소자(100)와 회로 기판(11)의 안정적인 연결을 보장할 수 있다.
본 발명에 따른 칩 저항 소자는 다양한 형태로 변경되어 구현될 수 있다. 예를 들어, 제3 단자의 구조나 다른 칩 저항 소자의 구조가 변경될 수 있으며, 다른 단자 사이에 위치한 특정 단자와 연결되어 수직 방향으로 솔더가 올라갈 수 있는 구조를 채용하는 한, 본 발명의 기술적 범위에 속한다고 할 수 있을 것이다. 도4 및 도5는 본 발명의 일 실시형태로서, 다른 구조의 제3 단자를 채용한 칩 저항 소자를 나타낸다.
도4는 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이며, 도5는 도4에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도4 및 도5를 참조하면, 본 실시형태에 따른 칩 저항 소자(200)는 앞선 실시형태와 유사하게, 절연 기판(210)과, 저항층(220) 및 상기 저항층(220)에 연결된 제1 내지 제3 단자(231,232,233)를 포함한다.
상기 절연 기판(210)은 그 일 면에 배치된 저항층(120)을 포함한다. 상기 절연 기판(210)은 예를 들어 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다.
상기 저항층(220)은 상기 절연 기판(210)의 일 면에 배치된다. 상기 저항층(220)은 서로 이격된 제1 내지 제3 단자(231,232,233)와 연결되어 2개의 저항요소로 사용될 수 있다.
본 실시형태에 따른 칩 저항 소자(200)는 앞선 실시형태와 유사하게, 제3 단자(233)를 공통 단자로, 제1 및 제2 단자(231,232)를 각각의 독립 단자로 사용하는 2개의 저항 요소를 갖도록 구현될 수 있다.
구체적으로, 도4에 도시된 바와 같이, 상기 제1 및 제2 단자(231,232)는 상기 절연 기판(210)의 양 단부에 배치되어 상기 저항층(220)의 양 측에 연결될 수 있다. 상기 제3 단자(233)는 상기 제1 및 제2 단자(231,232) 사이의 저항층(220) 상에 상기 제1 및 제2 단자(231,232)와 분리되어 배치될 수 있다. 상기 저항층(220)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다.
도4에 도시된 바와 같이, 앞선 실시형태와 유사하게, 상기 절연 기판(210)의 마주하는 두 측면에는 수직방향으로 2개의 홈(G)이 형성된다. 상기 홈(G)은 상기 제3 단자(133)와 연결되도록 배치될 수 있다.
본 실시형태에서, 상기 제3 단자(233)는 상기 홈(G)을 따라 연장된 부분을 가지며, 상기 절연 기판(210)의 제2 면까지 추가적으로 연장될 수 있다. 상기 제3 단자(233)의 연장된 부분 중 측면에 형성된 부분은 상기 홈(G)의 표면 형상에 대응되는 오목한 형상을 가질 수 있다.
도5에 도시된 바와 같이, 상기 제1 내지 제3 단자(231,232,233)는 각각 상기 저항층(220) 상에 배치된 내부 전극(231a-231a",232a-232a",233a,233a")과, 상기 내부 전극을 덮는 외부 전극(231b,232b,233b)을 포함한다. 상기 제1 내지 제3 단자(231,232,233)의 내부 전극은 상기 저항층(220) 상에 배치된 상면 전극(231a,232a,233a) 외에, 상기 절연 기판(210)의 양 측면에 형성된 측면 전극(231a',232a')과 상기 제1 면과 반대에 위치한 제2 면에 위치한 배면 전극(231a",232a")을 갖는다. 여기서, 상기 제3 단자(233)에 관련된 측면 전극은 도시되지 않았으나, 다른 두 측면에 형성된 홈을 따라 형성된다.
상기 내부 전극(231a-231a",232a-232a",233a,233a")은 도전성 페이스트를 이용한 인쇄 공정 또는 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 내부 전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
상기 제1 내지 제3 단자(231,232,233)의 내부 전극 상에는 각각 외부 전극(231b,232b,233b)이 형성될 수 있다. 예를 들어, 상기 외부 전극(231b,232b,233b)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다.
본 실시형태에서, 상기 제3 단자의 외부 전극(233b)은 다른 외부 전극(231b,232b)의 두께(t1,t2)보다 얇은 두께(t3)를 가질 수 있다. 이러한 두께의 차이로 인해 동일 또는 유사한 양의 솔더가 각 단자(231,232,233)에 적용될 때에, 상기 제3 단자(233)에서 솔더의 퍼짐 현상을 효과적으로 방지할 수 있다.
상기 외부 전극(231b,232b,233b)은 도금공정에 의해 형성될 수 있다. 이러한 도금공정에서, 제1 및 제2 단자(231,232)는 칩 저항 소자(200)의 가장 자리에 위치한 반면에, 제3 단자(233)는 제1 및 제2 단자(231,232) 사이에 위치하므로 도금물질이 제3 단자(233)의 영역보다 제1 및 제2 단자(231,232)의 영역에서 더 잘 침착될 수 있다. 그 결과, 본 실시형태와 같이, 제3 단자의 외부 전극(233b)은 다른 외부 전극(231b,232b)의 두께(t1,t2)보다 얇은 두께(t3)로 형성될 수 있다.
이와 같이, 본 실시형태에서는, 홈(G) 구조와 함께, 제3 단자(233)의 두께를 상대적으로 얇게 형성함으로써 솔더 퍼짐과 같은 실장시 본딩 불량 문제를 더욱 효과적으로 해결할 수 있다.
본 발명은 다른 구조의 칩 저항 소자에도 유익하게 적용될 수 있다. 도6은 본 발명의 일 실시형태의 측단면도로서, 분리된 복수의 저항층을 갖는 칩 저항 소자를 나타낸다.
도6에 도시된 칩 저항 소자(200')는, 2개의 저항층(221,222)을 구비한 점을 제외하고 도4 및 도5에 도시된 칩 저항 소자(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도4 및 도5에 도시된 칩 저항 소자(200)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시형태에서, 상기 절연 기판(210)의 일면에 배치된 저항체는 서로 분리된 2개의 저항층(221,222)으로 제공될 수 있다. 이와 관련하여, 제3 단자(233)의 내부 전극(233a',233a")은 2개의 저항층(221,222) 사이에 배치될 수 있다. 이러한 연결에 의해 도5에 도시된 칩 저항 소자와 동일한 회로 구성을 가질 수 있다.
본 실시형태도 도시되지 않았으나, 본 실시형태에 따른 칩 저항 소자(200')는 도4에 도시된 칩 저항 소자(200)와 유사하게, 홈(G)과 그 홈(G) 표면에 연장된 제3 단자(233)를 구비하여 실장시 솔더 퍼짐을 방지하고 회로 기판과의 고착강도를 향상시킬 수 있다.
도7은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도7에 도시된 칩 저항 소자(100')는, 홈의 형상이 사각형인 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시형태에서, 상기 절연 기판(110)의 측면에 형성된 홈은 사각형으로 제공될 수 있다. 이러한 각진 형상의 홈에 따라, 제3 단자(133')도 연장될 수 있으며, 상기 제3 단자(133')의 연장된 부분은 홈에 대응되는 형상으로 공간을 유지할 수 있다. 이러한 홈(G)에 의한 공간을 이용하여 실장시 솔더 퍼짐을 방지하고 회로 기판과의 고착강도를 향상시킬 수 있다. 홈(G)은 반원형이나 사각형에 한정되지 않으며, 그 외에도 다양한 형상으로 형성될 수 있다.
앞선 실시형태들에서는 절연 기판의 측면에 제공되는 홈만을 예시하였으나, 수직 방향으로 솔더를 상승시킬 수 있는 경로를 제공할 수 있는 구조, 예를 들어 관통홀로 제공될 수 있다. 이러한 실시형태는 도8 및 도9에 예시되어 있다.
도8은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이며, 도9는 도8에 도시된 칩 저항 소자의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.
도8에 도시된 칩 저항 소자(100")는, 측면의 홈 대신 관통홀(H)이 형성된 점을 제외하고 도1 및 도2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시형태에 채용된 절연 기판(110')은 제1 면과 제2 면을 연결하는 관통홀(H)을 가지며, 제3 단자(133")는 상기 관통홀(H)의 내부 표면을 따라 연장되어 형성될 수 있다. 이러한 제3 단자(133")의 연장된 부분은 관통홀(H)이 매립되지 않고 실장시에 사용되는 솔더를 수용하기 위한 빈 공간이 확보되도록 형성될 수 있다.
도9에 도시된 바와 같이, 제3 단자(133")의 일부 내부 전극(133a')은 상기 절연 기판(110')의 제1 면에서 상기 저항층(120) 상에 배치되며, 다른 일부(133a")는 상기 관통홀(H)의 내부 표면에 연장되어 배치될 수 있다. 상기 제3 단자의 외부 전극(133b')이 상기 내부 전극(133a',133a")을 따라 상기 절연 기판(110')의 제1 면의 일부로부터 상기 관통홀(H)의 내부 표면으로 연장되어 형성될 수 있다. 본 실시형태에서는 상기 제3 단자(133")가 상기 관통홀(H)의 전체 내부 표면에 형성된 것으로 도시되어 있으나, 특정 실시예에서는, 상기 제3 단자(133") 중 일부분만 제공될 수 있다. 예를 들어, 도금 공정시에 과도금되는 외부 전극(133b')가 상기 관통홀의 내부 표면 중 상기 제1 면과 인접한 일부 영역에 제공될 수 있다.
본 실시형태에서도, 관통홀(H)의 빈공을 따라 과량의 솔더가 수용될 수 있으므로, 원하지 않는 방향으로의 솔더 퍼짐을 더욱 효과적으로 방지할 뿐만 아니라, 회로 기판과 고착강도를 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100,100',100",200,200': 칩 저항 소자
110,110',210: 절연 기판
G: 홈
H: 관통홀
120,220,121,122: 저항층
131,132,133 및 231,232,233: 제1 내지 제3 단자
140,240: 저항 보호층
11: 회로기판
12, 13, 14: 제1 내지 제3 전극 패드
15: 솔더

Claims (12)

  1. 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 위치한 측면을 가지며, 상기 측면에 상기 제1 면에서 상기 제2 면을 따라 형성된 홈을 갖는 절연 기판;
    상기 절연 기판의 제1 면에 배치된 저항층;
    상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자; 및
    상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 상기 홈을 따라 연장된 부분을 갖는 제3 단자;를 포함하는 칩 저항 소자.
  2. 제1항에 있어서,
    상기 홈은 상기 절연 기판의 서로 반대에 위치한 2개의 측면에 각각 배치된 2개의 홈을 포함하며, 상기 제3 단자의 연장된 부분은 상기 2개의 홈에 각각 배치되는 칩 저항 소자.
  3. 제1항에 있어서,
    상기 제3 단자는 상기 절연 기판의 제2 면까지 연장되어 배치되는 칩 저항 소자.
  4. 제1항에 있어서,
    상기 제3 단자의 연장된 부분은 상기 홈의 표면 형상에 대응되는 오목한 형상을 갖는 칩 저항 소자.
  5. 제1항에 있어서,
    상기 저항층은 상기 절연 기판의 제1 면에서 서로 분리되도록 배치된 제1 및 제2 저항층을 포함하고,
    상기 제3 단자는 상기 제1 및 제2 저항층과 연결되도록 상기 제1 및 제2 저항층 사이에 배치되는 칩 저항 소자.
  6. 제1항에 있어서,
    상기 절연 기판의 제1 면에서, 상기 제3 단자는 상기 제1 및 제2 단자의 두께보다 작은 두께를 갖는 칩 저항 소자.
  7. 제1항에 있어서,
    상기 제1 내지 제3 단자는 각각
    상기 저항층 상에 배치된 내부 전극과, 상기 내부 전극을 덮는 외부 전극을 포함하는 칩 저항 소자.
  8. 제1항에 있어서,
    상기 홈의 수평방향으로의 단면으로 본 형상은 반원형 또는 사각형인 칩 저항 소자.
  9. 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 측면을 갖는 절연 기판;
    상기 절연 기판의 제1 면에 배치된 저항층;
    상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자; 및
    상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치된 제3 단자;를 포함하며,
    상기 절연 기판은 상기 제3 단자로부터 상기 제2 면을 연결하는 관통홀을 포함하며, 상기 제3 단자는 상기 관통홀 내부의 빈 공간이 유지되도록 상기 관통홀의 내부 표면을 따라 연장되는 부분을 갖는 칩 저항 소자.
  10. 제9항에 있어서,
    상기 제3 단자는 상기 절연 기판의 제2 면까지 연장되는 저항 소자.
  11. 복수의 전극 패드를 갖는 회로 기판; 및
    상기 회로 기판에 배치된 칩 저항 소자;를 포함하고,
    상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면과 상기 제1 및 제2 면 사이에 측면을 가지며, 상기 측면에 상기 제1 면에서 상기 제2 면을 따라 형성된 홈을 갖는 절연 기판와, 상기 절연 기판의 제1 면에 배치된 저항층과, 상기 절연 기판의 양 단에 배치되며, 상기 저항층의 양 단에 각각 연결된 제1 및 제2 단자와, 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되며 상기 홈을 따라 연장된 부분을 갖는 제3 단자를 포함하며,
    상기 칩 저항 소자의 제1 내지 제3 단자는 본딩 메탈에 의해 상기 복수의 전극 패드에 전기적으로 연결되는 칩 저항 소자 어셈블리.
  12. 제11항에 있어서,
    상기 제3 단자와 상기 전극 패드를 연결하는 본딩 메탈은 상기 전극 패드로부터 상기 제3 단자의 연장된 부분을 따라 배치되는 칩 저항 소자 어셈블리.
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